JP2001196381A - 半導体装置、半導体上の回路形成に用いる金属積層板、および回路形成方法 - Google Patents
半導体装置、半導体上の回路形成に用いる金属積層板、および回路形成方法Info
- Publication number
- JP2001196381A JP2001196381A JP2000004041A JP2000004041A JP2001196381A JP 2001196381 A JP2001196381 A JP 2001196381A JP 2000004041 A JP2000004041 A JP 2000004041A JP 2000004041 A JP2000004041 A JP 2000004041A JP 2001196381 A JP2001196381 A JP 2001196381A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- forming
- foil
- copper
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 90
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000011888 foil Substances 0.000 claims abstract description 132
- 238000005530 etching Methods 0.000 claims abstract description 63
- 239000004020 conductor Substances 0.000 claims abstract description 23
- 238000010030 laminating Methods 0.000 claims abstract description 12
- 238000001259 photo etching Methods 0.000 claims abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims description 112
- 239000002184 metal Substances 0.000 claims description 112
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 98
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 74
- 239000010949 copper Substances 0.000 claims description 51
- 229910052802 copper Inorganic materials 0.000 claims description 49
- 229910052759 nickel Inorganic materials 0.000 claims description 49
- 229910000679 solder Inorganic materials 0.000 claims description 28
- 239000011889 copper foil Substances 0.000 claims description 25
- 229910052782 aluminium Inorganic materials 0.000 claims description 23
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 23
- 239000010409 thin film Substances 0.000 claims description 15
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 12
- 238000007747 plating Methods 0.000 claims description 11
- 229910045601 alloy Inorganic materials 0.000 claims description 10
- 239000000956 alloy Substances 0.000 claims description 10
- 150000002739 metals Chemical class 0.000 claims 1
- 238000003475 lamination Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 101000854908 Homo sapiens WD repeat-containing protein 11 Proteins 0.000 description 1
- 102100020705 WD repeat-containing protein 11 Human genes 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- YOCUPQPZWBBYIX-UHFFFAOYSA-N copper nickel Chemical compound [Ni].[Cu] YOCUPQPZWBBYIX-UHFFFAOYSA-N 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02377—Fan-in arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05005—Structure
- H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05023—Disposition the whole internal layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01027—Cobalt [Co]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01042—Molybdenum [Mo]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
- Electrodes Of Semiconductors (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
(57)【要約】
【課題】半導体上への配線形成を高精度にかつ経済的に
行うことが可能であり、また、電極へのバンプ形成も同
様に高精度かつ安価に行うことのできる手段を提供する
こと。 【解決手段】(1)半導体と、配線形成用金属箔と、該
半導体上の導体配線とからなる半導体装置;半導体上の
電極形成面側に配線形成用金属箔を積層する工程、該金
属箔をフォトエッチングしてレジスト配線パターンを形
成する工程、金属箔のエッチングを行う工程、および、
レジストを除去して配線を形成する工程を含む、半導体
上の導体配線回路形成方法、および、(2)(1)の半
導体装置において配線形成用金属箔の代わりに配線形成
用多層金属箔を用いる半導体装置;(1)の導体配線回
路形成方法において、さらに配線形成用多層金属箔をフ
ォトエッチングしてバンプ形成用レジスト配線パターン
を形成する工程、選択エッチングによりバンプを形成す
る工程、エッチングストップ層を除去する工程を含む半
導体上にバンプを有する導体配線を形成する方法。
行うことが可能であり、また、電極へのバンプ形成も同
様に高精度かつ安価に行うことのできる手段を提供する
こと。 【解決手段】(1)半導体と、配線形成用金属箔と、該
半導体上の導体配線とからなる半導体装置;半導体上の
電極形成面側に配線形成用金属箔を積層する工程、該金
属箔をフォトエッチングしてレジスト配線パターンを形
成する工程、金属箔のエッチングを行う工程、および、
レジストを除去して配線を形成する工程を含む、半導体
上の導体配線回路形成方法、および、(2)(1)の半
導体装置において配線形成用金属箔の代わりに配線形成
用多層金属箔を用いる半導体装置;(1)の導体配線回
路形成方法において、さらに配線形成用多層金属箔をフ
ォトエッチングしてバンプ形成用レジスト配線パターン
を形成する工程、選択エッチングによりバンプを形成す
る工程、エッチングストップ層を除去する工程を含む半
導体上にバンプを有する導体配線を形成する方法。
Description
【0001】
【発明の属する技術分野】本発明は、導体配線の形成さ
れた半導体装置、および、導体配線の形成方法、ならび
に、バンプを有する導体配線の形成された半導体装置、
および、バンプを有する導体配線の形成方法を提供する
ものである。
れた半導体装置、および、導体配線の形成方法、ならび
に、バンプを有する導体配線の形成された半導体装置、
および、バンプを有する導体配線の形成方法を提供する
ものである。
【0002】
【従来の技術】近年、ICチップの小型化、高機能化、
高集積化、多ピン化が著しく進行している。また、チッ
プサイズの縮小と多ピン化により、チップの電極ピッチ
はますます狭くなっている状況にある。電極配列ピッチ
が狭くなると、チップをインターポーザー又はプリント
基板に実装する際に高精度が要求されるため、設備的に
高価になり好ましくない。したがって、チップの周囲に
狭いピッチで並んだ電極を、チップ上で再配置すること
で電極ピッチを拡大し、その後の実装を容易にする必要
があった。電極の再配置を行うには、チップの電極が形
成される面上に、導体配線を形成する必要がある。従
来、この配線は蒸着法により形成されており、コストを
上げる要因となっていた。また、再配置した電極には、
バンプを形成する必要があるが、この形成もコストがか
かっていた。
高集積化、多ピン化が著しく進行している。また、チッ
プサイズの縮小と多ピン化により、チップの電極ピッチ
はますます狭くなっている状況にある。電極配列ピッチ
が狭くなると、チップをインターポーザー又はプリント
基板に実装する際に高精度が要求されるため、設備的に
高価になり好ましくない。したがって、チップの周囲に
狭いピッチで並んだ電極を、チップ上で再配置すること
で電極ピッチを拡大し、その後の実装を容易にする必要
があった。電極の再配置を行うには、チップの電極が形
成される面上に、導体配線を形成する必要がある。従
来、この配線は蒸着法により形成されており、コストを
上げる要因となっていた。また、再配置した電極には、
バンプを形成する必要があるが、この形成もコストがか
かっていた。
【0003】
【発明が解決しようとする課題】本発明は、上記従来の
問題点を解決し、半導体上への配線形成を高精度にかつ
経済的に行うことが可能であり、また、電極へのバンプ
形成も同様に高精度かつ安価に行うことのできる手段を
提供することを目的とするものである。
問題点を解決し、半導体上への配線形成を高精度にかつ
経済的に行うことが可能であり、また、電極へのバンプ
形成も同様に高精度かつ安価に行うことのできる手段を
提供することを目的とするものである。
【0004】
【課題を解決するための手段】本発明者らは、回路形成
された半導体チップ又はウェハーの電極が形成される面
側に、本発明者らが先に出願した金属箔とセラミックの
接合技術(国際公開番号WO99/58470号公報参
照)を用いて配線形成用の金属箔を積層後、金属箔をエ
ッチングして配線を形成することにより、上記目的のう
ち、半導体上への配線形成についての問題点を解決でき
ることを見出した。
された半導体チップ又はウェハーの電極が形成される面
側に、本発明者らが先に出願した金属箔とセラミックの
接合技術(国際公開番号WO99/58470号公報参
照)を用いて配線形成用の金属箔を積層後、金属箔をエ
ッチングして配線を形成することにより、上記目的のう
ち、半導体上への配線形成についての問題点を解決でき
ることを見出した。
【0005】また、バンプの形成については、半導体チ
ップ等の電極形成面側に配線形成用の多層金属箔を積層
することにより、その上にバンプを有する配線をエッチ
ングのみで形成できることを見出した。すなわち、請求
項1記載の本発明は、半導体と、配線形成用金属箔と、
該半導体上の導体配線とからなる半導体装置を提供する
ものである(以下、本発明の第一の態様という。)。こ
の場合において、前記配線形成用金属箔が、銅、アルミ
ニウム、ニッケルまたはこれら2以上の組み合わせから
なる合金であることが好ましい。また、この場合におい
て、前記配線形成用金属箔が、厚さ1〜50μmの金属
箔であることが好ましい。
ップ等の電極形成面側に配線形成用の多層金属箔を積層
することにより、その上にバンプを有する配線をエッチ
ングのみで形成できることを見出した。すなわち、請求
項1記載の本発明は、半導体と、配線形成用金属箔と、
該半導体上の導体配線とからなる半導体装置を提供する
ものである(以下、本発明の第一の態様という。)。こ
の場合において、前記配線形成用金属箔が、銅、アルミ
ニウム、ニッケルまたはこれら2以上の組み合わせから
なる合金であることが好ましい。また、この場合におい
て、前記配線形成用金属箔が、厚さ1〜50μmの金属
箔であることが好ましい。
【0006】このような本発明の第一の態様の半導体装
置は請求項4記載の本発明のように、半導体上の電極形
成面側に配線形成用金属箔を積層する工程、該金属箔上
にレジスト配線パターンを形成する工程、金属箔のエッ
チングを行う工程、および、レジストを除去して配線を
形成する工程からなる、半導体上に導体配線を形成する
方法により得られる。この場合において、前記配線形成
用金属箔が、銅、アルミニウム、ニッケルまたはこれら
2以上の組み合わせからなる合金であることが好まし
い。また、この場合において、前記配線形成用金属箔
が、厚さ1〜50μmの金属箔であることが好ましい。
さらに、この場合において、半導体が、金属薄膜が表面
に形成された半導体であることが好ましく、さらに、前
記金属薄膜が、ニッケルであることが好ましい。また、
請求項9記載の本発明は、半導体と、配線形成用多層金
属箔と、該半導体上のバンプおよび導体配線とからなる
半導体装置を提供するものである(以下、本発明の第二
の形態という。)。この場合において、配線形成用多層
金属箔が、銅、アルミニウム、ニッケルまたはこれら2
以上の組み合わせからなる合金である金属の積層体であ
ることが好ましい。また、配線形成用多層金属箔が、バ
ンプ形成用銅又は半田箔/エッチングストップ層ニッケ
ル/配線用銅箔の金属積層体であることが好ましい。さ
らに、エッチングストップ層ニッケルが、めっきで積層
したものであることが好ましく、さらにこの場合におい
て、配線形成用多層金属箔のバンプ形成用銅又は半田箔
の厚さが10〜100μm、エッチングストップ層ニッ
ケルめっきの厚さが0.5〜3μm、配線用銅箔の厚さ
が1〜100μmであることが好ましい。また、この場
合において、エッチングストップ層ニッケルが箔をクラ
ッドしたものであることが好ましく、さらに、配線形成
用多層金属箔のバンプ形成用銅又は半田箔の厚さが10
〜100μm、エッチングストップ層ニッケルクラッド
箔の厚さが1〜10μm、配線用銅箔の厚さが1〜10
0μmであることが好ましい。一方、この場合におい
て、配線形成用多層金属箔がバンプ形成用銅又は半田箔
/配線形成用アルミニウム箔あるいは銀箔の金属積層体
であることが好ましい。この場合において、配線形成用
多層金属箔のバンプ形成用銅又は半田箔の厚さが10〜
100μm、配線形成用アルミニウム箔あるいは銀箔の
厚さが1〜100μmであることが好ましい。
置は請求項4記載の本発明のように、半導体上の電極形
成面側に配線形成用金属箔を積層する工程、該金属箔上
にレジスト配線パターンを形成する工程、金属箔のエッ
チングを行う工程、および、レジストを除去して配線を
形成する工程からなる、半導体上に導体配線を形成する
方法により得られる。この場合において、前記配線形成
用金属箔が、銅、アルミニウム、ニッケルまたはこれら
2以上の組み合わせからなる合金であることが好まし
い。また、この場合において、前記配線形成用金属箔
が、厚さ1〜50μmの金属箔であることが好ましい。
さらに、この場合において、半導体が、金属薄膜が表面
に形成された半導体であることが好ましく、さらに、前
記金属薄膜が、ニッケルであることが好ましい。また、
請求項9記載の本発明は、半導体と、配線形成用多層金
属箔と、該半導体上のバンプおよび導体配線とからなる
半導体装置を提供するものである(以下、本発明の第二
の形態という。)。この場合において、配線形成用多層
金属箔が、銅、アルミニウム、ニッケルまたはこれら2
以上の組み合わせからなる合金である金属の積層体であ
ることが好ましい。また、配線形成用多層金属箔が、バ
ンプ形成用銅又は半田箔/エッチングストップ層ニッケ
ル/配線用銅箔の金属積層体であることが好ましい。さ
らに、エッチングストップ層ニッケルが、めっきで積層
したものであることが好ましく、さらにこの場合におい
て、配線形成用多層金属箔のバンプ形成用銅又は半田箔
の厚さが10〜100μm、エッチングストップ層ニッ
ケルめっきの厚さが0.5〜3μm、配線用銅箔の厚さ
が1〜100μmであることが好ましい。また、この場
合において、エッチングストップ層ニッケルが箔をクラ
ッドしたものであることが好ましく、さらに、配線形成
用多層金属箔のバンプ形成用銅又は半田箔の厚さが10
〜100μm、エッチングストップ層ニッケルクラッド
箔の厚さが1〜10μm、配線用銅箔の厚さが1〜10
0μmであることが好ましい。一方、この場合におい
て、配線形成用多層金属箔がバンプ形成用銅又は半田箔
/配線形成用アルミニウム箔あるいは銀箔の金属積層体
であることが好ましい。この場合において、配線形成用
多層金属箔のバンプ形成用銅又は半田箔の厚さが10〜
100μm、配線形成用アルミニウム箔あるいは銀箔の
厚さが1〜100μmであることが好ましい。
【0007】このような本発明の第二の態様の半導体装
置は、半導体上の電極形成面側に配線形成用多層金属箔
を積層する工程、該多層金属箔をフォトエッチングして
バンプ形成用レジスト配線パターンを形成する工程、選
択エッチングによりバンプを形成する工程、エッチング
ストップ層を除去する工程、配線形成用レジスト配線パ
ターンを形成する工程、エッチングにより配線を形成す
る工程、および、レジストを除去して配線を形成する工
程からなる、半導体上にバンプを有する導体配線を形成
する方法により得られる。この場合において、配線形成
用多層金属箔が銅、アルミニウム、ニッケルまたはこれ
ら2以上の組み合わせからなる合金である金属の積層体
であることが好ましい。この場合において、配線形成用
多層金属箔がバンプ形成用銅又は半田箔/エッチングス
トップ層ニッケル/配線用銅箔の金属積層体であること
が好ましい。この場合において、エッチングストップ層
ニッケルがめっきで積層したものであることが好まし
く、配線形成用多層金属箔のバンプ形成用銅又は半田箔
の厚さが10〜100μm、エッチングストップ層ニッ
ケルめっきの厚さが0.5〜3μm、配線用銅箔の厚さ
が1〜100μmであることがさらに好ましい。また、
この場合において、エッチングストップ層ニッケルが箔
をクラッドしたものであることが好ましく、配線形成用
多層金属箔のバンプ形成用銅又は半田箔の厚さが10〜
100μm、エッチングストップ層ニッケルクラッド箔
の厚さが1〜10μm、配線用銅箔の厚さが1〜100
μmであることが好ましい。さらに、この場合におい
て、配線形成用多層金属箔がバンプ形成用銅又は半田箔
/配線形成用アルミニウム箔あるいは銀箔の金属積層体
であることが好ましく、配線形成用多層金属箔のバンプ
形成用銅又は半田箔の厚さが10〜100μm、配線形
成用アルミニウム箔あるいは銀箔の厚さが1〜100μ
mであることがさらに好ましい。そして、この場合にお
いて、半導体が、金属薄膜が表面に形成された半導体で
あることが好ましく、さらに、前記金属薄膜が、ニッケ
ルであることが好ましい。
置は、半導体上の電極形成面側に配線形成用多層金属箔
を積層する工程、該多層金属箔をフォトエッチングして
バンプ形成用レジスト配線パターンを形成する工程、選
択エッチングによりバンプを形成する工程、エッチング
ストップ層を除去する工程、配線形成用レジスト配線パ
ターンを形成する工程、エッチングにより配線を形成す
る工程、および、レジストを除去して配線を形成する工
程からなる、半導体上にバンプを有する導体配線を形成
する方法により得られる。この場合において、配線形成
用多層金属箔が銅、アルミニウム、ニッケルまたはこれ
ら2以上の組み合わせからなる合金である金属の積層体
であることが好ましい。この場合において、配線形成用
多層金属箔がバンプ形成用銅又は半田箔/エッチングス
トップ層ニッケル/配線用銅箔の金属積層体であること
が好ましい。この場合において、エッチングストップ層
ニッケルがめっきで積層したものであることが好まし
く、配線形成用多層金属箔のバンプ形成用銅又は半田箔
の厚さが10〜100μm、エッチングストップ層ニッ
ケルめっきの厚さが0.5〜3μm、配線用銅箔の厚さ
が1〜100μmであることがさらに好ましい。また、
この場合において、エッチングストップ層ニッケルが箔
をクラッドしたものであることが好ましく、配線形成用
多層金属箔のバンプ形成用銅又は半田箔の厚さが10〜
100μm、エッチングストップ層ニッケルクラッド箔
の厚さが1〜10μm、配線用銅箔の厚さが1〜100
μmであることが好ましい。さらに、この場合におい
て、配線形成用多層金属箔がバンプ形成用銅又は半田箔
/配線形成用アルミニウム箔あるいは銀箔の金属積層体
であることが好ましく、配線形成用多層金属箔のバンプ
形成用銅又は半田箔の厚さが10〜100μm、配線形
成用アルミニウム箔あるいは銀箔の厚さが1〜100μ
mであることがさらに好ましい。そして、この場合にお
いて、半導体が、金属薄膜が表面に形成された半導体で
あることが好ましく、さらに、前記金属薄膜が、ニッケ
ルであることが好ましい。
【0008】
【発明の実施の形態】まず、本発明の第一の形態につい
て説明する。本発明の第一の形態は、半導体と、配線形
成用金属箔と、該半導体上の導体配線とからなる半導体
装置に関するものである。配線形成用金属箔の素材とし
ては、通常用いられる金属であれば特に限定されない
が、銅、アルミニウム、ニッケルまたはこれら2以上の
組み合わせからなる合金であることが望ましい。そし
て、配線形成用金属箔の厚さは、1〜50μm、好まし
くは5〜20μmであることが望ましい。その他、半導
体としては、通常用いられるチップやウェハー等を用い
ることができ、導体配線は、適宜所望の形状とすること
ができる。
て説明する。本発明の第一の形態は、半導体と、配線形
成用金属箔と、該半導体上の導体配線とからなる半導体
装置に関するものである。配線形成用金属箔の素材とし
ては、通常用いられる金属であれば特に限定されない
が、銅、アルミニウム、ニッケルまたはこれら2以上の
組み合わせからなる合金であることが望ましい。そし
て、配線形成用金属箔の厚さは、1〜50μm、好まし
くは5〜20μmであることが望ましい。その他、半導
体としては、通常用いられるチップやウェハー等を用い
ることができ、導体配線は、適宜所望の形状とすること
ができる。
【0009】このような本発明の第一の形態の半導体装
置は、半導体上の電極形成面側に配線形成用金属箔を積
層する工程、該金属箔上にレジスト配線パターンを形成
する工程、金属箔のエッチングを行う工程、および、レ
ジストを除去して配線を形成する工程からなる、半導体
上に導体配線を形成する方法により製造することができ
る。
置は、半導体上の電極形成面側に配線形成用金属箔を積
層する工程、該金属箔上にレジスト配線パターンを形成
する工程、金属箔のエッチングを行う工程、および、レ
ジストを除去して配線を形成する工程からなる、半導体
上に導体配線を形成する方法により製造することができ
る。
【0010】基材としては半導体ウェハー、チップ等の
通常用いられるものを用いることができ、配線形成用金
属箔としては好ましくは銅であって、厚さ1〜50μm
のものを用いることができる(図1)。
通常用いられるものを用いることができ、配線形成用金
属箔としては好ましくは銅であって、厚さ1〜50μm
のものを用いることができる(図1)。
【0011】なお、場合によっては、表面清浄化の後
に、スパッタ法、蒸着法等を使用して、半導体ウェハー
上に金属薄膜を提供することもできる。これにより、半
導体上への金属箔の積層が容易に行えるようになる。薄
膜を形成する金属としては、半導体のチップ電極がAl
の場合バリアメタルとしてCr,Mo,W等が用いられ
ているが、その後のエッチング除去が困難であることか
ら、エッチング除去の容易性の観点より、ニッケルを用
いることが好ましい。また、チップ電極がCuであれ
ば、金属薄膜としてCuを用いることが好ましい。
に、スパッタ法、蒸着法等を使用して、半導体ウェハー
上に金属薄膜を提供することもできる。これにより、半
導体上への金属箔の積層が容易に行えるようになる。薄
膜を形成する金属としては、半導体のチップ電極がAl
の場合バリアメタルとしてCr,Mo,W等が用いられ
ているが、その後のエッチング除去が困難であることか
ら、エッチング除去の容易性の観点より、ニッケルを用
いることが好ましい。また、チップ電極がCuであれ
ば、金属薄膜としてCuを用いることが好ましい。
【0012】半導体への配線形成用金属箔の積層は、本
発明者らが先に出願した国際公開番号WO99/584
70号公報に記載の技術を用いて行うことができる(図
1)。
発明者らが先に出願した国際公開番号WO99/584
70号公報に記載の技術を用いて行うことができる(図
1)。
【0013】積層後、配線形成用金属箔上にレジスト塗
布後、露光、現像を行い、レジスト配線パターンを形成
する。これらの一連の手法については、常法に基づいて
行うことができる(図2)。
布後、露光、現像を行い、レジスト配線パターンを形成
する。これらの一連の手法については、常法に基づいて
行うことができる(図2)。
【0014】次に、配線形成用金属箔のエッチングを行
う。該金属箔が銅の場合には、市販のアルカリ系銅のエ
ッチング液等を用いて、銅のエッチングを行うことがで
きる(図3)。
う。該金属箔が銅の場合には、市販のアルカリ系銅のエ
ッチング液等を用いて、銅のエッチングを行うことがで
きる(図3)。
【0015】最後に、レジストを除去して、配線を形成
する(図3)。ここで、金属薄膜を形成した場合には、
エッチングで除去する。
する(図3)。ここで、金属薄膜を形成した場合には、
エッチングで除去する。
【0016】次に、本発明の第二の態様について説明す
る。本発明の第二の態様は、半導体と、配線形成用多層
金属箔と、該半導体上のバンプおよび導体配線とからな
る半導体装置を提供するものである。
る。本発明の第二の態様は、半導体と、配線形成用多層
金属箔と、該半導体上のバンプおよび導体配線とからな
る半導体装置を提供するものである。
【0017】ここで、配線形成用多層金属箔としては、
銅、半田、アルミニウム、ニッケルまたはこれら2以上
の組み合わせからなる合金である金属の積層体を用いる
ことが望ましい。中でも、配線形成用多層金属箔がバン
プ形成用銅又は半田箔/エッチングストップ層ニッケル
/配線用銅箔とすることが望ましい。
銅、半田、アルミニウム、ニッケルまたはこれら2以上
の組み合わせからなる合金である金属の積層体を用いる
ことが望ましい。中でも、配線形成用多層金属箔がバン
プ形成用銅又は半田箔/エッチングストップ層ニッケル
/配線用銅箔とすることが望ましい。
【0018】エッチングストップ層ニッケルとしては、
めっきで積層したものであっても、箔をクラッドしたも
のであってもよい。めっきで積層したものを用いる場
合、配線形成用多層金属箔の各層の厚さは、バンプ形成
用銅又は半田箔が5〜100μm、好ましくは10〜5
0μm、エッチングストップ層ニッケルめっきが0.5
〜3μm、好ましくは1〜2μm、配線用銅箔が1〜1
00μm、好ましくは5〜20μm、とすることができ
る。また、エッチングストップ層ニッケルが箔をクラッ
ドしたものである場合は、配線形成用多層金属箔の各層
の厚さは、バンプ形成用銅又は半田箔の厚さが5〜10
0μm、好ましくは10〜50μm、エッチングストッ
プ層ニッケルクラッド箔の厚さが1〜10μm、好まし
くは1.5〜5μm、配線用銅箔の厚さが1〜100μ
m、好ましくは5〜20μmとすることができる。
めっきで積層したものであっても、箔をクラッドしたも
のであってもよい。めっきで積層したものを用いる場
合、配線形成用多層金属箔の各層の厚さは、バンプ形成
用銅又は半田箔が5〜100μm、好ましくは10〜5
0μm、エッチングストップ層ニッケルめっきが0.5
〜3μm、好ましくは1〜2μm、配線用銅箔が1〜1
00μm、好ましくは5〜20μm、とすることができ
る。また、エッチングストップ層ニッケルが箔をクラッ
ドしたものである場合は、配線形成用多層金属箔の各層
の厚さは、バンプ形成用銅又は半田箔の厚さが5〜10
0μm、好ましくは10〜50μm、エッチングストッ
プ層ニッケルクラッド箔の厚さが1〜10μm、好まし
くは1.5〜5μm、配線用銅箔の厚さが1〜100μ
m、好ましくは5〜20μmとすることができる。
【0019】また、上記多層金属箔のほか、配線形成用
多層金属箔がバンプ形成用銅又は半田箔/配線用アルミ
ニウム、あるいは銀の金属積層体であってもよい。この
場合、バンプ形成用銅又は半田箔の厚さが5〜100μ
m、好ましくは10〜50μm、配線形成用アルミニウ
ム箔あるいは銀箔の厚さが1〜100μm、好ましくは
5〜20μmであることが望ましい。
多層金属箔がバンプ形成用銅又は半田箔/配線用アルミ
ニウム、あるいは銀の金属積層体であってもよい。この
場合、バンプ形成用銅又は半田箔の厚さが5〜100μ
m、好ましくは10〜50μm、配線形成用アルミニウ
ム箔あるいは銀箔の厚さが1〜100μm、好ましくは
5〜20μmであることが望ましい。
【0020】このような半導体装置は、半導体上の電極
形成面側に配線形成用多層金属箔を積層する工程、該多
層金属箔上にバンプ形成用レジスト配線パターンを形成
する工程、選択エッチングによりバンプを形成する工
程、エッチングストップ層を除去する工程、配線形成用
レジスト配線パターンを形成する工程、エッチングによ
り配線を形成する工程、および、レジストを除去して配
線を形成する工程からなる、半導体上にバンプを有する
導体配線を形成する方法により製造することができる。
形成面側に配線形成用多層金属箔を積層する工程、該多
層金属箔上にバンプ形成用レジスト配線パターンを形成
する工程、選択エッチングによりバンプを形成する工
程、エッチングストップ層を除去する工程、配線形成用
レジスト配線パターンを形成する工程、エッチングによ
り配線を形成する工程、および、レジストを除去して配
線を形成する工程からなる、半導体上にバンプを有する
導体配線を形成する方法により製造することができる。
【0021】すなわち、半導体ウェハー等に、配線形成
用金属箔を積層する(図4)。配線形成用金属箔として
は、先述のとおりバンプ形成用銅又は半田箔/エッチン
グストップ層ニッケル/配線用銅箔からなる金属積層体
やバンプ形成用銅又は半田箔/配線用アルミニウム、あ
るいは銀からなる金属積層体を用いることができる。積
層の方法については、上述の本発明の第一の態様と同様
にして行うことができる。なお、第一の形態と同様に金
属箔積層前に金属薄膜を提供してもよい。
用金属箔を積層する(図4)。配線形成用金属箔として
は、先述のとおりバンプ形成用銅又は半田箔/エッチン
グストップ層ニッケル/配線用銅箔からなる金属積層体
やバンプ形成用銅又は半田箔/配線用アルミニウム、あ
るいは銀からなる金属積層体を用いることができる。積
層の方法については、上述の本発明の第一の態様と同様
にして行うことができる。なお、第一の形態と同様に金
属箔積層前に金属薄膜を提供してもよい。
【0022】配線形成用多層金属箔上にレジスト塗布
後、露光、現像を行い、バンプ形成用レジスト配線パタ
ーンを形成する(図5)。これらの手法は、常法によっ
て進めることができる。
後、露光、現像を行い、バンプ形成用レジスト配線パタ
ーンを形成する(図5)。これらの手法は、常法によっ
て進めることができる。
【0023】次に、バンプ形成層の選択エッチングを行
い(図6)、バンプを形成する。バンプ形成層が銅箔の
場合、硫酸+過酸化水素等の市販の銅のエッチング液を
用いることができる。
い(図6)、バンプを形成する。バンプ形成層が銅箔の
場合、硫酸+過酸化水素等の市販の銅のエッチング液を
用いることができる。
【0024】エッチングストップ層を除去する。エッチ
ングストップ層がニッケルの場合、市販のニッケル除去
液(例えばメルテックス社製N−950)を用いること
ができる(図7)。
ングストップ層がニッケルの場合、市販のニッケル除去
液(例えばメルテックス社製N−950)を用いること
ができる(図7)。
【0025】続いて、配線形成用レジスト配線パターン
を所望の形状に形成する(図8)。
を所望の形状に形成する(図8)。
【0026】最後に市販のアルカリ系銅エッチング液等
を用いてエッチングを行い、配線を形成する。その後レ
ジストを除去する(図9)。
を用いてエッチングを行い、配線を形成する。その後レ
ジストを除去する(図9)。
【0027】
【実施例】以下、実施例により本発明を詳しく説明す
る。 実施例1(半導体上への配線形成) (1)材料構成 基材として半導体ウェハー1を用い、配線形成用金属箔
には銅(15μm厚)2を用いた(図1)。なお、半導
体ウェハー1には、アルミニウム電極3が埋め込まれて
いる。
る。 実施例1(半導体上への配線形成) (1)材料構成 基材として半導体ウェハー1を用い、配線形成用金属箔
には銅(15μm厚)2を用いた(図1)。なお、半導
体ウェハー1には、アルミニウム電極3が埋め込まれて
いる。
【0028】(2)半導体ウェハー上への薄膜形成 表面清浄化の後に、スパッタ法、蒸着法等を使用して、
半導体ウェハー上にニッケル(銅)薄膜を形成した(図
示せず)。
半導体ウェハー上にニッケル(銅)薄膜を形成した(図
示せず)。
【0029】(3)積層 本発明者らが先に出願した国際公開番号WO99/58
470号公報に記載の技術を用いて、半導体ウェハー1
の上に配線形成用銅箔2を積層した(図1)。
470号公報に記載の技術を用いて、半導体ウェハー1
の上に配線形成用銅箔2を積層した(図1)。
【0030】(4)レジスト配線パターン形成 銅箔上にレジスト4塗布後、露光、現像を行い、レジス
ト配線パターン5を形成した(図2)。
ト配線パターン5を形成した(図2)。
【0031】(5)エッチング 市販のアルカリ系銅のエッチング液等を用いて、銅のエ
ッチングを行った(図3)。
ッチングを行った(図3)。
【0032】(6)レジスト4を除去し、配線6を形成
した(図3)。最後にニッケル薬膜をエッチングにより
除去した。
した(図3)。最後にニッケル薬膜をエッチングにより
除去した。
【0033】実施例2(半導体上へのバンプ形成) (1)材料構成 基材として実施例1で用いたのと同様の半導体ウェハー
1を用いた。一方、配線形成用金属箔にバンプ形成用銅
又は半田箔(35μm厚)8/エッチングストップ層ニ
ッケルめっき箔(1μm厚)7/配線用銅箔(15μ
m)2からなる金属積層体を用いた(図4)。
1を用いた。一方、配線形成用金属箔にバンプ形成用銅
又は半田箔(35μm厚)8/エッチングストップ層ニ
ッケルめっき箔(1μm厚)7/配線用銅箔(15μ
m)2からなる金属積層体を用いた(図4)。
【0034】(2)積層 実施例1と同様に半導体ウェハー1の上に金属積層体
(符号8,7および2の多層金属箔)を積層する(図
4)。
(符号8,7および2の多層金属箔)を積層する(図
4)。
【0035】(3)バンプ形成用レジスト配線パターン
形成 金属積層体上にレジスト4塗布後、露光、現像を行い、
バンプ形成用レジスト配線パターン9を形成する(図
5)。
形成 金属積層体上にレジスト4塗布後、露光、現像を行い、
バンプ形成用レジスト配線パターン9を形成する(図
5)。
【0036】(4)エッチング 硫酸+過酸化水素等の市販の銅のエッチング液を用いて
銅の選択エッチングを行う(図6)。
銅の選択エッチングを行う(図6)。
【0037】(5)エッチングストップ層ニッケルの除
去 市販のニッケル除去液(メルテックス社製N−950)
を用いてエッチングストップ層ニッケルを除去し、バン
プ10を形成する(図7)。
去 市販のニッケル除去液(メルテックス社製N−950)
を用いてエッチングストップ層ニッケルを除去し、バン
プ10を形成する(図7)。
【0038】(6)配線形成用レジスト配線パターン1
1の形成 レジスト4を塗布後、露光、現像を行い、配線形成用レ
ジスト配線パターン5を形成する(図8)。
1の形成 レジスト4を塗布後、露光、現像を行い、配線形成用レ
ジスト配線パターン5を形成する(図8)。
【0039】(7)市販のアルカリ系銅エッチング液等
を用いてエッチングを行い、配線を形成する。その後レ
ジスト4を除去する(図9)。
を用いてエッチングを行い、配線を形成する。その後レ
ジスト4を除去する(図9)。
【0040】
【発明の効果】本発明は、半導体上への配線形成を高精
度にかつ経済的に行うことが可能であり、また、電極へ
のバンプ形成も同様に高精度かつ安価に行うことのでき
る配線形成方法を提供することを目的とするものであ
る。したがって、本発明の半導体装置及び配線形成方法
は、半導体の製造分野で有用である。
度にかつ経済的に行うことが可能であり、また、電極へ
のバンプ形成も同様に高精度かつ安価に行うことのでき
る配線形成方法を提供することを目的とするものであ
る。したがって、本発明の半導体装置及び配線形成方法
は、半導体の製造分野で有用である。
【図1】 本発明の第一の形態における回路形成方法の
一工程を示す図である(半導体ウェハー上に配線形成用
銅箔を積層する工程)。
一工程を示す図である(半導体ウェハー上に配線形成用
銅箔を積層する工程)。
【図2】 本発明の第一の形態における回路形成方法の
一工程を示す図である(レジスト形成用配線パターンを
形成する工程)。
一工程を示す図である(レジスト形成用配線パターンを
形成する工程)。
【図3】 本発明の第一の形態における回路形成方法の
一工程を示す図である(銅箔を選択エッチングし、配線
を形成する工程)。
一工程を示す図である(銅箔を選択エッチングし、配線
を形成する工程)。
【図4】 本発明の第二の形態における回路形成方法の
一工程を示す図である(半導体ウェハー上に配線形成用
金属積層体を積層する工程)。
一工程を示す図である(半導体ウェハー上に配線形成用
金属積層体を積層する工程)。
【図5】 本発明の第二の形態における回路形成方法の
一工程を示す図である(バンプ形成用レジスト配線パタ
ーンを形成する工程)。
一工程を示す図である(バンプ形成用レジスト配線パタ
ーンを形成する工程)。
【図6】 本発明の第二の形態における回路形成方法の
一工程を示す図である(銅箔の選択エッチングする工
程)。
一工程を示す図である(銅箔の選択エッチングする工
程)。
【図7】 本発明の第二の形態における回路形成方法の
一工程を示す図である(エッチングストップ層ニッケル
の選択エッチングおよびバンプ形成工程)。
一工程を示す図である(エッチングストップ層ニッケル
の選択エッチングおよびバンプ形成工程)。
【図8】 本発明の第二の形態における回路形成方法の
一工程を示す図である(配線形成用レジスト配線パター
ンを形成する工程)。
一工程を示す図である(配線形成用レジスト配線パター
ンを形成する工程)。
【図9】 本発明の第二の形態における回路形成方法の
一工程を示す図である(銅箔の選択エッチングおよび配
線の形成工程)。
一工程を示す図である(銅箔の選択エッチングおよび配
線の形成工程)。
1 半導体ウェハー 2 配線形成用銅箔 3 アルミニウム電極 4 レジスト 5 (配線形成用)レジスト配線パターン 6 配線 7 バンプ形成用銅又は半田箔 8 エッチングストップ層ニッケル 9 バンプ形成用レジスト配線パターン 10 バンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡本 浩明 山口県下松市東豊井1296番地の1 東洋鋼 鈑株式会社技術研究所内 (72)発明者 吉田 一雄 山口県下松市東豊井1296番地の1 東洋鋼 鈑株式会社技術研究所内 Fターム(参考) 4M104 BB02 BB04 BB05 DD34 DD37 DD52 DD53 DD64 FF13 FF27 5F033 HH07 HH08 HH11 HH14 MM05 MM08 PP15 PP19 PP27 PP28 QQ08 QQ10 QQ19 QQ23 XX00 XX34
Claims (28)
- 【請求項1】 半導体と、配線形成用金属箔と、該半導
体上の導体配線とからなる半導体装置。 - 【請求項2】 前記配線形成用金属箔が、銅、アルミニ
ウム、ニッケルまたはこれら2以上の組み合わせからな
る合金である請求項1記載の半導体装置。 - 【請求項3】 前記配線形成用金属箔が、厚さ1〜50
μmの金属箔である請求項1又は2記載の半導体装置。 - 【請求項4】 半導体上の電極形成面側に配線形成用金
属箔を積層する工程、該金属箔をフォトエッチングして
レジスト配線パターンを形成する工程、金属箔のエッチ
ングを行う工程、および、レジストを除去して配線を形
成する工程を含む、半導体上の導体配線回路形成方法。 - 【請求項5】 前記配線形成用金属箔が、銅、アルミニ
ウム、ニッケルまたはこれら2以上の組み合わせからな
る合金である請求項4記載の導体配線回路形成方法。 - 【請求項6】 前記配線形成用金属箔が、厚さ1〜50
μmの金属箔である請求項4又は5記載の導体配線回路
形成方法。 - 【請求項7】 半導体が、金属薄膜が表面に形成された
半導体である請求項4〜6のいずれかに記載の導体配線
回路形成方法。 - 【請求項8】 前記金属薄膜が、ニッケルである請求項
7記載の導体配線回路形成方法。 - 【請求項9】 半導体と、配線形成用多層金属箔と、該
半導体上のバンプと、導体配線とからなる半導体装置。 - 【請求項10】 配線形成用多層金属箔が、銅、アルミ
ニウム、ニッケルまたはこれら2以上の組み合わせから
なる合金である金属の積層体である請求項9記載の半導
体装置。 - 【請求項11】 配線形成用多層金属箔が、バンプ形成
用銅又は半田箔/エッチングストップ層ニッケル/配線
用銅箔の金属積層体である請求項9又は10記載の半導
体装置。 - 【請求項12】 エッチングストップ層ニッケルが、め
っきで積層したものである請求項11記載の半導体装
置。 - 【請求項13】 配線形成用多層金属箔のバンプ形成用
銅又は半田箔の厚さが10〜100μm、エッチングス
トップ層ニッケルめっきの厚さが0.5〜3μm、配線
用銅箔の厚さが1〜100μmである請求項12記載の
半導体装置。 - 【請求項14】 エッチングストップ層ニッケルが箔を
クラッドしたものである請求項11記載の半導体装置。 - 【請求項15】 配線形成用多層金属箔のバンプ形成用
銅又は半田箔の厚さが10〜100μm、エッチングス
トップ層ニッケルクラッド箔の厚さが1〜10μm、配
線用銅箔の厚さが1〜100μmである請求項14記載
の半導体装置。 - 【請求項16】 配線形成用多層金属箔がバンプ形成用
銅又は半田箔/配線形成用アルミニウム箔あるいは銀箔
の金属積層体である請求項9又は10の半導体装置。 - 【請求項17】 配線形成用多層金属箔のバンプ形成用
銅又は半田箔の厚さが10〜100μm、配線形成用ア
ルミニウム箔あるいは銀箔の厚さが1〜100μmであ
る請求項16記載の半導体装置。 - 【請求項18】 半導体上の電極形成面側に配線形成用
多層金属箔を積層する工程、該多層金属箔をフォトエッ
チングしてバンプ形成用レジスト配線パターンを形成す
る工程、選択エッチングによりバンプを形成する工程、
エッチングストップ層を除去する工程、配線形成用レジ
スト配線パターンを形成する工程、エッチングにより配
線を形成する工程、および、レジストを除去して配線を
形成する工程からなる、半導体上にバンプを有する導体
配線を形成する方法。 - 【請求項19】 配線形成用多層金属箔が銅、アルミニ
ウム、ニッケルまたはこれら2以上の組み合わせからな
る合金である金属の積層体である請求項18記載のバン
プを有する導体配線を形成する方法。 - 【請求項20】 配線形成用多層金属箔がバンプ形成用
銅又は半田箔/エッチングストップ層ニッケル/配線用
銅箔の金属積層体である請求項18又は19記載のバン
プを有する導体配線を形成する方法。 - 【請求項21】 エッチングストップ層ニッケルがめっ
きで積層したものである請求項19記載のバンプを有す
る導体配線を形成する方法。 - 【請求項22】 配線形成用多層金属箔のバンプ形成用
銅又は半田箔の厚さが10〜100μm、エッチングス
トップ層ニッケルめっきの厚さが0.5〜3μm、配線
用銅箔の厚さが1〜100μmである請求項21記載の
バンプを有する導体配線を形成する方法。 - 【請求項23】 エッチングストップ層ニッケルが箔を
クラッドしたものである請求項19記載のバンプを有す
る導体配線を形成する方法。 - 【請求項24】 配線形成用多層金属箔のバンプ形成用
銅又は半田箔の厚さが10〜100μm、エッチングス
トップ層ニッケルクラッド箔の厚さが1〜10μm、配
線用銅箔の厚さが1〜100μmである請求項23記載
のバンプを有する導体配線を形成する方法。 - 【請求項25】 配線形成用多層金属箔がバンプ形成用
銅又は半田箔/配線形成用アルミニウム箔あるいは銀箔
の金属積層体である請求項18又は19記載のバンプを
有する導体配線を形成する方法。 - 【請求項26】 配線形成用多層金属箔のバンプ形成用
銅又は半田箔の厚さが10〜100μm、配線形成用ア
ルミニウム箔あるいは銀箔の厚さが1〜100μmであ
る請求項25記載のバンプを有する導体配線を形成する
方法。 - 【請求項27】 半導体が、金属薄膜が表面に形成され
た半導体である請求項18〜26のいずれかに記載の導
体配線回路形成方法。 - 【請求項28】 前記金属薄膜が、ニッケルである請求
項27記載の導体配線回路形成方法。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000004041A JP2001196381A (ja) | 2000-01-12 | 2000-01-12 | 半導体装置、半導体上の回路形成に用いる金属積層板、および回路形成方法 |
US10/169,917 US6841877B2 (en) | 2000-01-12 | 2000-12-26 | Semiconductor device, metal laminated plate for fabricating circuit on semiconductor, and method of fabricating circuit |
CN00818330A CN1433571A (zh) | 2000-01-12 | 2000-12-26 | 半导体器件,用于在半导体上制造电路的金属叠层板和制造电路的方法 |
AU2001222261A AU2001222261A1 (en) | 2000-01-12 | 2000-12-26 | Semiconductor device, metal laminated plate for fabricating circuit on semiconductor, and method of fabricating circuit |
PCT/JP2000/009255 WO2001052322A1 (fr) | 2000-01-12 | 2000-12-26 | Dispositif semi-conducteur, plaque metallique stratifiee pour fabriquer un circuit sur semi-conducteur, et procede de fabrication de circuit |
EP00985900A EP1255295A4 (en) | 2000-01-12 | 2000-12-26 | SEMICONDUCTOR ARRANGEMENT, LAMINATED METAL PLATE FOR THE MANUFACTURE OF LADDER RAILINGS ON SEMICONDUCTOR, AND METHOD FOR THE MANUFACTURE OF CONDUCTIVE RAILWAYS |
KR1020027008871A KR100722729B1 (ko) | 2000-01-12 | 2000-12-26 | 반도체 장치, 반도체상의 회로 형성에 사용하는 금속적층판, 및 회로 형성 방법 |
TW089127912A TW522773B (en) | 2000-01-12 | 2000-12-27 | Semiconductor device, metal laminated sheet used for forming circuit on semiconductor and method of forming circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000004041A JP2001196381A (ja) | 2000-01-12 | 2000-01-12 | 半導体装置、半導体上の回路形成に用いる金属積層板、および回路形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001196381A true JP2001196381A (ja) | 2001-07-19 |
Family
ID=18532874
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000004041A Pending JP2001196381A (ja) | 2000-01-12 | 2000-01-12 | 半導体装置、半導体上の回路形成に用いる金属積層板、および回路形成方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US6841877B2 (ja) |
EP (1) | EP1255295A4 (ja) |
JP (1) | JP2001196381A (ja) |
KR (1) | KR100722729B1 (ja) |
CN (1) | CN1433571A (ja) |
AU (1) | AU2001222261A1 (ja) |
TW (1) | TW522773B (ja) |
WO (1) | WO2001052322A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001308092A (ja) * | 2000-04-18 | 2001-11-02 | Toyo Kohan Co Ltd | 半導体ウェハ上の配線形成に用いる金属積層板、および半導体ウェハ上への配線形成方法 |
CN106378583A (zh) * | 2016-09-14 | 2017-02-08 | 厦门大学 | 一种高温封装用Sn/Cu/Sn冷压预制片的制备方法 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001308095A (ja) * | 2000-04-19 | 2001-11-02 | Toyo Kohan Co Ltd | 半導体装置およびその製造方法 |
KR100598259B1 (ko) * | 2003-07-31 | 2006-07-07 | 동부일렉트로닉스 주식회사 | 반도체의 하이브리드 레이어 배선 형성방법 |
US7495179B2 (en) | 2003-10-06 | 2009-02-24 | Tessera, Inc. | Components with posts and pads |
KR100702805B1 (ko) * | 2005-12-28 | 2007-04-03 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
JP5080067B2 (ja) | 2006-11-24 | 2012-11-21 | 新光電気工業株式会社 | 半導体装置の製造方法 |
CN101874296B (zh) | 2007-09-28 | 2015-08-26 | 泰塞拉公司 | 利用成对凸柱进行倒装芯片互连 |
US8003512B2 (en) * | 2009-02-03 | 2011-08-23 | International Business Machines Corporation | Structure of UBM and solder bumps and methods of fabrication |
US8330272B2 (en) * | 2010-07-08 | 2012-12-11 | Tessera, Inc. | Microelectronic packages with dual or multiple-etched flip-chip connectors |
US8580607B2 (en) | 2010-07-27 | 2013-11-12 | Tessera, Inc. | Microelectronic packages with nanoparticle joining |
US20120139095A1 (en) * | 2010-12-03 | 2012-06-07 | Manusharow Mathew J | Low-profile microelectronic package, method of manufacturing same, and electronic assembly containing same |
US8853558B2 (en) | 2010-12-10 | 2014-10-07 | Tessera, Inc. | Interconnect structure |
US9269681B2 (en) * | 2012-11-16 | 2016-02-23 | Qualcomm Incorporated | Surface finish on trace for a thermal compression flip chip (TCFC) |
US10886250B2 (en) | 2015-07-10 | 2021-01-05 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
US9633971B2 (en) | 2015-07-10 | 2017-04-25 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
CN105253854B (zh) * | 2015-11-12 | 2017-05-24 | 中国工程物理研究院电子工程研究所 | 一种soi mems牺牲层腐蚀时金属电极的保护方法 |
TW202414634A (zh) | 2016-10-27 | 2024-04-01 | 美商艾德亞半導體科技有限責任公司 | 用於低溫接合的結構和方法 |
WO2020263014A1 (ko) * | 2019-06-28 | 2020-12-30 | 주식회사 아모그린텍 | 박막 포일 및 박막 포일 제조 방법 |
EP4272249A4 (en) | 2020-12-30 | 2024-12-25 | Adeia Semiconductor Bonding Technologies Inc. | STRUCTURE WITH CONDUCTIVE CHARACTERISTIC AND ITS MANUFACTURING METHOD |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2428373C2 (de) * | 1974-06-12 | 1982-05-27 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Herstellen von weichlötbaren Anschlußkontakten auf einer Halbleiteranordnung |
JPH0710030B2 (ja) * | 1990-05-18 | 1995-02-01 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 多層配線基板の製造方法 |
JPH085664A (ja) | 1994-06-22 | 1996-01-12 | Hitachi Chem Co Ltd | 半導体装置用検査板とその製造方法 |
DE69635397T2 (de) * | 1995-03-24 | 2006-05-24 | Shinko Electric Industries Co., Ltd. | Halbleitervorrichtung mit Chipabmessungen und Herstellungsverfahren |
JP3356921B2 (ja) * | 1995-03-24 | 2002-12-16 | 新光電気工業株式会社 | 半導体装置およびその製造方法 |
JP3569585B2 (ja) * | 1995-03-24 | 2004-09-22 | 新光電気工業株式会社 | 半導体装置 |
KR100218996B1 (ko) * | 1995-03-24 | 1999-09-01 | 모기 쥰이찌 | 반도체장치 |
US5851911A (en) * | 1996-03-07 | 1998-12-22 | Micron Technology, Inc. | Mask repattern process |
JPH09246274A (ja) * | 1996-03-11 | 1997-09-19 | Ricoh Co Ltd | 半導体装置 |
US5904859A (en) * | 1997-04-02 | 1999-05-18 | Lucent Technologies Inc. | Flip chip metallization |
JP3925752B2 (ja) | 1997-08-08 | 2007-06-06 | 日立化成工業株式会社 | バンプ付き配線基板及び半導体パッケ−ジの製造法 |
JPH11204576A (ja) * | 1998-01-19 | 1999-07-30 | Citizen Watch Co Ltd | 半導体配線の構造 |
TW450861B (en) | 1998-05-13 | 2001-08-21 | Toyo Kohan Co Ltd | Manufacturing method of a combination material of metal foil and ceramic, and metal foil laminated ceramic substrate |
JPH11354563A (ja) * | 1998-06-11 | 1999-12-24 | Citizen Watch Co Ltd | 半導体配線の構造 |
TWI222844B (en) * | 1999-06-03 | 2004-10-21 | Toyo Kohan Co Ltd | Printed circuit board and its manufacturing method |
AU5246600A (en) * | 1999-06-10 | 2001-01-02 | Toyo Kohan Co. Ltd. | Clad plate for forming interposer for semiconductor device, interposer for semiconductor device, and method of manufacturing them |
TW495438B (en) * | 1999-06-16 | 2002-07-21 | Toyo Kohan Co Ltd | Material for mounting, circuit for mounting using that material, printed circuit board using that circuit |
-
2000
- 2000-01-12 JP JP2000004041A patent/JP2001196381A/ja active Pending
- 2000-12-26 US US10/169,917 patent/US6841877B2/en not_active Expired - Fee Related
- 2000-12-26 KR KR1020027008871A patent/KR100722729B1/ko active IP Right Grant
- 2000-12-26 AU AU2001222261A patent/AU2001222261A1/en not_active Abandoned
- 2000-12-26 WO PCT/JP2000/009255 patent/WO2001052322A1/ja not_active Application Discontinuation
- 2000-12-26 CN CN00818330A patent/CN1433571A/zh active Pending
- 2000-12-26 EP EP00985900A patent/EP1255295A4/en not_active Withdrawn
- 2000-12-27 TW TW089127912A patent/TW522773B/zh not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001308092A (ja) * | 2000-04-18 | 2001-11-02 | Toyo Kohan Co Ltd | 半導体ウェハ上の配線形成に用いる金属積層板、および半導体ウェハ上への配線形成方法 |
CN106378583A (zh) * | 2016-09-14 | 2017-02-08 | 厦门大学 | 一种高温封装用Sn/Cu/Sn冷压预制片的制备方法 |
Also Published As
Publication number | Publication date |
---|---|
US20030134497A1 (en) | 2003-07-17 |
AU2001222261A1 (en) | 2001-07-24 |
KR100722729B1 (ko) | 2007-05-29 |
EP1255295A4 (en) | 2005-03-02 |
TW522773B (en) | 2003-03-01 |
US6841877B2 (en) | 2005-01-11 |
WO2001052322A1 (fr) | 2001-07-19 |
EP1255295A1 (en) | 2002-11-06 |
KR20020093788A (ko) | 2002-12-16 |
CN1433571A (zh) | 2003-07-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2001196381A (ja) | 半導体装置、半導体上の回路形成に用いる金属積層板、および回路形成方法 | |
US7935891B2 (en) | Wiring board manufacturing method | |
TW200405486A (en) | Method for producing wiring substrate | |
JP2003031925A (ja) | 同一平面回路フィーチャを有する構造およびその製法 | |
US7615477B2 (en) | Method of fabricating a BGA package having decreased adhesion | |
JPH03506102A (ja) | 相互連結装置およびその製造方法 | |
JP2003197809A (ja) | 半導体装置用パッケージ及びその製造方法並びに半導体装置 | |
JP2004193549A (ja) | メッキ引込線なしにメッキされたパッケージ基板およびその製造方法 | |
US8499444B2 (en) | Method of manufacturing a package substrate | |
JPH10335569A (ja) | リードフレーム、その製造方法、半導体装置及びその製造方法 | |
US7183190B2 (en) | Semiconductor device and fabrication method therefor | |
TWI317610B (en) | Method of forming conductor wiring pattern | |
JP2001308092A (ja) | 半導体ウェハ上の配線形成に用いる金属積層板、および半導体ウェハ上への配線形成方法 | |
JP2002176232A (ja) | アライメントマーク | |
JP2001196405A (ja) | 半導体装置およびその製造方法 | |
JPH1117315A (ja) | 可撓性回路基板の製造法 | |
JP2000307242A (ja) | 回路基板の製造方法及び回路基板及び半導体装置 | |
JPH0766515A (ja) | 薄膜配線部を備えた電子部品の製造方法 | |
JP2005101171A (ja) | 半導体装置及びその製造方法、配線基板、回路基板並びに電子機器 | |
JP2007266399A (ja) | 配線基板の製造方法 | |
JPS60124832A (ja) | 半導体装置の製造方法 | |
JP2004140353A (ja) | 半導体装置用パッケージ及び半導体装置 | |
JP2004031488A (ja) | 半導体実装用基板とその製造方法 | |
JP2000077573A (ja) | リ―ドフレ―ム、その製造方法及び半導体装置の製造方法 | |
JP2007173414A (ja) | テープ基板及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060105 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091020 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100310 |