JP2004140353A - 半導体装置用パッケージ及び半導体装置 - Google Patents

Abstract

【課題】　搭載した半導体素子の電極端子からキャパシターに至る導電回路を可及的に短縮し得る半導体装置を提供する。
【解決手段】　多層回路基板１４内にキャパシター１８が配設された半導体装置用パッケージ１５に半導体素子１２が搭載された半導体装置１０おいて、該キャパシター１８が、半導体素子１２が搭載された半導体素子搭載面側の最上層内で且つ前記半導体素子搭載面の直下に配設され、前記半導体素子搭載面に、半導体素子１２の電極端子１２ａの各々が一面側に直接接続された接続パッド３２が形成されていると共に、接続パッド３２のうち、キャパシター１８の外部接続端子１８ａに対応する半導体素子１２の電極端子１２ａが接続された接続パッド３２ｃの他面側に、キャパシター１８の外部接続端子１８ａが直接接続されていることを特徴とする。
【選択図】　　　　図１

Description

　本発明は半導体装置用パッケージ及び半導体装置に関し、更に詳細には半導体素子が搭載される回路基板内にキャパシターが配設された半導体装置用パッケージ及び半導体装置に関する。

　近年、半導体装置は、搭載される半導体素子の動作周波数が高周波化されつつあり、これに伴ない半導体素子に供給する電源等の安定化を図ることが必要となってきている。このためには、半導体素子を搭載する半導体装置用パッケージ内に、チップコンデンサ等のキャパシターを設けることがなされている。
　この様に、チップコンデンサ等のキャパシターが内設された半導体装置用パッケージを用いた半導体装置として、下記特許文献１には、図１２に示す半導体装置が提案されている。
　図１２に示す半導体装置１００は、多層回路基板である半導体装置用パッケージ１０４（以下、単にパッケージ１０４と称する）に半導体素子１０２が搭載されて形成されており、半導体装置用パッケージ１０４は、ガラスエポキシ基板等から成る板状のコア材１０６の両面に、導体パターン１０８，１０８・・が多層に形成されている。多層に形成された導体パターン１０８，１０８・・は、コア材１０６を貫通するヴィア１１０，１１０や絶縁層１１４，１１４・・を貫通するヴィア１１２，１１２等により電気的に接続されている。
　かかるパッケージ１０４には、コア材１０６にルータ等によって形成された凹部１１６内に、キャパシター１１８が内挿されている。このキャパシター１１８は、シリコン基板１１８ａの一面側に形成された誘電材料から成る皮膜１１８ｂの表面に導電性皮膜１１８ｃが形成されたものである。
　かかるキャパシター１１８は、凹部１１６の内壁面に沿って形成された金属めっき皮膜１２０上に導電性接着材１２２によって接着されている。
特開２００１−２７４０３４号公報（図１）

　図１２に示す半導体装置１００によれば、キャパシター１１８を搭載した半導体素子１０２の近傍のパッケージ１０４内に設けることができ、半導体素子１０２に供給する電源等の安定化を図ることできる。このため、動作周波数が高周波化された半導体素子１０２を搭載しても、電源等の不安定化に因る誤動作を防止できる。
　しかしながら、図１２に示す半導体装置１００でも、更に一層高速化（高周波化）された半導体素子を搭載する場合には、半導体素子に供給する電源等の更に一層の安定化が要請されることを知った。
　本発明者等は、図１２に示す半導体装置１００について、更に一層高速化（高周波化）された半導体素子を搭載した場合、半導体素子１０２に供給する電源等の安定化を図ることができない原因について検討した。
　この半導体装置１００では、キャパシター１１８がパッケージ１０４の略中間部を形成するコア１０６に形成された凹部１１６内に内挿されていると共に、搭載された半導体素子１０２の電極端子からキャパシター１１８に至る導電回路が屈曲されて形成されている。
　このため、半導体素子１０２の電極端子からキャパシター１１８に至る導電回路が長く且つ接続個所も多くなり、半導体装置１００の外部接続端子から半導体素子１０２に至る導電回路のインダクタンスが大きくなることに起因し、半導体素子１０２に供給する電源等が不安定となり易いことが判明した。
　そこで、本発明の課題は、搭載した半導体素子の電極端子からキャパシターに至る導電回路を可及的に短縮し得る半導体装置用パッケージ及びその製造方法並びに半導体装置を提供することにある。

　本発明者等は、前記課題を解決するには、パッケージ１０４の半導体素子１０２の搭載面に形成される、半導体素子１０２の電極端子と接続される接続パッドに、キャパシター１１８の外部接続端子を直接接続するように、キャパシター１１８をパッケージ１０４に内設することが有効であると考え検討した結果、本発明に到達した。
　すなわち、本発明は、半導体素子が搭載される多層回路基板内にキャパシターが配設された半導体装置用パッケージにおいて、該キャパシターが、前記半導体素子が搭載される半導体素子搭載面側の最上層内で且つ前記半導体素子搭載面の直下に配設され、前記半導体素子搭載面に、前記半導体素子の電極端子の各々が直接接続されるように一面側が露出する接続パッドが形成されていると共に、前記接続パッドのうち、前記キャパシターの外部接続端子に対応する半導体素子の電極端子が接続される接続パッドの他面側に、前記キャパシターの外部接続端子が直接接続されていることを特徴とする半導体装置用パッケージにある。
　或いは、半導体素子が搭載される多層回路基板内にキャパシターが配設された半導体装置用パッケージにおいて、該キャパシターが、前記半導体素子が搭載される半導体素子搭載面側の最上層内で且つ前記半導体素子搭載面の直下に配設され、前記キャパシターの外部接続端子のうち、前記半導体素子の電極端子と直接接続される外部接続端子の接続面が、前記半導体素子搭載面に露出して形成されていることを特徴する半導体装置用パッケージにある。

　また、本発明は、半導体素子が搭載される回路基板内にキャパシターが配設された半導体装置用パッケージにおいて、該半導体素子が搭載される回路基板の半導体素子搭載面の直下に、シリコン基板の両面側に外部接続端子が形成された両面配線型のキャパシターが配設され、前記半導体素子搭載面に、前記半導体素子の電極端子の各々が直接接続されるように形成された、一面側が露出する接続パッドの他面側に前記キャパシターの一面側に形成された外部接続端子が直接接続されていると共に、前記キャパシターの他面側に形成された外部接続端子が、前記回路基板を貫通する貫通孔内に金属が充填されたヴィアに直接接続されていることを特徴する半導体装置用パッケージにある。
　或いは、本発明は、半導体素子が搭載される回路基板内にキャパシターが配設された半導体装置用パッケージにおいて、該半導体素子が搭載される回路基板の半導体素子搭載面の直下に、シリコン基板の両面側に外部接続端子が形成された両面配線型のキャパシターが配設され、前記キャパシターの一面側に形成された外部接続端子の接続面が、前記半導体素子の電極端子と直接接続されるように、前記半導体素子搭載面に露出して形成されていると共に、前記キャパシターの他面側に形成された外部接続端子が、前記回路基板を貫通する貫通孔内に金属が充填されたヴィアに直接接続されていることを特徴する半導体装置用パッケージにある。

　更に、本発明は、前述した半導体装置用パッケージの半導体素子搭載面に、半導体素子が搭載された半導体装置であって、該半導体装置用パッケージに配設されたキャパシターの外部接続端子が他面側に直接接続された接続パッドの一面側に、半導体素子の電極端子が直接接続されていることを特徴とする半導体装置にある。
　或いは、本発明は、前述した半導体装置用パッケージの半導体素子搭載面に、半導体素子が搭載された半導体装置であって、該半導体装置用パッケージに配設されたキャパシターの外部接続端子の接続面に、半導体素子の電極端子が直接接続されていることを特徴とする半導体装置にある。

　かかる本発明において、回路基板又は多層回路基板の一面側の半導体素子搭載面に搭載される半導体素子の電極端子と、前記回路基板又は多層回路基板の他面側に形成された基板用外部接続端子とをキャパシターを介して電気的に接続する導体回路を最短距離とすべく、前記半導体素子の電極端子と直接当接するキャパシターの外部接続端子の接続面から回路基板又は多層回路基板の他面側に垂下した垂線方向に基板用外部接続端子を形成し、且つ前記導体回路を実質的に直線状に形成することが好ましい。
　或いは、回路基板又は多層回路基板の一面側の半導体素子搭載面に搭載される半導体素子の電極端子と、前記回路基板又は多層回路基板の他面側に形成された基板用外部接続端子とをキャパシターを介して電気的に接続する導体回路を最短距離とすべく、前記半導体素子の電極端子と直接当接するキャパシターの外部接続端子の接続面から回路基板又は多層回路基板の他面側に垂下した垂線方向に基板用外部接続端子を形成し、且つ前記導体回路を実質的に直線状に形成することが好ましい。

　多層回路基板の場合、その一面側の半導体素子搭載面に搭載される半導体素子の電極端子と、前記多層回路基板の他面側に形成された基板用外部接続端子とをキャパシターを介して電気的に接続する導体回路を、各層を貫通する貫通孔内に金属を充填して形成したヴィアを直線状に積層して形成することによって、実質的に直線状の導体回路を容易に形成できる。
　尚、回路基板又は多層回路基板の一面側に、前記回路基板の補強材として、枠状の金属板を配設することが好ましい。

　本発明に係る半導体装置用パッケージ（以下、単にパッケージと称することがある）では、その半導体素子搭載面に半導体素子を搭載すると、キャパシターの外部接続端子と対応する半導体素子の電極端子は、半導体素子搭載面に一面側が露出して形成された接続パッドのうち、他面側にキャパシターの外部接続端子が直接接続されている接続パッドの一面側に直接接続される。
　或いはキャパシターの外部接続端子と対応する半導体素子の電極端子は、半導体素子搭載面に露出しているキャパシターの外部接続端子の接続面に直接接続される。
　このため、半導体素子の電極端子とキャパシターの電極端子とは、接続パッドを介して或いは直接接続される結果、両端子間の導体回路距離を可及的に短く且つ接続個所も少なくでき、半導体素子の電極端子とキャパシターの電極端子とを電気的に接続する導体回路のインダクタンスを低くできる。
　その結果、本発明に係る半導体装置用パッケージによれば、搭載した半導体素子の電極端子からキャパシターに至る導電回路を可及的に短縮でき、高速化（高周波化）された半導体素子を搭載しても、半導体素子に供給する電源等の安定化を図ることができ、半導体装置の信頼性を向上できる。

　　本発明に係る半導体装置を図１に示す。図１に示す半導体装置１０は、キャパシター１８が内設された半導体装置用パッケージ１４（以下、パッケージと称することがる）の一面側には、補強材としての枠状の金属板１１が薄樹脂層１３を介して接合され、金属板１１が枠状に開口されて形成された半導体素子搭載面に、半導体素子１２がフリップチップ接続により搭載されている。
　このパッケージ１４は、導体パターン１６，１６・・が形成された絶縁層としての樹脂層１４ａ，１４ｂ，１４ｃが積層された多層回路基板であって、各層に形成された導体パターン１６，１６・・は、各層を貫通して形成されたヴィア２０，２０・・により電気的に接続されている。
　かかるパッケージ１４の他面側には、基板用外部接続端子としてのはんだボール２４，２４・・が装着されており、はんだボール２４，２４・・は、導体パターン１６及びヴィア２０等から成る導体回路によって半導体素子１２の電極端子と電気的に接続されている。
　尚、パッケージ１４の他面側には、はんだボール２４，２４・・の部分を除きソルダーレジスト２３によって覆われている。

　このパッケージ１４に内設されたキャパシター１８は、図２に示す様に、シリコン基板２２の両面側に外部接続端子１８ａ，１８ａ，１８ｂ，１８ｂが形成された両面配線型のキャパシターである。
　かかるシリコン基板２２には、貫通する貫通孔４２が形成されており、シリコン基板２２の一面側及び貫通孔４２の内壁面には、酸化膜層２６が形成されている。
　かかる酸化膜層２６上には、導体パターン４６ａ及び５２ｂから成る導体回路と導体パターン５２ａから成る導体回路とのうち、導体パターン４６ａと導体パターン５２ａとが、誘電体層４８を挟み隣接して形成されており、導体パターン４６ａ及び５２ｂから成る導体回路と導体パターン５２ａから成る導体回路との各一端部側には、バンプ状の外部接続端子１８ａ，１８ａが形成されている。
　更に、この両導体回路の各他端部には、シリコン基板２２を貫通する貫通孔４２，４２内にめっき等により金属が充填されて形成されたヴィアを経由してシリコン基板２２の他面側に延出され、接続面が平坦面に形成された外部接続端子１８ｂ，１８ｂに接続されている。

、
　かかるキャパシター１８の一面側に形成されたバンプ状の外部接続端子１８ａ，１８ａは、図１及び図３に示す様に、パッケージ１４の半導体素子搭載面に形成され、一面側が半導体素子１２の電極端子が直接接続された接続パッド３２，３２・・のうち、キャパシター用接続パッド３２ｃ，３２ｃの他面側に直接接続されている。
　したがって、半導体素子１２の電極端子（はんだバンプ）１２ａ，１２ａとキャパシター１８の一面側に形成された外部接続端子１８ａ，１８ａとは、接続パッド３２ｃ，３２ｃを介して接続されており、図１２に示す半導体装置１００の半導体素子１０２の電極端子とキャパシター１１８とを電気的に接続する導体回路に比較して、短距離で且つ接続個所も少なくできる。

　かかるキャパシター１８の他面側に形成された外部接続端子１８ｂ，１８ｂは、パッケージ１４の他面側に装着された基板用外部接続端子としてのはんだボール２４，２４と、各層に形成されたヴィア２０，２０・・が積層されて形成された導体回路によって電気的に接続されている。
　図１に示す半導体装置１０では、キャパシター用接続パッド３２ｃ，３２ｃとはんだボール２４，２４とを、キャパシター１８を介して電気的に接続する、ヴィア２０，２０・・が積層されて形成された導体回路を、最短距離となるように形成することによって、導体回路のインダクタンスを更に低下できる。
　ここで、「最短距離」とは、キャパシター用接続パッド３２ｃ，３２ｃからパッケージ１４の他面側に垂下した垂線方向に、はんだボール２４，２４が形成されていると共に、キャパシター用接続パッド３２ｃ，３２ｃとはんだボール２４，２４を接続する導体回路が実質的に直接状に形成されていることを言う。

　図１に示す半導体装置１０の様に、接続パッド３２，３２・・とはんだボール２４，２４・・とを接続する導体回路が、各層に形成されたヴィア２０，２０・・が積層されて形成されている場合、ヴィア２０，２０・・は、銅等の金属が充填されて形成された充填ヴィアとすることが、形成したヴィア２０の端面を平坦化し易く、ヴィア２０，２０・・を直線状に積層し易くなる。
　かかる図１〜図３に示す半導体装置１０を構成するパッケージ１４は、図４〜図６に示す方法で製造できる。
　先ず、銅等の金属から成る金属板１１ａの一面側に、ポリイミド等の樹脂を塗布して薄樹脂層１３を形成する［図４（ａ）］。
　更に、薄樹脂層１３の表面上に無電解めっき等によって銅等の薄膜金属層を形成し、この薄膜金属薄膜を給電層とする電解めっきにより形成した金属層に、フォトリソ法等の公知の方法でパターニングして接続パッド３２，３２・・を形成する［図４（ｂ）］。この接続パッド３２，３２・・は、金属板１１ａに形成された薄樹脂層１３に、半導体素子１２の電極端子が直接接続される一面側が密着状態で形成される。
　かかる接続パッド３２，３２・・のうち、キャパシター用接続パッド３２ｃ，３２ｃの他面側に、キャパシター１８の一面側に形成された外部接続端子１８ａ，１８を、はんだ等のろう材を用いて接合してキャパシター１８を搭載する［図４（ｃ）］。
　この様に、キャパシター１８が搭載された金属板１１ａの一面側には、キャパシター１８の他面側に形成された外部接続端子１８ｂ、１８ｂが樹脂で覆われるように、樹脂層１４ａをラミネートする［図４（ｄ）］。この樹脂層１４ａは、エポキシ、ポリイミド、ポリフェニレンエーテル等の樹脂の塗布、或いはこれらの樹脂から成る樹脂シートの積層によって形成できる。

　形成した樹脂層１４ａにエッチングやレーザによって、ヴィア形成用の凹部３４，３４・・を形成する［図４（ｅ）］。この凹部３４，３４・・の底面には、接続パッド３２やキャパシター１８の外部接続端子１８ｂが露出する。
　かかる凹部３４，３４・・の底面及び内壁面を含む樹脂層１４ａの全面に、無電解めっき等により形成した銅等の金属薄膜を給電層とする電解めっきを施し、凹部３４，３４・・を銅等の金属で充填すると共に、金属層３６を形成する［図４（ｆ）］。この電解めっきとしては、陽極と陰極とが所定の周期で反転するＰＲ電解めっきを採用することが好ましい。
　特に、凹部３４，３４・・内に銅等の金属を充填するフォワード電流を流す陽極と陰極とが所定の周期で反転し、このフォワード電流の流れる方向と反対の方向にリバース電流を流すＰＲで電解めっきによって、凹部３４，３４・・内の金属薄膜上に金属皮膜を形成した後、凹部３４，３４・・内の残余の部分に、直流電流を流す直流電解めっきを施して銅等の金属を充填してヴィア２０，２０・・を形成することが、小径の凹部内にも所定時間内で充分に金属を充填してヴィアを形成でき好ましい。
　かかる電解めっきを終了した後、金属層３６の表面を平坦面に形成すべく、金属層３６の表面に研磨を施してもよい。

　次いで、金属層３６にフォトリソ法等の公知の方法でパターニングして導体パターン１６，１６・・を形成する［図４（ｇ）］。
　更に、形成した導体パターン１６，１６・・が樹脂で覆われるように、樹脂層１４ｂをラミネートし、形成した樹脂層１４ｂにエッチングやレーザによって、ヴィア形成用の凹部３４，３４・・を形成する。この凹部３４，３４・・の底面には、導体パターン１６やヴィア２０が露出する［図５（ａ）］。
　この様に、樹脂層１４ｂに形成した凹部３４，３４・・には、図４（ｆ）の工程と同様にして、ヴィア２０及び導体パターン１６を形成する。
　同様にして、樹脂層１４ｂに形成した導体パターン１６等が覆われるように形成した樹脂層１４ｃにも、ヴィア２０等を形成した後［図５（ｂ）］、樹脂層１４ｃの表面に、基板用外部接続端子としてのはんだボール２４が装着されるパッド部分を除いてソルダレジスト２３を塗布する［図５（ｃ）］。

　その後、半導体素子１２の電極端子１２ａ，１２ａ・・と接続される接続パッド３２，３２・・の一面側を含む半導体素子搭載面を露出すべく、金属板１１ａにエッチングを施す。かかる金属板１１ａのエッチングは、金属板１１ａの全部を除去するものであってもよいが、半導体素子１２が搭載される半導体素子搭載面のみが部分的に露出されるように、金属板１１ａの半導体素子搭載面を覆う部分のみをエッチングして除去し、図６に示す枠状の金属板１１で補強されたパッケージ１４を形成することが好ましい。
　かかる金属板１１ａにエッチングを施す際に、金属板１１ａと樹脂層１４ａとの間の薄樹脂層１３は、通常、金属板１１ａをエッチングするエッチング液にはエッチングされず、金属板１１ａの半導体素子搭載面を覆う部分のエッチングが終了したときには、それ以上のエッチングが進行しない。このため、接続パッド３２の一面側がエッチングされる過剰エッチングを防止できる。
　更に、金属板１１ａと異なる色彩の樹脂から成る薄樹脂層１３を形成しておけば、金属板１１ａのエッチングを施す部分のエッチングが終了したとき、その部分の色彩が代わり、エッチングが終了したことを直ちに判断できる。
　この様に、金属板１１ａに所要のエッチングが終了した後、薄樹脂層１３の露出部分を、金属板１１ａをエッチングすることなく薄樹脂層１３をエッチングするエッチング液によってエッチングし、接続パッド３２，３２・・の一面側を露出する。

　図６に示すパッケージ１４に半導体素子１２を搭載して図１に示す半導体装置１０を得るには、樹脂層１４ｃの表面に形成したパッド上にはんだボールを載置した後、リフローを施すことによって、基板用外部接続端子としてのはんだボール２４を装着できる。
　次いで、枠状に形成された金属板１１の開口部に露出する樹脂層１４ａの半導体素子搭載面に、半導体素子１２を搭載する。その際に、半導体素子１２の電極端子（はんだバンプ）１２ａ，１２ａ・・の各々を対応する接続パッド３２の一面側に当接し、リフローして接合することによって、図１に示す半導体装置１０を形成できる。
　図１に示す半導体装置１０では、キャパシター１８の外部接続端子１８ａ，１８ｂとキャパシター用接続パッド３２ｃ，３２ｃを介して接続されている半導体素子１２の電極端子１２ａ，１２ａのうち、一方の電極端子を電源用とし、他方の電極端子を接地用とすることによって、半導体素子１２に供給する電源等の安定化を図ることできる。このため、動作周波数が高周波化された半導体素子１２を搭載しても、電源等の不安定化に因る誤動作を防止できる。

　ところで、図１〜図６に示すキャパシター１８としては、市販されているキャパシターを用いることができるが、市販されていない場合には、図７に示す方法で得ることができる。
　先ず、シリコン基板４０の一面側に開口するヴィア形成用の凹部４２ａ，４２ａを形成し、凹部４２ａ，４２ａの内面を含むシリコン基板４０の一面側の全面に酸化膜４４を形成する［図７（ａ）］。この凹部４２ａ，４２ａは、レーザや反応性イオンエッチング（ＲＩＥ）によって形成できる。
　かかる酸化膜４４の全面に、Ti-Cuから成る薄膜金属層をスパッタ等で形成した後、薄膜金属層を給電層とする電解めっきで凹部４２ａ，４２ａの銅等の金属で充填すると共に、薄膜金属層上に所定厚さの金属層を形成する。次いで、形成した金属層にフォトリソ法等の公知の方法でパターニングを施し、導体パターン４６ａ等を形成する［図７（ｂ）］。

　導体パターン４６ａ等が形成されたシリコン基板４０の一面側の全面に、Ti-Ptから成る密着層をスパッタ等で形成した後、SrTiO₃，BaTiO₃，TaO₅等の誘電体層４８ａをスパッタで形成する［図７（ｃ）］。
　この誘電体層４８ａには、フォトリソ法等の公知の方法パターニングを施して導体パターン４６ａを覆う誘電体層４８のみを残すと共に、誘電体層４８にヴィア穴５０ａを形成する［図７（ｄ）］。
　かかる誘電体層４８等が形成されたシリコン基板４０の一面側の全面には、Ti-Cuから成る薄膜金属層をスパッタ等で形成した後、薄膜金属層を給電層とする電解めっきによって、ヴィア穴５０ａに銅等の金属を充填してヴィア５０を形成すると共に、所定厚さの銅等から成る金属層５２を形成する［図７（ｅ）］。
　形成した金属層５２には、フォトリソ法等の公知の方法パターニングを施し、導体パターン５２ａと、ヴィア５０により導体パターン４６ａと電気的に接続された導体パターン５２ｂとを形成する［図７（ｆ）］。かかる導体パターン５２ａ、５２ｂには、外部接続端子１８ａ，１８ａとしてのはんだバンプを形成する。

　その後、シリコン基板４０の他面側を研磨し、凹部４２ａ，４２ａの底部を除去して貫通孔４２とし、貫通孔４２内の充填金属の端面を露出することにより、ヴィア５２，５２を形成する［図７（ｇ）］。
　この様にヴィア５２，５２の端面が露出するシリコン基板２２の他面側には、図２に示す様に、ヴィア５２，５２の露出端面を除いてエポキシ、ポリイミド等の保護層１７を形成した後、接続面が平坦な外部接続端子１８ｂ，１８ｂを導体パターン５２ａ，５２ｂ，４６ａと同様な方法で形成し、図２に示すキャパシター１８を得ることができる。
　図２に示すキャパシター１８では、導体パターン４６ａ及び５２ｂから成る導体回路と導体パターン５２ａから成る導体回路とは、導体パターン４６ａと導体パターン５２ａとが誘電体層４８を挟み隣接して形成されており、キャパシター機能を奏する。

　この様にして得られた図２に示すキャパシター１８が搭載された図１に示す半導体装置１０では、キャパシター１８の外部接続端子１８ａ，１８ａと半導体素子１２の電極端子１２ａ，１２ａは、キャパシター用接続パッド３２ｃを介して電気的に接続されている。
　この点、図８に示す半導体装置１０では、キャパシター１８の一面側に形成された外部接続端子１８ｃ、１８ｃの平坦な接続面に半導体素子１２の電極端子１２ａ，１２ａが直接接続されており、図１に示す半導体装置１０よりも更にキャパシター１８と半導体素子１２との間の導体回路距離を短縮できる。
　すなわち、図８に示す半導体装置１０に用いたキャパシター１８は、図９に示す様に、他の電子部品の端子と接続される外部接続端子１８ｂ，１８ｃの接続面は平坦面に形成されている。このため、キャパシター１８が配設されたパッケージ１４では、図１０に示す様に、半導体素子搭載面に外部接続端子１８ｃ，１８ｃの平坦な接続面が露出しており、半導体素子１２の対応する電極端子１２ａ，１２ａと直接接続できる。

　かかる図９に示すキャパシター１８の他面側に形成された外部接続端子１８ｂ，１８ｂは、図８及び図１０に示す様に、パッケージ１４の他面側に装着された基板用外部接続端子としてのはんだボール２４，２４と、各層に形成されたヴィア２０，２０・・が積層されて形成された導体回路によって電気的に接続されている。
　このため、図８に示す半導体装置１０では、半導体素子１２の電極端子１２ａ，１２ａが直接接続されるキャパシター１８の外部接続端子１８ｃ，１８ｃとはんだボール２４，２４とを、キャパシター１８の本体を介して電気的に接続する、ヴィア２０，２０・・が積層されて形成された導体回路を、最短距離となるように形成することによって、導体回路のインダクタンスを更に低下できる。
　ここで、「最短距離」とは、半導体素子１２の電極端子１２ａ，１２ａが直接接続されるキャパシター１８の外部接続端子１８ｃ，１８ｃからパッケージ１４の他面側に垂下した垂線方向に、はんだボール２４，２４が形成されていると共に、キャパシター１８の外部接続端子１８ｃ，１８ｃとはんだボール２４，２４を接続する導体回路が実質的に直接状に形成されていることを言う。

　かかる図９に示すキャパシター１８は、図７に示すキャパシター１８の製造工程のうち、図７（ｆ）の工程を除いて略同一工程で得ることができる。
　この図７（ｆ）の工程では、フォトリソ法等の公知の方法パターニングを施し、導体パターン５２ａと、ヴィア５０により導体パターン４６ａと電気的に接続された導体パターン５２ｂとを形成する際に、はんだバンプから成る外部接続端子１８ａ，１８ａ（図２）に代えて、半導体素子１２の電極端子（はんだバンプ）１２ａ，１２ａと接続し得る平坦な接続面を具備する外部接続端子１８ｃ，１８ｃを導体パターン５２ａ，５２ｂに形成する。
　この様にして得られた図９に示すキャパシター１８を用いて図８に示すパッケージ１４を形成する際も、図４〜図６に示す製造工程と略同一工程で得ることができるが、図４（ａ）〜（ｃ）の工程を図１１（ａ）〜（ｃ）に示す工程に変更する。
　すなわち、銅等の金属から成る金属板１１ａの一面側に、ポリイミド等の樹脂から成る薄樹脂層１３を形成した後［図１１（ａ）］、薄樹脂層１３の表面上に無電解めっき等によって形成した銅等の金属薄膜を給電層とする電解めっきにより形成した金属層に、フォトリソ法等の公知の方法でパターニングして接続パッド３２，３２・・を形成する［図１１（ｂ）］。この工程では、図４（ｂ）に示す工程の様に、キャパシター用接続パッド３２ｃ，３２ｃを形成しない。このため、形成された接続パッド３２，３２・・は、パッケージ１４を構成するキャパシター１８以外の導体パターン等に接続されるヴィア２０と接続される。

　次いで、薄樹脂層１３が露出している部分に、図９に示すキャパシター１８を載置する［図１１（ｃ）］。この際に、キャパシター１８の外部接続端子１８ｃ，１８ｃの平坦な接続面が薄樹脂層１３の露出面に当接するように、キャパシター１８を載置する。
　その後、図４（ｄ）〜（ｇ）、図５（ａ）〜（ｃ）及び図６に示す各工程を通過することによって、図８に示す半導体装置を構成するパッケージ１４を得ることができる。
　以上、説明してきた半導体装置１０を形成するパッケージ１４は、三層の多層回路基板であったが、三層以上の多層基板としてもよく、単層のパッケージであってもよい。
　また、半導体装置１０には、その半導体素子搭載面に、枠状の金属板１１を残しているが、パッケージ１４の剛性が充分であれば、金属板１１ａの全てをエッチングで除去してもよく、基板用外部接続端子としてはんだボール２４を装着しているが、ピンであってもよい。

本発明に係る半導体装置の一例を説明するための縦断面図である。 図１に示す半導体装置を形成する半導体装置用パッケージに配設されるキャパシターの一例を説明する縦断面図である。 図１に示す半導体装置の部分拡大図である。 図１に示す半導体装置を構成する半導体装置用パッケージを製造する製造工程の一部を説明する工程図である。 図４に示す製造工程の続きの工程を説明する工程図である。 図５に示す製造工程の続きの工程を説明する工程図である。 図２に示すキャパシターの製造工程を説明する工程図である。 本発明に係る半導体装置の他の例を説明するための縦断面図である。 図８に示す半導体装置を形成する半導体装置用パッケージに配設されるキャパシターの他の例を説明する縦断面図である。 図８に示す半導体装置の部分拡大図である。 図８に示す半導体装置を構成する半導体装置用パッケージを製造する製造工程の一部を説明する工程図である。 従来の半導体装置を説明する縦断面図である。

符号の説明

１０　半導体装置
１１　枠状の金属板
１１ａ　金属板
１２　半導体素子
１２ａ　半導体素子１２の電極端子
１４　半導体装置用パッケージ
１４ａ，１４ｂ，１４ｃ　樹脂層
１６　導体パターン
１８　キャパシター
１８ａ，１８ｂ，１８ｃ　キャパシター１８の外部接続端子
２０　ヴィア
２４　はんだボール（外部接続端子）
３２　接続パッド
３２ｃ　キャパシター用接続パッド
３６　金属層

Claims (10)

1. 　半導体素子が搭載される多層回路基板内にキャパシターが配設された半導体装置用パッケージにおいて、
   　該キャパシターが、前記半導体素子が搭載される半導体素子搭載面側の最上層内で且つ前記半導体素子搭載面の直下に配設され、
   　前記半導体素子搭載面に、前記半導体素子の電極端子の各々が直接接続されるように一面側が露出する接続パッドが形成されていると共に、
   　前記接続パッドのうち、前記キャパシターの外部接続端子に対応する半導体素子の電極端子が接続される接続パッドの他面側に、前記キャパシターの外部接続端子が直接接続されていることを特徴とする半導体装置用パッケージ。
2. 　半導体素子が搭載される多層回路基板内にキャパシターが配設された半導体装置用パッケージにおいて、
   　該キャパシターが、前記半導体素子が搭載される半導体素子搭載面側の最上層内で且つ前記半導体素子搭載面の直下に配設され、
   　前記キャパシターの外部接続端子のうち、前記半導体素子の電極端子と直接接続される外部接続端子の接続面が、前記半導体素子搭載面に露出して形成されていることを特徴する半導体装置用パッケージ。
3. 　半導体素子が搭載される回路基板内にキャパシターが配設された半導体装置用パッケージにおいて、
   　該半導体素子が搭載される回路基板の半導体素子搭載面の直下に、シリコン基板の両面側に外部接続端子が形成された両面配線型のキャパシターが配設され、
   　前記半導体素子搭載面に、前記半導体素子の電極端子の各々が直接接続されるように形成された、一面側が露出する接続パッドの他面側に前記キャパシターの一面側に形成された外部接続端子が直接接続されていると共に、
   　前記キャパシターの他面側に形成された外部接続端子が、前記回路基板を貫通する貫通孔内に金属が充填されたヴィアに直接接続されていることを特徴する半導体装置用パッケージ。
4. 　半導体素子が搭載される回路基板内にキャパシターが配設された半導体装置用パッケージにおいて、
   　該半導体素子が搭載される回路基板の半導体素子搭載面の直下に、シリコン基板の両面側に外部接続端子が形成された両面配線型のキャパシターが配設され、
   　前記キャパシターの一面側に形成された外部接続端子の接続面が、前記半導体素子の電極端子と直接接続されるように、前記半導体素子搭載面に露出して形成されていると共に、
   　前記キャパシターの他面側に形成された外部接続端子が、前記回路基板を貫通する貫通孔内に金属が充填されたヴィアに直接接続されていることを特徴する半導体装置用パッケージ。
5. 　回路基板又は多層回路基板の一面側の半導体素子搭載面に搭載される半導体素子の電極端子と、前記回路基板又は多層回路基板の他面側に形成された基板用外部接続端子とをキャパシターを介して電気的に接続する導体回路が最短距離となるように、前記キャパシターに接続される半導体素子の電極端子が直接当接する接続パッドから回路基板又は多層回路基板の他面側に垂下した垂線方向に基板用外部接続端子が形成され、且つ前記導体回路が実質的に直線状に形成されている請求項１又は請求項３記載の半導体装置用パッケージ。
6. 　回路基板又は多層回路基板の一面側の半導体素子搭載面に搭載される半導体素子の電極端子と、前記回路基板又は多層回路基板の他面側に形成された基板用外部接続端子とをキャパシターを介して電気的に接続する導体回路が最短距離となるように、前記半導体素子の電極端子が直接当接するキャパシターの外部接続端子の接続面から回路基板又は多層回路基板の他面側に垂下した垂線方向に基板用外部接続端子が形成され、且つ前記導体回路が実質的に直線状に形成されている請求項２又は請求項４記載の半導体装置用パッケージ。
7. 　多層回路基板が、その一面側の半導体素子搭載面に搭載される半導体素子の電極端子と、前記多層回路基板の他面側に形成された基板用外部接続端子とをキャパシターを介して電気的に接続する導体回路が、各層を貫通する貫通孔内に金属が充填されて形成されたヴィアが直線状に積層されて形成されている請求項１、請求項２、請求項５又は請求項６記載の半導体装置用パッケージ。
8. 　回路基板又は多層回路基板の一面側に、前記回路基板の補強材として、枠状の金属板が配設されている請求項１〜７のいずれか一項記載の半導体装置用パッケージ。
9. 　請求項１又は請求項３記載の半導体装置用パッケージの半導体素子搭載面に、半導体素子が搭載された半導体装置であって、
   　該半導体装置用パッケージに配設されたキャパシターの外部接続端子が他面側に直接接続された接続パッドの一面側に、半導体素子の電極端子が直接接続されていることを特徴とする半導体装置。
10. 　請求項２又は請求項４記載の半導体装置用パッケージの半導体素子搭載面に、半導体素子が搭載された半導体装置であって、
    　該半導体装置用パッケージに配設されたキャパシターの外部接続端子の接続面に、半導体素子の電極端子が直接接続されていることを特徴とする半導体装置。

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