JP2005101171A - 半導体装置及びその製造方法、配線基板、回路基板並びに電子機器 - Google Patents
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Abstract
【課題】製造効率の高い半導体装置及びその製造方法、配線基板、回路基板並びに電子機器を提供する。
【解決手段】配線パターンと、半導体チップを搭載するための領域３０と、半導体チップを搭載するための領域３０を避けて配置された位置決めマーク２０とを有する配線基板１０を用意する。位置決めマーク２０を利用して、それぞれの半導体チップを搭載するための領域３０に半導体チップを搭載する。位置決めマーク２０は、それぞれ、一定の間隔をあけて配置された平行に伸びる第１仮想直線２２と、第１仮想直線２２に直交するとともに一定の間隔をあけて配置された第２仮想直線２４との各交点に配置されてなる。半導体チップを搭載するための領域３０は、それぞれ、隣り合う２つの第１仮想直線２２と隣り合う２つの第２仮想直線２４とによって囲まれた領域内に配置されてなる。
【選択図】図１
【解決手段】配線パターンと、半導体チップを搭載するための領域３０と、半導体チップを搭載するための領域３０を避けて配置された位置決めマーク２０とを有する配線基板１０を用意する。位置決めマーク２０を利用して、それぞれの半導体チップを搭載するための領域３０に半導体チップを搭載する。位置決めマーク２０は、それぞれ、一定の間隔をあけて配置された平行に伸びる第１仮想直線２２と、第１仮想直線２２に直交するとともに一定の間隔をあけて配置された第２仮想直線２４との各交点に配置されてなる。半導体チップを搭載するための領域３０は、それぞれ、隣り合う２つの第１仮想直線２２と隣り合う２つの第２仮想直線２４とによって囲まれた領域内に配置されてなる。
【選択図】図１
Description
本発明は、半導体装置及びその製造方法、配線基板、回路基板並びに電子機器に関する。
１つの配線基板に複数の電子素子を搭載することが知られている。そして、１つの配線基板に複数の半導体チップを搭載して、複数の半導体装置を製造することも知られている。ここで、半導体装置の製造効率を高めるためには、１つの配線基板に、より多くの半導体チップを搭載することが好ましい。
本発明の目的は、製造効率の高い半導体装置及びその製造方法、配線基板、回路基板並びに電子機器を提供することにある。
特開２０００−４０７７３号公報
（１）本発明に係る半導体装置の製造方法は、配線パターンと、半導体チップを搭載するための複数の領域と、前記半導体チップを搭載するための領域を避けて複数行複数列に配置された位置決めマークとを有する配線基板を用意すること、及び、
前記位置決めマークを利用して、それぞれの前記半導体チップを搭載するための領域に半導体チップを搭載することを含み、
前記位置決めマークは、それぞれ、一定の間隔をあけて配置された平行に伸びる複数の第１仮想直線と、前記第１仮想直線に直交するとともに一定の間隔をあけて配置された複数の第２仮想直線との各交点に配置されてなり、
前記半導体チップを搭載するための領域は、それぞれ、隣り合う２つの第１仮想直線と隣り合う２つの第２仮想直線とによって囲まれた領域内に配置されている。本発明によれば、位置決めマークは、格子状に伸びる仮想直線の交点に配置される。そして、半導体チップを搭載するための領域は、仮想直線によって囲まれた領域内に配置される。そのため、隣り合う半導体チップを搭載するための領域の間隔が狭くなる。これにより、半導体チップを搭載するための領域を高密度に配置することができる。そのため、配線基板に半導体チップを高密度に搭載することができ、効率よく半導体装置を製造することができる。
（２）この半導体装置の製造方法において、
前記位置決めマークは、それぞれ、前記半導体チップを搭載するための領域の対角線上に配置されていてもよい。これによれば、半導体チップを搭載する際の位置決めが容易となり、さらに効率よく半導体装置を製造することができる。
（３）この半導体装置の製造方法において、
前記半導体チップは電極を有し、
前記半導体チップを、前記電極と前記配線パターンとが対向するように搭載してもよい。
（４）この半導体装置の製造方法において、
前記半導体チップを搭載する工程の前に、それぞれの前記半導体チップを搭載するための領域に接着剤を設けることをさらに含んでもよい。
（５）この半導体装置の製造方法において、
前記接着剤は導電粒子を含有し、
前記半導体チップを搭載する工程で、前記電極と前記配線パターンとの間に前記導電粒子を介在させてもよい。
（６）この半導体装置の製造方法において、
前記接着剤を、前記配線基板における前記位置決めマークが形成された領域を避けて設けてもよい。
（７）この半導体装置の製造方法において、
前記半導体チップを搭載する工程の後に、前記配線基板を切断し、前記半導体チップを搭載するための領域ごとに分割することをさらに含んでもよい。
（８）この半導体装置の製造方法において、
前記配線基板を、前記第１及び第２仮想直線に沿って切断してもよい。
（９）本発明に係る半導体装置は、上記方法によって製造されてなる。
（１０）本発明に係る回路基板には、上記半導体装置が実装されてなる。
（１１）本発明に係る電子機器は、上記半導体装置を有する。
（１２）本発明に係る配線基板は、配線パターンと、
電子素子を搭載するための複数の領域と、
前記電子素子を搭載するための領域を避けて複数行複数列に配置された位置決めマークと、
を有し、
前記位置決めマークは、それぞれ、一定の間隔をあけて配置された平行に伸びる複数の第１仮想直線と、前記第１仮想直線に直交するとともに一定の間隔をあけて配置された複数の第２仮想直線との各交点に配置されてなり、
前記半導体チップを搭載するための領域は、それぞれ、隣り合う２つの第１仮想直線と隣り合う２つの第２仮想直線とによって囲まれた領域内に配置されている。本発明によれば、位置決めマークは、格子状に伸びる仮想直線の交点に配置される。そして、電子素子を搭載するための領域は、仮想直線によって囲まれた領域内に配置される。そのため、隣り合う電子素子を搭載するための領域の間隔が狭くなり、１つの配線基板から製造することのできる電子機器の数を増加させることができる。すなわち、効率よく電子機器を製造することを可能とする配線基板を提供することができる。
（１３）この配線基板において、
前記位置決めマークは、それぞれ、前記半導体チップを搭載するための領域の対角線上に配置されていてもよい。これによれば、電子素子を搭載する際の位置決めが容易となる。すなわち、さらに効率よく電子機器を製造することを可能とする配線基板を提供することができる。
前記位置決めマークを利用して、それぞれの前記半導体チップを搭載するための領域に半導体チップを搭載することを含み、
前記位置決めマークは、それぞれ、一定の間隔をあけて配置された平行に伸びる複数の第１仮想直線と、前記第１仮想直線に直交するとともに一定の間隔をあけて配置された複数の第２仮想直線との各交点に配置されてなり、
前記半導体チップを搭載するための領域は、それぞれ、隣り合う２つの第１仮想直線と隣り合う２つの第２仮想直線とによって囲まれた領域内に配置されている。本発明によれば、位置決めマークは、格子状に伸びる仮想直線の交点に配置される。そして、半導体チップを搭載するための領域は、仮想直線によって囲まれた領域内に配置される。そのため、隣り合う半導体チップを搭載するための領域の間隔が狭くなる。これにより、半導体チップを搭載するための領域を高密度に配置することができる。そのため、配線基板に半導体チップを高密度に搭載することができ、効率よく半導体装置を製造することができる。
（２）この半導体装置の製造方法において、
前記位置決めマークは、それぞれ、前記半導体チップを搭載するための領域の対角線上に配置されていてもよい。これによれば、半導体チップを搭載する際の位置決めが容易となり、さらに効率よく半導体装置を製造することができる。
（３）この半導体装置の製造方法において、
前記半導体チップは電極を有し、
前記半導体チップを、前記電極と前記配線パターンとが対向するように搭載してもよい。
（４）この半導体装置の製造方法において、
前記半導体チップを搭載する工程の前に、それぞれの前記半導体チップを搭載するための領域に接着剤を設けることをさらに含んでもよい。
（５）この半導体装置の製造方法において、
前記接着剤は導電粒子を含有し、
前記半導体チップを搭載する工程で、前記電極と前記配線パターンとの間に前記導電粒子を介在させてもよい。
（６）この半導体装置の製造方法において、
前記接着剤を、前記配線基板における前記位置決めマークが形成された領域を避けて設けてもよい。
（７）この半導体装置の製造方法において、
前記半導体チップを搭載する工程の後に、前記配線基板を切断し、前記半導体チップを搭載するための領域ごとに分割することをさらに含んでもよい。
（８）この半導体装置の製造方法において、
前記配線基板を、前記第１及び第２仮想直線に沿って切断してもよい。
（９）本発明に係る半導体装置は、上記方法によって製造されてなる。
（１０）本発明に係る回路基板には、上記半導体装置が実装されてなる。
（１１）本発明に係る電子機器は、上記半導体装置を有する。
（１２）本発明に係る配線基板は、配線パターンと、
電子素子を搭載するための複数の領域と、
前記電子素子を搭載するための領域を避けて複数行複数列に配置された位置決めマークと、
を有し、
前記位置決めマークは、それぞれ、一定の間隔をあけて配置された平行に伸びる複数の第１仮想直線と、前記第１仮想直線に直交するとともに一定の間隔をあけて配置された複数の第２仮想直線との各交点に配置されてなり、
前記半導体チップを搭載するための領域は、それぞれ、隣り合う２つの第１仮想直線と隣り合う２つの第２仮想直線とによって囲まれた領域内に配置されている。本発明によれば、位置決めマークは、格子状に伸びる仮想直線の交点に配置される。そして、電子素子を搭載するための領域は、仮想直線によって囲まれた領域内に配置される。そのため、隣り合う電子素子を搭載するための領域の間隔が狭くなり、１つの配線基板から製造することのできる電子機器の数を増加させることができる。すなわち、効率よく電子機器を製造することを可能とする配線基板を提供することができる。
（１３）この配線基板において、
前記位置決めマークは、それぞれ、前記半導体チップを搭載するための領域の対角線上に配置されていてもよい。これによれば、電子素子を搭載する際の位置決めが容易となる。すなわち、さらに効率よく電子機器を製造することを可能とする配線基板を提供することができる。
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。ここで、図１〜図５は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。
本実施の形態に係る半導体装置の製造方法は、配線基板１０を用意することを含む。図１は、配線基板１０の平面図である。なお、説明のため、図１は、配線パターン１４及び保護膜１６を除いた配線基板１０の平面図を示す。また、図２は、図１のII−II線断面の一部拡大図である。
配線基板１０は、ベース基板１２を有する（図２参照）。ベース基板１２の材料は特に限定されるものではなく、有機系（例えばエポキシ基板）、無機系（例えばセラミック基板、ガラス基板）、又は、それらの複合構造（例えばガラスエポキシ基板）からなるものであってもよい。ベース基板１２は、リジッド基板であってもよく、このとき、配線基板１０をインターポーザと称してもよい。あるいは、ベース基板１２は、ポリエステル基板やポリイミド基板などのフレキシブル基板であってもよい。ベース基板１２は、COF（Chip On Film）用の基板やTAB（Tape Automated Bonding）用の基板であってもよい。また、ベース基板１２は、単一の層からなる単層基板であってもよく、積層された複数の層を有する積層基板であってもよい。そして、ベース基板１２の形状や厚みについても、特に限定されるものではない。
配線基板１０は、配線パターン１４を有する（図２参照）。図２に示すように、配線パターン１４は、ベース基板１２の両面に設けられていてもよく、このとき、貫通導電部１５を介して、ベース基板１２の一方の面と他方の面との間の電気的な接続を図ってもよい。また、配線基板１０として積層基板を用意した場合、各層間に、配線パターンを形成してもよい。配線パターン１４は、銅（Ｃｕ）、クローム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタンタングステン（Ｔｉ−Ｗ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケルバナジウム（ＮｉＶ）、タングステン（Ｗ）のうちのいずれかを積層して、あるいはいずれかの一層で形成してもよい。配線パターン１４の形成方法は特に限定されない。例えば、スパッタリング等によって配線パターン１４を形成してもよいし、無電解メッキで配線パターン１４を形成するアディティブ法を適用してもよい。あるいは、金属箔をエッチングすることによって、配線パターン１４を形成してもよい。配線パターン１４は、ハンダ、スズ、金、ニッケル等でメッキされていてもよい。
図１に示すように、配線基板１０は、位置決めマーク２０を有する。位置決めマーク２０は、後述する配線基板１０に半導体チップ４０を搭載する工程で、半導体チップ４０を搭載する位置を特定するために利用されるマークである。位置決めマーク２０の形状又は大きさは特に限定されない。位置決めマーク２０は、半導体チップ４０を搭載する工程で目印となることが可能な必要十分な大きさ及び形状であってもよい。位置決めマーク２０は、例えば、配線パターン１４を形成する方法と同じ方法によって形成してもよい。このとき、位置決めマーク２０を形成する工程は、配線パターン１４を形成する工程と同時に行ってもよい。また、位置決めマーク２０の材料も特に限定されないが、配線パターン１４と同じ組成で形成してもよい。
位置決めマーク２０は、ひとつの配線基板１０に複数配置されてなる。位置決めマーク２０は、複数行複数列に配置される。位置決めマーク２０は、後述する半導体チップを搭載するための領域３０を避けて配置される。図１に示すように、位置決めマーク２０は、それぞれ、一定の間隔をあけて配置された平行に伸びる複数の第１仮想直線２２と、第１仮想直線２２に直交するとともに一定の間隔をあけて配置された複数の第２仮想直線２４との各交点に配置されてなる。また、位置決めマーク２０は、後述する半導体チップを搭載するための領域３０の対角線上に配置されていてもよい。これによれば、半導体チップ４０の外形の対角線を利用して配線基板１０と半導体チップ４０との位置合わせを行うことができるため、精度の高い位置合わせを容易に行うことができ、信頼性の高い半導体装置を効率よく製造することができる。
図１に示すように、配線基板１０は、半導体チップを搭載するための領域３０を有する。１つの配線基板１０は、半導体チップを搭載するための領域３０を複数個有している。図１に示すように、半導体チップを搭載するための領域３０は、それぞれ、隣り合う２つの第１仮想直線２２と隣り合う２つの第２仮想直線２４とによって囲まれた領域内に配置されてなる。半導体チップを搭載するための領域３０は、図１に示すように、複数行複数列に配置されていてもよい。あるいは、半導体チップを搭載するための領域３０は、一列に並んで配置されていてもよい（図示せず）。半導体チップを搭載するための領域３０の平面形状は特に限定されないが、後述する半導体チップ４０の平面形状と合同をなしていてもよい。
以上に説明したとおり、位置決めマーク２０は、格子状に伸びる第１及び第２仮想直線２２，２４の交点に配置されてなる。そして、半導体チップを搭載するための領域３０は、隣り合う２つの第１仮想直線２２と隣り合う２つの第２仮想直線２４とによって囲まれた領域内に配置されてなる。そのため、隣り合う２つの半導体チップを搭載するための領域３０の間隔が狭くなる。これにより、半導体チップを搭載するための領域３０を高密度に配置することができる。すなわち、配線基板１０に半導体チップ４０を高密度に配置することができるようになるため、効率よく半導体装置を製造することができる。
図２に示すように、配線基板１０は、保護膜１６を有してもよい。保護膜１６を、ソルダレジストと称してもよい。保護膜１６によって、配線パターン１４の腐食や配線パターン１４間のショートを防止することができるため、信頼性の高い半導体装置を製造することができる。保護膜１６は、配線パターン１４の少なくとも一部を露出させるように設けられる。例えば、保護膜１６は、図２に示すように、配線パターン１４における半導体チップ４０との電気的な接続に利用される部分を露出させる開口１７を有してもよい。あるいは、位置決めマーク２０を露出させる開口（図示せず）を有してもよい。位置決めマーク２０を露出させることにより、半導体チップ４０を搭載する際の位置合わせが容易となる。保護膜１６は、既に公知となっているいずれかの材料で形成してもよい。また、保護膜１６は、既に公知となっているいずれかの方法で形成してもよい。
なお、ここまで、配線基板１０について説明してきたが、配線基板１０には、半導体チップ以外の電子素子を搭載してもよい。この場合でも、電子素子を高密度に配置することができるため、電子機器の製造効率を高めることができる。なお、半導体チップ以外の電子素子として、例えばコンデンサ等を搭載してもよい。
本発明に係る半導体装置の製造方法は、図３（Ａ）及び図３（Ｂ）に示すように、それぞれの半導体チップを搭載するための領域３０に半導体チップ４０を搭載することを含む。半導体チップ４０は、位置決めマーク２０を利用して搭載する。詳しくは、位置決めマーク２０を利用して配線基板１０と半導体チップ４０の位置あわせを行い、配線基板１０に半導体チップ４０を搭載する。半導体チップ４０は、トランジスタやメモリ素子等からなる集積回路４２を有していてもよい。また、半導体チップ４０は、複数の電極４４を有してもよい。ここで、電極４４は、半導体チップ４０の内部と電気的に接続されていてもよい。
本実施の形態では、半導体チップ４０を、電極４４と配線パターン１４とが対向するように搭載してもよい。このとき、半導体チップ４０を搭載する工程の前に、それぞれの半導体チップを搭載するための領域３０に接着剤５０を設けてもよい。言い換えると、図３（Ａ）に示すように、配線基板１０における半導体チップを搭載するための領域３０に接着剤５０を設けた後に、配線基板１０に半導体チップ４０を搭載してもよい。そして、電極４４と配線パターン１４とを対向させて、電極４４と配線パターン１４とを電気的に接続してもよい（図３（Ｂ）参照）。例えば、図３（Ａ）及び図３（Ｂ）に示すように、接着剤５０として導電粒子５２を含有する異方性導電ペースト（あるいは異方性導電フィルム）を利用してもよい。そして、図３（Ｂ）に示すように、電極４４と配線パターン１４との間に導電粒子５２を介在させて、両者を電気的に接続してもよい。これにより、電気的な信頼性の高い半導体装置を製造することができる。ただし、これとは別に、電極４４と配線パターン１４とを接触させて、電極４４と配線パターン１４とを電気的に接続してもよい（図示せず）。なお、接着剤５０は、位置決めマーク２０が形成された領域を避けて設けてもよい。これにより、位置決めマーク２０を露出させることができるので、半導体チップ４０の位置あわせを容易に行うことができる。ただし、半導体チップ４０を搭載する工程はこれに限られるものではなく、既に公知となっているいずれかの方法を適用してもよい。
本実施の形態に係る半導体装置の製造方法は、図４に示すように、配線基板１０を切断することをさらに含んでいてもよい。本工程は、図４に示すように、半導体チップ４０を搭載する工程の後に行ってもよい。配線基板１０を切断して、配線基板１０を、半導体チップを搭載するための領域３０ごとに分割してもよい。配線基板１０は、第１及び第２仮想直線２２，２４に沿って切断してもよい。配線基板１０を切断する方法は特に限定されないが、例えばブレード１００を利用して配線基板１０を切削してこれを切断してもよい。
本実施の形態に係る半導体装置の製造方法は、配線基板１０に外部端子６０を形成する工程をさらに含んでもよい（図５参照）。外部端子６０は、配線基板１０における半導体チップ４０が搭載された面とは反対側の面に形成してもよい。外部端子６０は、例えばハンダによって形成してもよい。そして、検査工程などを経て、図５に示す半導体装置１を形成してもよい。なお、外部端子６０を形成する工程及び検査工程は、先に説明した配線基板１０を切断する工程の前後のいずれに行ってもよい。そして、図６に半導体装置１が実装された回路基板１０００を示す。また、本発明を適用した実施の形態に係る半導体装置の製造方法によって製造された半導体装置を有する電子機器として、図７にはノート型パーソナルコンピュータ２０００を、図８には携帯電話３０００をそれぞれ示す。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
１０ 配線基板、 １２ ベース基板、 １４ 配線パターン、 ２０ 位置決めマーク、 ２２ 第１仮想直線、 ２４ 第２仮想直線、 ３０ 半導体チップを搭載するための領域、 ４０ 半導体チップ、 ５０ 接着剤
Claims (13)
- 配線パターンと、半導体チップを搭載するための複数の領域と、前記半導体チップを搭載するための領域を避けて複数行複数列に配置された位置決めマークとを有する配線基板を用意すること、及び、
前記位置決めマークを利用して、それぞれの前記半導体チップを搭載するための領域に半導体チップを搭載することを含み、
前記位置決めマークは、それぞれ、一定の間隔をあけて配置された平行に伸びる複数の第１仮想直線と、前記第１仮想直線に直交するとともに一定の間隔をあけて配置された複数の第２仮想直線との各交点に配置されてなり、
前記半導体チップを搭載するための領域は、それぞれ、隣り合う２つの第１仮想直線と隣り合う２つの第２仮想直線とによって囲まれた領域内に配置されてなる半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記位置決めマークは、それぞれ、前記半導体チップを搭載するための領域の対角線上に配置されてなる半導体装置の製造方法。 - 請求項１又は請求項２記載の半導体装置の製造方法において、
前記半導体チップは電極を有し、
前記半導体チップを、前記電極と前記配線パターンとが対向するように搭載する半導体装置の製造方法。 - 請求項３記載の半導体装置の製造方法において、
前記半導体チップを搭載する工程の前に、それぞれの前記半導体チップを搭載するための領域に接着剤を設けることをさらに含む半導体装置の製造方法。 - 請求項４記載の半導体装置の製造方法において、
前記接着剤は導電粒子を含有し、
前記半導体チップを搭載する工程で、前記電極と前記配線パターンとの間に前記導電粒子を介在させる半導体装置の製造方法。 - 請求項４又は請求項５記載の半導体装置の製造方法において、
前記接着剤を、前記配線基板における前記位置決めマークが形成された領域を避けて設ける半導体装置の製造方法。 - 請求項１から請求項６のいずれかに記載の半導体装置の製造方法において、
前記半導体チップを搭載する工程の後に、前記配線基板を切断し、前記半導体チップを搭載するための領域ごとに分割することをさらに含む半導体装置の製造方法。 - 請求項７記載の半導体装置の製造方法において、
前記配線基板を、前記第１及び第２仮想直線に沿って切断する半導体装置の製造方法。 - 請求項１から請求項８のいずれかに記載の方法によって製造された半導体装置。
- 請求項９記載の半導体装置が実装された回路基板。
- 請求項９記載の半導体装置を有する電子機器。
- 配線パターンと、
電子素子を搭載するための複数の領域と、
前記電子素子を搭載するための領域を避けて複数行複数列に配置された位置決めマークと、
を有し、
前記位置決めマークは、それぞれ、一定の間隔をあけて配置された平行に伸びる複数の第１仮想直線と、前記第１仮想直線に直交するとともに一定の間隔をあけて配置された複数の第２仮想直線との各交点に配置されてなり、
前記半導体チップを搭載するための領域は、それぞれ、隣り合う２つの第１仮想直線と隣り合う２つの第２仮想直線とによって囲まれた領域内に配置されてなる配線基板。 - 請求項１２記載の配線基板において、
前記位置決めマークは、それぞれ、前記半導体チップを搭載するための領域の対角線上に配置されてなる配線基板。
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|---|---|---|---|---|
| JP2014057019A (ja) * | 2012-09-14 | 2014-03-27 | Tohoku Univ | 素子の実装方法および光モジュール |
-
2003
- 2003-09-24 JP JP2003331497A patent/JP2005101171A/ja active Pending
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