[go: up one dir, main page]

JP4208840B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4208840B2
JP4208840B2 JP2004560577A JP2004560577A JP4208840B2 JP 4208840 B2 JP4208840 B2 JP 4208840B2 JP 2004560577 A JP2004560577 A JP 2004560577A JP 2004560577 A JP2004560577 A JP 2004560577A JP 4208840 B2 JP4208840 B2 JP 4208840B2
Authority
JP
Japan
Prior art keywords
wiring
semiconductor element
semiconductor device
semiconductor
stacked
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004560577A
Other languages
English (en)
Other versions
JPWO2004055891A1 (ja
Inventor
貴雄 大野
英治 吉田
洋 三澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of JPWO2004055891A1 publication Critical patent/JPWO2004055891A1/ja
Application granted granted Critical
Publication of JP4208840B2 publication Critical patent/JP4208840B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/79—Apparatus for Tape Automated Bonding [TAB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H01L2224/75302—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06579—TAB carriers; beam leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/804—Containers or encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/50—Encapsulations or containers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)
  • Led Device Packages (AREA)

Description

技術分野
本発明は、半導体装置に係り、更には半導体素子を積層してなる積層型半導体装置に関する。
背景技術
近年、半導体装置の高性能化に伴い、複数の半導体素子を積層した積層型半導体装置が普及してきている。このような積層型半導体装置において、積層される半導体素子間を配線する配線方法は、ワイヤボンディング方式が一般的であった。
図１には、ワイヤボンディング方式を用いて配線された、積層型半導体装置１００の構成例を示す。
図１を参照するに、インターポーザー１１１上に、絶縁体１０３を介して半導体素子１０１が設置され、さらに当該半導体素子１０１上に絶縁体１０４を介して半導体素子１０２が設置されている。また、半導体素子１０１には図示しない能動素子、受動素子などが配設されており、これらの素子に接続された配線接続部１０５からワイヤ１０７を用いたワイヤボンディング方によって前記インターポーザーのコンタクト部１０９に配線がされている。
同様に、半導体素子１０２には図示しない能動素子、受動素子などが配設されており、これらの素子に接続された配線接続部１０６からワイヤ１０８を用いたワイヤボンディング方によって前記インターポーザーのコンタクト部１０９に配線がされている。また、前記半導体素子１０１、１０２およびワイヤ１０７、１０８などはＭＯＬＤ樹脂１１０により、前記インターポーザー１１１に固定されている。
前記したようなワイヤボンディング方を用いた積層型半導体装置１００の場合、ワイヤのループ形状の差異、もしくは配線接続部とワイヤの接続部の抵抗値のバラつきなどワイヤボンディングの加工のばらつきに起因する問題が懸念される。
また、ワイヤで配線するために半導体素子上の配線接続部が露出している必要があるため、半導体素子を積層する場合に、常に上段の半導体素子が下段の半導体素子より小さくなくてはならないというサイズの制限が生じて積層型半導体装置を形成する場合の設計の自由度が制限されてしまう問題があった。
発明の開示
そこで、本発明においては上記の課題を解決した、新規で有用な半導体装置を提供することを目的としている。本発明の具体的な課題は、従来の半導体素子の配線であるワイヤボンディングに比較して配線の精度がよく、加工のばらつきの少ない配線および半導体素子を有する半導体装置の提供することにある。
本発明の別の課題は、半導体素子を積層する際のサイズの制限を無くして、積層型半導体装置の設計の自由度を上げることである。
本発明では上記の課題を、一方の主面に複数の電極が配設された半導体素子と、絶縁基板に複数の導電層が配設された配線基板とを具備し、前記配線基板は、前記半導体素子の外縁部に沿って略コの字状に配設され、当該配線基板における前記導電層の一端が前記半導体素子の電極に接続され、かつ前記導電層の他端が当該半導体素子の他方の主面側において当該半導体素子とは異なる方向へ導出されてなることを特徴とする半導体装置を用いて解決する。
本発明によれば、前記半導体素子の外縁部に沿うように前記配線基板の前記導電層を用いた配線が形成されているため、ループ状に形成される従来のワイヤ配線に比較して、配線部を形成した際の配線長を最短にすることができ、かつ配線長のバラつきを最小限に抑えることが可能となる。
本発明によれば、絶縁基板に導電層を配して配線基板とし、当該配線基板を前記半導体素子の外縁を沿うように配することで、前記配線基板上に別の半導体素子を積層することが可能となる。そのために、半導体素子の上に当該半導体素子と同じサイズ、もしくは当該半導体素子より大きなサイズの半導体素子を積層すること可能となり、積層型半導体素子を形成する際の半導体素子の大きさの制限がなくなり、積層型半導体意装置の設計の自由度があがる。
【図面の簡単な説明】
図１は、従来のワイヤボンディング式配線を用いた積層型半導体装置の構成を示す図である。
図２は、本発明による積層型半導体装置の構成で、半導体素子のサイズが同一の場合の構成例を示す図である。
図３は、本発明による積層型半導体装置の構成で、半導体素子のサイズが異なる場合の構成例を示す図である。
図４は、図２に示した積層型半導体装置の配線方法を示す図である。
図５は、図４に示した配線方法の詳細を示す図である。
図６Ａは半導体素子の概観を示す斜視図であり、図６Ｂは図６Ａに示した半導体素子に、積層部品を設置した概観を示す斜視図である。
図７Ａは本発明による積層部品を示した平面図（その１）であり、図７Ｂは、図７Ａに示した積層部品を折り曲げて半導体素子に取り付けた際の形状とした斜視図（その１）である。
図８Ａは本発明による積層部品を示した平面図（その２）であり、図８Ｂは、図８Ａに示した積層部品を折り曲げて半導体素子に取り付けた際の形状とした斜視図（その２）である。
図９Ａは、本発明による半導体素子の配線の接続方法を示す断面図（その１）であり、図９Ｂは図９Ａに示した半導体素子の配線の接続方法を示す斜視図（その１）である。
図１０Ａは、本発明による半導体素子の配線の接続方法を示す断面図（その２）であり、図１０Ｂは図１０Ａに示した配線の接続方法を示す斜視図（その２）である。
図１１Ａは、本発明による半導体素子の配線の接続方法を示す断面図（その３）であり、図１１Ｂは図１１Ａに示した配線の接続方法を示す斜視図（その３）である。
図１２Ａ〜Ｃは、本発明による半導体素子の配線の接続方法の工程を示す断面図（その１）である。
図１３Ａ〜Ｂは、本発明による半導体素子の配線の接続方法の工程を示す断面図（その２）である。
図１４Ａは、図２に示した積層型半導体装置をＭＯＬＤ樹脂により固定した構成を示す図であり、図１４Ｂは、図３に示した積層型半導体装置をＭＯＬＤ樹脂により固定した構成を示す図である。
図１５Ａは、図１４Ｂに示した積層型半導体装置を用いた受光装置の構成図（その１）であり、図１５Ｂは、図１４Ｂに示した積層型半導体装置を用いた受光装置の構成図（その２）である。
図１６は、図２に示した積層型半導体装置の変更例である。
発明を実施するための最良の形態
図２〜図１５の図面に基づき、本発明の実施の形態について説明する。
図２は、本発明による積層型半導体装置１０の構成を示す断面図である。図２を参照するに、前記積層型半導体装置１０の概略は、インターポーザー１１上に半導体素子１〜３が配設された構成となっている。前記半導体素子１〜３は、当該半導体素子１〜３のそれぞれ下面から側面、さらには上面の外縁に沿うように設置されたそれぞれ積層部品４〜６により保持されている。
前記半導体素子１〜３にはそれぞれ、図示しない、たとえば能動型素子、受動型素子などの素子が形成されており、それらの素子に接続する配線接続部１ａ〜３ａが設置され、さらに当該配線接続部１ａ〜３ａ上にはそれぞれ、配線接触部１ｂ〜３ｂが設置されている。前記配線接続部１ｂ〜３ｂは、前記積層部品４〜６に設置された、後述する配線部と接続されている。
前記した配線部と、当該配線部に接続する前記積層部品４〜６の下部に設置されたそれぞれ積層接触部１ｃ〜３ｃによって前記積層型半導体装置１０の配線が形成されている。形成された配線は積層接触部１ｃを介して前記インターポーザーのコンタクト部９に接続されている。このような配線の構造の詳細については後述する。
このように、従来のワイヤボンディングに換わる配線部を有する積層部品を用いることによって、積層型半導体装置を形成しているため、半導体素子の配線接続部上の空間に半導体素子を載置することが可能となり、図２に示すように同一サイズの半導体素子を積層して積層型半導体装置を形成することが可能となる。
さらに、このような積層部品を用いて積層型半導体部品を形成する場合には同一サイズの半導体素子のみならず、図３に示すように、異なるサイズの半導体素子によって積層型半導体装置を形成することが可能となり、積層型半導体装置を形成する際の半導体素子のサイズの制限が無くなる。
図３は、前記した積層部品を用いて、それぞれ異なるサイズである前記半導体素子１、半導体素子２’および半導体素子３’によって積層型半導体装置２０を形成した構成の断面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図３を参照するに、前記半導体素子１の上に、当該半導体素子１よりサイズの小さい半導体素子２’が、さらに当該半導体素子２’より大きく、当該半導体素子１より小さい半導体素子３’が、前記インターポーザー１１上に積層されている。前記半導体素子１〜３は、当該半導体素子１〜３のそれぞれ下面から側面、さらには上面の外縁に沿うように設置されたそれぞれ積層部品４’〜６’により保持されている。
前記半導体素子１、２’、３’の一方の主面（上面）にはそれぞれ、図示しない、たとえば能動型素子、受動型素子などの素子が形成されており、それらの素子に接続する配線接続部１ａ、２ａ’、３ａ’が設置され、さらに当該配線接続部１ａ、２ａ’、３ａ’上にはそれぞれ、配線接触部１ｂ、２ｂ’、３ｂ’が設置されている。前記配線接触部１ｂ、２ｂ’、３ｂ’は、前記積層部品４’〜６’に設置された、後述する配線部と接続されている。
前記した配線部品と、当該配線部に接続する前記積層部品４’〜６’の下部に設置されたそれぞれ積層接触部１ｃ〜３ｃによって前記積層型半導体装置１０の配線が形成されている。形成された配線は積層接触部１ｃを介して前記インターポーザーのコンタクト部９に接続されている。
本図に示したように、前記した積層部品を用いることにより、半導体素子の上に当該半導体素子より大きな半導体素子を積層する積層型半導体装置を形成することが可能となる。すなわち、積層型半導体装置を形成する際の半導体素子のサイズの制限が無くなるため、積層型半導体装置を設計する際の自由度が向上する効果を奏する。
次に、前記した積層部品による配線方法の詳細に関して、以下図４に基づき、説明する。図４は、図２に示した積層型半導体装置の一部を拡大した図である。ただし図中、先に説明した部分には同一の参照符号を付し、一部説明を省略する。
図４を参照するに、まず前記積層部品４の場合を例にとってみると、当該積層部品４の概略は、絶縁体からなる薄板を略コの字状に折り曲げて前記半導体素子１の下面から側面、上面の外縁を沿うように形成した配線基板４ａおよび当該配線基板４ａの、前記半導体素子１に内接する側の面に形成した配線部４ｂ、さらに当該配線部品４ｂの内側に形成した絶縁体からなる保護層４ｃからなる。
また前記配線部４ｂは、前記半導体素子１の上面側（前記配線接続部が設置された側）の前記配線基板４ａの貫通孔を通して当該配線基板４ａの外側に導出されて当該配線部４ｂ上に接触電極４ｇが形成されている。同様に、前記配線部４ｂは、前記半導体素子１の下面側（前記上面側に対向する側）で、前記配線基板４ａの貫通孔を通して当該配線基板４ａの外側に導出されて当該配線部４ｂに接触電極４ｆが形成されている。
前記接触電極４ｇは、前記積層部品５に配された配線部５ｂに接触する接触電極５ｆと接続されており、前記接触電極４ｆは前記インターポーザー１１に形成された配線部（図示せず）を介してその下面に設置されたコンタクト部９に電気的に接続されている。また、前記配線部４ｂと前記配線接触部１ｂとは、接触電極４ｈを介して接続されている。
前記積層部品５に配された配線部５ｂは、前記配線部４ｂの場合と同様に、配望基板５ａと保護層５ｃに挟まれた構造となっており、前記半導体素子２の下面、外縁および上面を沿うように形成されている。
また前記配線部５ｂは前記半導体素子２の上面側（配線接続部が形成されている側）の前記配線基板５ａの貫通穴から導出されて当該配線部５ｂ上に、接触電極５ｇが形成されている。また、前記配線部５ｂと前記配線接触部２ｂとは、接触電極５ｈを介して接続されている。
次に、前記積層部品６についてみると、当該積層部品６に配された配線部６ｂは、前記配線部４ｂおよび５ｂの場合と同様に、配線基板６ａと保護層６ｃに挟まれた構造となっており、前記半導体素子３の下面、外縁および上面を沿うように形成されている。
また前記配線部６ｂは前記半導体素子３の下面側の前記配線基板６ａの貫通穴から導出されて当該配線部６ｂに接触電極６ｆが形成されている。前記配線部６ｂは前記接触電極６ｆおよび５ｇを介して前記配線部５ｂと接続されている。また、前記配線部６ｂと前記配線接触部３ｂとは、接触電極６ｈを介して接続されている。
このように、半導体素子１〜３の、それぞれ配線接続部１ａ〜３ａ、および前記インターポーザー１１の前記コンタクト部９が、前記積層部品４〜６によって電気的に接続されている。また、前記積層部品４〜６は、それぞれ前記半導体素子１〜３を保持する役割もはたしている。さらに、このような積層部品をもちいた構造の詳細について、積層部品５を例にとり、以下図５を用いて詳細に説明する。
図５は前記積層部品５および前記半導体素子２のさらなる拡大図である。ただし図中、先に説明した部分には同一の参照符号を付し、一部説明を省略する。
かかる構成において、前記半導体素子２は、例えば２５μｍ以上の厚さを有し、図示しない能動素子、受動素子が配設され、これらの素子に電気的に接続された、例えばＡｌからなる前記配線接続部２ａを配するＳｉ半導体チップである。さらに前記配線接続部２ａ上には、配線接触部２ｂが形成されている。
前記したように、前記配線基板５ａは前記半導体素子２の下面から側面、さらに上面の外縁を沿うように配設され、絶縁体の薄膜、たとえば厚さ２０〜７５μｍ程度のポリイミドからなる。
前記配線基板５ａの内側に形成された前記配線部５ｂは、厚さ２〜１０μｍの銅（Ｃｕ）からなる。
また、前記配線部５ｂを覆うように形成される、保護層５ｃは、タック性を有する絶縁体からなる薄膜、例えば厚さ５μｍのポリイミド膜から形成される。前記保護層５ｃには、粘着性を有する、例えばポリイミドの両面テープを用いると、当該両面テープの粘着力によって前記配線部５ｂと前記配線基板５ａを、前記半導体素子２に固定することができる。このため、特にＭＯＬＤ樹脂などの固定用凝固剤を用いる必要がなくなる。
また、前記配線部５ｂは、前記半導体素子２の下面側で、前記配線基板５ａに形成された貫通孔５ｄを通して当該配線基板５ａの外側に導出され、さらにＮｉ（２μｍ）／Ａｕ（０．５μｍ）メッキ層の上に半田メッキ層（１０μｍ）が形成されて配線電極５ｆが形成されている。
同様にして、前記配線部５ｂは、前記半導体素子１の上面側で、前記配線基板５ａに形成された貫通孔５ｅを通して当該配線基板５ａの外側に導出され、さらにＮｉ（２μｍ）／Ａｕ（０．５μｍ）メッキ層の上に半田メッキ層（１０μｍ）が形成されて配線電極５ｇが形成されている。
また、前記配線部５ｂと、前記配線接触部２ｂは、前記配線部５ｂの表面上に形成された前記接触電極５ｈによって電気的に接続される。前記接触電極５ｈは、Ａｕのスタッドバンプ、もしくはＮｉ（２μｍ）／Ａｕ（０．５μｍ）メッキ層の上に半田メッキ層（１０μｍ）が形成された構成となっている。
本発明による積層部品を用いた積層型半導体装置では半導体素子の外縁に沿った配線形状となるため、従来のワイヤボンディング式に比較して、ワイヤボンディングの配線スペースが不用になることから、より小型化することが可能となる。
さらに、半導体素子の上面もしくは下面に別の半導体素子を配設して積層構造にすることが容易である。すなわち、前記したように、例えば半導体素子の上に当該半導体素子と同じサイズ、もしくはより大きい別の半導体素子を載置する積層構造が可能となり、積層する半導体素子のサイズの制限が無くなって積層型半導体装置の設計の自由度が広がる。
また、前記積層部品５では、前記配線部５ｂが前記半導体素子２と接する面が、絶縁物からなる前記保護層５ｃで覆われる構造となっている。このため、前記積層部品５を用いる場合に、前記半導体素子２の、前記配線部５ｂと対向する面に絶縁膜を形成する必要がない。
さらに、本発明による積層型半導体装置を複数用いて実装する場合には、前記配線基板５ａにより前記配線部５ｂが覆われる構造となっているため、当該配線部５ｂが、隣接する別の積層型半導体装置の配線部と接触して電気的に短絡する問題がない。そのため、本発明による積層型半導体装置の設置を狭ピッチで行うことが可能となる。
また、前記積層部品５を用いて、前記配線部５ｂを用いた配線を行う場合、従来のワイヤ方式に比べて配線長のばらつきが少なく、配線長の長さが同一で非常に精度の良い配線が可能となる。これは、今後高性能化が進むＳｉＰ（システム・イン・パッケージング）を考慮した場合、例えば電気特性、高速化などの面で有利となる。
次に、前記した積層部品を半導体素子に装着する方法に関して図６Ａ〜Ｂを用いて説明する。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図６Ａは、前記半導体装置２の斜視図である。前記半導体素子には、前記したように、図示しない、たとえば能動型素子、受動型素子などの素子が形成されており、それらの素子に接続する配線接続部２ａが設置され、さらに当該配線接続部２ａ上にはそれぞれ、配線接触部２ｂが設置されている。
図６Ｂは、前記半導体素子２に、前記積層部品５を装着した斜視図である。前記半導体素子１に、前記積層部品５を４個装着した斜視図を示している。前記積層部品５を前記半導体素子２に装着する際には、前記積層部品５の前記接触電極５ｈ（本図では図示せず、図５に示す）を、前記配線接触部２ｂに接触させる必要が有る。正確な位置合わせを必要とするため、前記積層部品５にアライメントマーク５ｉを配設する。
また、このように半導体素子に積層部品を装着し、積層する前に前記半導体素子２および積層部品５の組み合わせた図６Ｂの状態において、個別の性能試験を行うことも可能である。
次に、前記した積層部品の製造方法に関して以下図７Ａ〜Ｂに基づき、説明する。
図７Ａは、図７Ｂに示すように略コの字上に折り曲げられる前記積層部品５を、平面上に展開した図である。前記積層部品５は以下の要領で製造される。
まず、ポリイミドからなる前記配線基板５ａの表面に、前記半導体素子２の厚さに対応し、かつ前記配線接触部２ｂの位置に対応した、例えばＣｕからなる前記配線部５ｂを形成する。
さらに、前記配線部５ｂの一部を覆うように、例えばポリイミドからなる前記保護層５ｃを形成して前記積層部品５を形成する。
前記配線基板５ａおよび前記保護層５ｃにポリイミドを用いているのは、積層型半導体を形成する工程において、例えばＭＯＬＤ工程（１７５℃）、半田リフロー工程（２４０℃）、基板実装時の熱工程（２６０℃）など高温に曝される工程があり、耐熱性が要求されるためである。耐熱性を有する絶縁体であれば、他の材料を用いることも可能である。
図７Ｂは、前記積層部品５を、略コの字上に折り曲げて、前記半導体素子２に取り付ける状態とした斜視図である。
また、前記積層部品５は、前記半導体素子２と、当該半導体素子２と同じ大きさの半導体素子を積層する場合に用いる積層部品であるが、異なる大きさの半導体素子を積層する場合の積層部品の場合の製造方法の例を以下図８Ａ〜Ｂに示す。
図８Ａは、図３に示した、異なる大きさの半導体素子を積層する、略コの字状に折り曲げられた前記積層部品４’を、平面に展開した平面図である。
図８Ａを参照するに、ポリイミドからなる配線基板４ａ’は、異なる大きさの半導体素子を積層するために、図に示すように、台形と長方形を組み合わせた状となっている。そこで、前記配線基板４ａ’上に、前記積層部品４’によって保持する半導体素子、さらに当該半導体素子に積層する別の半導体素子の配線接触部に対応した、例えばＣｕからなる配線部４ｂ’を形成する。
さらに、前記配線部４ｂ’の一部を覆うように、例えばポリイミドからなる前記保護層４ｃ’を形成して前記積層部品５を形成する。
図８Ｂは、前記積層部品４’を、略コの字上に折り曲げて、前記半導体素子１に取り付ける状態とした斜視図である。図３に示したように、前記積層部品４’にによって前記半導体素子１が保持され、さらに当該積層部品４’の上に当該半導体素子１より小さい前記半導体素子２’が積層される。
次に、積層部品の半導体素子への設置方法に関して以下図９Ａ、Ｂ〜図１３Ａ、Ｂにおいて説明する。
図９Ａ〜Ｂは、前記積層部品５を前記半導体素子１に設置する設置方法を示した図であり、図９Ａはその断面図を、図９Ｂはその斜視図を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図９Ａを参照するに、前記半導体素子２は、略コの字状に折り曲げられた前記積層部品５のコの字状空間に収容されている。前記積層部品５は、温度制御付きブロック２０１上に載置されている。ここで、前記温度制御付きブロックによって前記積層部品５および前記半導体素子２の温度制御を行いながら、接続治具２００によって、前記配線接触部２ｂと、前記積層部品５の、前記接触電極５ｈ（本図では図示せず、図５に示す）を電気的に接続する。当該接続は、前記接触電極５ｈの構成材料の一部である半田のリフロー処理によって行われる。その際、接続は前記配線接触部２ｂおよび前記接触電極５ｈの数に応じて、一点ずつ行われる。
図９Ｂは、図９Ａに示した設置方法の斜視図であり、図に示すように、接続ツール２００によって、前記配線接触部２ｂおよび前記接触電極５ｈは一点ずつ接続される。また、図９Ａ〜Ｂに示した設置方法は、次に示す図１０Ａ〜Ｂのように変更することが可能である。
図１０Ａ〜Ｂは、図９Ａ〜Ｂに示した前記積層部品５を前記半導体素子１に設置する設置方法の変更例であり、図１０Ａはその断面図を、図１０Ｂはその斜視図を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図１０Ａを参照するに、本図においては、図９Ａにおいて用いられていた前記接続ツール２００が、接続ツール３００に変更になっている。これは、接続ツールの形状を変更して、複数の前記配線接触部２ｂと前記接触電極５ｈの接続を同時に行うためである。
図１０Ｂを参照するに、複数の、前記配線接触部２ｂと前記接触電極５ｈとの接続箇所を、前記接続ツール３００によって同時に行う。このため、前記した図９Ａ〜Ｂの場合に比べて、前記配線接触部２ｂと前記接触電極５ｈの接続作業の効率が向上する。
また、さらに前記配線接触部２ｂと前記接触電極５ｈの接続作業の効率を上げるため、接続方法を以下図１１Ａ〜Ｂに変更しても良い。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図１１Ａを参照するに、本図においては、接続ツール４００が用いられておるが、当該接続ツール４００は前記接続ツール３００よりさらに大きい接続ツールである。本図に示す配線の接続方法においては、前記接続ツール４００を用いて、接続される前記配線接触部２ｂと前記接触電極５ｈのすべてを同時に接続する。
図１１Ｂは、図１１Ａに示した接続方法の斜視図であるが、複数の前記積層部品５、およびそれぞれの積層部品５の前記配線接触部２ｂと前記接触電極５ｈのすべてを同時に接続する。このため、図１０Ａ〜Ｂで示した場合にくらべて、さらに作業効率を向上させることが可能である。
また、次に前記半導体素子２に前記積層部品５を取り付け、さらに前記配線接触部２ｂと前記接触電極５ｈを接続して当該積層部品５を当該半導体素子２に設置する工程の例として、次に図１２Ａ〜Ｃを用いて手順を追って説明する。
図１２Ａ〜Ｃは、前記積層部品５を前記半導体素子２に設置する設置の工程を、手順を追って示したものである。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
まず、図１２Ａを参照するに、平面上になっている前記積層部品５の前記接触電極５ｈ（本図では図示せず、図５に示す）の前記配線接触部２ｂへの接続作業を最初に行う。
その後、図１２Ｂに示すように、前記積層部品５の曲げ加工を行って、まず前記半導体素子２の上面から側面に沿うように当該積層部品５の曲げ加工を行う。
次に、図１２Ｃに示すように、前記半導体素子２の下面に沿うように前記積層部品５を折り曲げて当該積層部品５の前記半導体素子２への設置を完成する。また、図１２Ａ〜Ｃに示した工程は、次に図１３Ａ〜Ｂのように変更することも可能である。
図１３Ａ〜Ｂは、前記積層部品５を前記半導体素子１に設置する工程を、手順を追って示したものである。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
まず、図１３Ａを参照するに、予め本図に示す形状に曲げられた前記積層部品５を、前記半導体素子２に、当該半導体素子２の下面および側面の外縁に沿うように載置する。
その後、１３Ｂに示すように、前記積層部品５を折り曲げる。それから図９Ａ〜Ｂの説明で前記したように、前記配線接触部２ｂと前記接触電極５ｈを接続する。また、このときの前記配線接触部２ｂと前記接触電極５ｈを接続方法は、図１０Ａ〜Ｂに示した方法でもよく、また図１１Ａ〜Ｂに示した方法をもって行うことも可能である。
このように、前記配線接触部２ｂと前記接触電極５ｈを接続し、前記積層部品５の折り曲げて、前記積層部品５を前記半導体素子２に設置する手順は、任意に変更して行う事が可能であり、手順を変更して行っても同様に設置することが可能である。
次に、積層部品を用いて形成した積層型半導体装置の実施の形態の例について図１４Ａ、Ｂ〜図１５Ａ、Ｂを用いて説明する。
図１４Ａ〜Ｂは、本発明による積層部品を用いて形成した積層型半導体装置の例である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
まず、図１４Ａを参照するに、本図に示す積層型半導体装置１０Ａは、図２に示した前記積層型半導体装置１０の変更例である。
本実施の形態では、前記半導体素子１〜３および前記積層部品４〜６が、前記インターポーザー１１に、ＭＯＬＤ樹脂５００によって固定されている。図２に示す積層型半導体装置１０の場合、前記積層部品４〜６によって、前記半導体素子１〜３が前記インターポーザー１１に固定されるため、従来の積層型半導体装置で必要であったＭＯＬＤ樹脂が不用となる効果がある。しかし、本図１４Ａに示すように、前記ＭＯＬＤ樹脂５００によって前記半導体素子１〜３および積層用部品４〜６を固定した場合、固定されたことによる安定が増して、前記積層型半導体素子１０Ａに衝撃が加わった際に、半導体素子の剥離などの問題が生じる可能性がさらに低くなり、信頼性がさらに向上する効果がある。
また、図１４Ｂには、図３に示した積層型半導体装置２０の変更例である。
本実施の形態では、前記半導体素子１、２’、３’および前記積層部品４’、５’、６’が、前記インターポーザー１１に、ＭＯＬＤ樹脂５００によって固定されている。この場合も同様に、前記ＭＯＬＤ樹脂５００によって前記半導体素子１、２’、３’および積層用部品４’、５’、６’を固定した場合、固定されたことによる安定が増して、前記積層型半導体素子２０Ａに衝撃が加わった際に、半導体素子の剥離などの問題が生じる可能性がさらに低くなり、信頼性がさらに向上する効果がある。
さらに、本図１４Ｂに示した積層型半導体装置２０Ａに、受光部を具備する半導体素子を積載した実施例を、以下図１５Ａ〜Ｂに示す。
図１５Ａは、前記積層型半導体装置２０Ａの、前記半導体素子３に、受光部６００を積載した例である、積層型半導体装置２０Ｂの断面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
前記積層型半導体装置２０Ｂにおいては、前記ＭＯＬＤ樹脂５００の上部に、開口部５０１を設け、前記半導体素子３上に受光部６００を搭載している。前記受光部６００には、例えば、指紋センサー、受光素子など用いることが可能である。
また、前記半導体素子１〜２には、駆動回路、出力回路、塩酸回路など搭載する。このような、本発明による積層型半導体装置においては、従来の製品に比較してワイヤボンディングのスペースを不用とするため、全体のパッケージを小型化することが可能である。また、半導体素子の配線接続部上の空間に、別の半導体素子を積層することが可能となり、当該半導体素子と同じ大きさ、もしくはさらに大きい半導体素子を積層することが可能になる。すなわち、積層型半導体装置において、積層される半導体素子の大きさの制限がないため、設計の自由度が大きいというメリットがある。また、配線部分が絶縁体で覆われる構造となっているため、積層型半導体装置を複数実装する場合に、隣接する半導体装置において配線が接触する問題が生じないため、高密度実装が可能となる。
また、図１５Ｂには、図１５Ａに示した積層型半導体装置２０Ｂの変更例である、積層型半導体装置２０Ｃの断面図を示す。
本図に示した前記積層型半導体装画２０Ｃの場合、ＭＯＬＤ樹脂５００Ａに光を透過する材質を用いている。そのため、ＭＯＬＤ樹脂に開口部を設ける必要がない。前記積層型半導体装置２０Ｃにおいても、従来の製品に比較して全体のパッケージを小型化することが可能である。また、この場合も、従来の製品に比較して、全体のパッケージを小型化することが可能であり、また、積層型半導体装置において積層される半導体素子の大きさの制限がないため、設計の自由度が大きいというメリットがある。さらに、配線部分が絶縁体で覆われる構造となっているため、積層型半導体装置を複数実装する場合に、隣接する半導体装置において配線が接触する問題が生じないため、高密度実装が可能となる。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
例えば、図１６は、図２に示した前記積層型半導体装置１０において、前記半導体素子２および３を用いずに、前記半導体素子１および積層部品４のみ用いて、さらに前記半導体素子１の上に、前記受光部６００を具備した半導体装置１０Ｂの例を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
前記半導体装置１０Ｂの場合、積層せずに、半導体素子を単層で用いている。この場合、従来のようなフリップチップ接合では困難であった、受光部６００を指紋センサーとして用いることが可能となる。この場合、指で押圧が加えられた押圧を、前記配線基板４ａが緩衝材となって応力を吸収する効果がある。
また、このほかにも本発明の半導体装置は必要に応じて変形・変更することが可能であり、実施の形態で前記した内容に限定されるものではない。

Claims (8)

  1. 一方の主面に複数個の電極が配設された半導体素子、絶縁基板に複数の導電層が配設された配線基板、ならびにインターポーザーを具備し、
    前記配線基板は、前記半導体素子の外縁部に沿って略コの字状に、前記半導体素子の４辺のそれぞれに対応して４個独立して配設され、当該配線基板における前記導電層の一端が前記半導体素子の電極に接続され、かつ前記導電層の他端が当該半導体素子の他方の主面側において当該半導体素子とは異なる方向へ導出されて、前記インターポーザーのコンタクト部に電気的に接続されてなることを特徴とする半導体装置。
  2. 前記配線基板は、前記絶縁基板とその一方の表面に配設された前記導電層と当該導電層を選択的に覆う保護絶縁層とからなることを特徴とする請求項１記載の半導体装置。
  3. 前記導電層は、別の半導体素子に配設された電極に電気的に接続されることを特徴とする請求項１記載の半導体装置。
  4. 前記導電層は前記絶縁基板に形成された貫通孔を通り、当該絶縁基板の前記一方の表面より他方の表面へ導出されることを特徴とする請求項１記載の半導体装置。
  5. 前記導電層は金属材料よりなることを特徴とする請求項１記載の半導体装置。
  6. 前記絶縁基板はポリイミドよりなることを特徴とする請求項１記載の半導体装置。
  7. 前記保護絶縁層はポリイミドよりなることを特徴とする請求項２記載の半導体装置。
  8. 前記保護絶縁層は粘着性を有し、当該粘着性によって前記配線基板を前記半導体素子に固定することを特徴とする請求項２記載の半導体装置。
JP2004560577A 2002-12-17 2002-12-17 半導体装置 Expired - Fee Related JP4208840B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2002/013198 WO2004055891A1 (ja) 2002-12-17 2002-12-17 半導体装置および積層型半導体装置

Publications (2)

Publication Number Publication Date
JPWO2004055891A1 JPWO2004055891A1 (ja) 2006-04-20
JP4208840B2 true JP4208840B2 (ja) 2009-01-14

Family

ID=32587958

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004560577A Expired - Fee Related JP4208840B2 (ja) 2002-12-17 2002-12-17 半導体装置

Country Status (5)

Country Link
US (1) US7196418B2 (ja)
JP (1) JP4208840B2 (ja)
CN (1) CN1650426A (ja)
TW (1) TWI236759B (ja)
WO (1) WO2004055891A1 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004064159A1 (ja) * 2003-01-15 2004-07-29 Fujitsu Limited 半導体装置及び三次元実装半導体装置、並びに半導体装置の製造方法
SG120123A1 (en) * 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
WO2005109506A1 (ja) 2004-05-11 2005-11-17 Spansion Llc 積層型半導体装置用キャリア及び積層型半導体装置の製造方法
FR2871076A1 (fr) * 2004-06-04 2005-12-09 Univ Lille Sciences Tech Dispositif pour desorption par rayonnement laser incorporant une manipulation de l'echantillon liquide sous forme de gouttes individuelles permettant leur traitement chimique et biochimique
US20080203552A1 (en) * 2005-02-15 2008-08-28 Unisemicon Co., Ltd. Stacked Package and Method of Fabricating the Same
KR100652518B1 (ko) * 2005-07-06 2006-12-01 삼성전자주식회사 수납식 적층 패키지 및 그를 이용한 반도체 모듈
KR100668857B1 (ko) * 2005-07-07 2007-01-16 주식회사 하이닉스반도체 적층형 패키지
JP5010208B2 (ja) * 2006-08-17 2012-08-29 三菱重工業株式会社 半導体素子モジュール及びその製造方法
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
KR100813625B1 (ko) * 2006-11-15 2008-03-14 삼성전자주식회사 반도체 소자 패키지
US7952195B2 (en) * 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US9466545B1 (en) * 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US9601412B2 (en) * 2007-06-08 2017-03-21 Cyntec Co., Ltd. Three-dimensional package structure
US20110024890A1 (en) * 2007-06-29 2011-02-03 Stats Chippac, Ltd. Stackable Package By Using Internal Stacking Modules
WO2009017758A2 (en) 2007-07-27 2009-02-05 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
EP2192613A4 (en) * 2007-09-19 2011-03-16 Nec Corp SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
EP2308087B1 (en) * 2008-06-16 2020-08-12 Tessera, Inc. Stacking of wafer-level chip scale packages having edge contacts
US8283776B2 (en) * 2010-01-26 2012-10-09 Qualcomm Incorporated Microfabricated pillar fins for thermal management
US9842797B2 (en) 2011-03-07 2017-12-12 Texas Instruments Incorporated Stacked die power converter
US20120228696A1 (en) * 2011-03-07 2012-09-13 Texas Instruments Incorporated Stacked die power converter
US10128219B2 (en) 2012-04-25 2018-11-13 Texas Instruments Incorporated Multi-chip module including stacked power devices with metal clip
JP2017028226A (ja) 2015-07-28 2017-02-02 ソニー株式会社 半導体装置及びその製造方法、並びに電子機器
CN110770643B (zh) * 2017-06-15 2022-03-04 夏普株式会社 照明装置及显示装置
US11201096B2 (en) * 2019-07-09 2021-12-14 Texas Instruments Incorporated Packaged device with die wrapped by a substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JPH088389A (ja) * 1994-04-20 1996-01-12 Fujitsu Ltd 半導体装置及び半導体装置ユニット
JP3602000B2 (ja) * 1999-04-26 2004-12-15 沖電気工業株式会社 半導体装置および半導体モジュール
US6376769B1 (en) * 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
JP2001085592A (ja) * 1999-09-17 2001-03-30 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2001332580A (ja) * 2000-05-23 2001-11-30 Nec Corp 半導体装置及びその製造方法
JP2002329835A (ja) * 2001-05-02 2002-11-15 Sony Corp 導通接続部品、その製造方法及び半導体装置
JP2003007899A (ja) * 2001-06-27 2003-01-10 Sony Corp 半導体装置及びその製造方法
KR20030029743A (ko) * 2001-10-10 2003-04-16 삼성전자주식회사 플랙서블한 이중 배선기판을 이용한 적층 패키지
JP4085788B2 (ja) * 2002-08-30 2008-05-14 日本電気株式会社 半導体装置及びその製造方法、回路基板、電子機器

Also Published As

Publication number Publication date
CN1650426A (zh) 2005-08-03
TW200411892A (en) 2004-07-01
JPWO2004055891A1 (ja) 2006-04-20
WO2004055891A1 (ja) 2004-07-01
US7196418B2 (en) 2007-03-27
WO2004055891A9 (ja) 2004-11-18
TWI236759B (en) 2005-07-21
US20050161793A1 (en) 2005-07-28

Similar Documents

Publication Publication Date Title
JP4208840B2 (ja) 半導体装置
EP1041633B1 (en) Semiconductor device, method of manufacture thereof, circuit board, and electronic device
CN1812088B (zh) 多层构造半导体微型组件及制造方法
US8653653B2 (en) High density three dimensional semiconductor die package
JP2017038075A (ja) エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ
US6521483B1 (en) Semiconductor device, method of manufacture thereof, circuit board, and electronic device
US7772107B2 (en) Methods of forming a single layer substrate for high capacity memory cards
JP2006114604A (ja) 半導体装置及びその組立方法
JP5389752B2 (ja) 電子部品パッケージの製造方法
JP2002217354A (ja) 半導体装置
WO2000019515A1 (fr) Dispositif semi-conducteur et procede de fabrication de celui-ci, carte de circuit imprime et equipement electronique
JP2002313995A (ja) ランドグリッドアレイ型半導体装置およびその実装方法
JP3656861B2 (ja) 半導体集積回路装置及び半導体集積回路装置の製造方法
KR100721357B1 (ko) 반도체 장치 및 적층형 반도체 장치
JP2665914B2 (ja) 半導体装置及びその製造方法
JP2004200665A6 (ja) 半導体装置およびその製造方法
JP2001102516A (ja) 半導体装置およびその製造方法
JP2004200665A (ja) 半導体装置およびその製造方法
JP2500664B2 (ja) 半導体装置
JPH07312380A (ja) 半導体デバイスのボンドパッドをリードフレームすなわちフレックス回路に相互接続する薄膜オーバレイを有するデバイスおよび製造方法
JP4166097B2 (ja) 混成集積回路装置
JP4247623B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2000277681A (ja) 配線基板、半導体装置及びその製造方法、回路基板並びに電子機器
JP2005101171A (ja) 半導体装置及びその製造方法、配線基板、回路基板並びに電子機器
KR20030008450A (ko) 볼 그리드 어레이형 적층 패키지

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080121

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080418

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080428

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080728

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080805

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080812

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081014

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081021

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111031

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111031

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111031

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111031

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121031

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121031

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131031

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees