JP2000270541A - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- Power Engineering (AREA)
- Dram (AREA)
- Dc-Dc Converters (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】チャージポンプ動作の停止時の電流消費を削減
し、かつ復帰時の出力が最大電流になるをまでの時間を
短縮するチャージポンプ回路を提供する。 【解決手段】チャージポンプ動作の停止時（スタンド・
バイ状態時）には、チャージポンプ回路１の各キャパシ
タノードの駆動電圧が、全て昇圧ノードの電位ＶＤＤＲ
に近い方の電圧に固定される。通常“Ｈ”／“Ｌ”レベ
ルを伝達する発振器２の出力ＯＳＣ信号がＥＮＡＢＬＥ
信号によるチャージポンプ動作停止の制御によって無効
となる。この時点でチャージポンプ回路は、各キャパシ
タノードに逆流抑制用の同一レベルを伝達する。すなわ
ち、昇圧ノードの電位ＶＤＤＲが正の電位であればキャ
パシタ駆動用の“Ｈ”レベルであり、ＶＤＤＲが負の電
位であればキャパシタ駆動用の“Ｌ”レベルである。
し、かつ復帰時の出力が最大電流になるをまでの時間を
短縮するチャージポンプ回路を提供する。 【解決手段】チャージポンプ動作の停止時（スタンド・
バイ状態時）には、チャージポンプ回路１の各キャパシ
タノードの駆動電圧が、全て昇圧ノードの電位ＶＤＤＲ
に近い方の電圧に固定される。通常“Ｈ”／“Ｌ”レベ
ルを伝達する発振器２の出力ＯＳＣ信号がＥＮＡＢＬＥ
信号によるチャージポンプ動作停止の制御によって無効
となる。この時点でチャージポンプ回路は、各キャパシ
タノードに逆流抑制用の同一レベルを伝達する。すなわ
ち、昇圧ノードの電位ＶＤＤＲが正の電位であればキャ
パシタ駆動用の“Ｈ”レベルであり、ＶＤＤＲが負の電
位であればキャパシタ駆動用の“Ｌ”レベルである。
Description
【０００１】
【発明の属する技術分野】本発明は、昇圧電圧を生成す
るチャージポンプ回路に関する。特にチャージポンプ回
路が組み込まれたデバイスの動作停止中、または待機中
の低消費電力が要求されるチャージポンプ回路に関す
る。
るチャージポンプ回路に関する。特にチャージポンプ回
路が組み込まれたデバイスの動作停止中、または待機中
の低消費電力が要求されるチャージポンプ回路に関す
る。
【０００２】
【従来の技術】半導体デバイスは、微細加工技術と、電
源電圧の低電圧化により、その性能を向上させてきた。
その中でメモリ等のデバイスにおいては、メモリセル等
に印加する電圧を外部電圧と同等に設定できず、チップ
内部に昇圧回路、いわゆるチャージ・ポンプ回路を持つ
ものがある。
源電圧の低電圧化により、その性能を向上させてきた。
その中でメモリ等のデバイスにおいては、メモリセル等
に印加する電圧を外部電圧と同等に設定できず、チップ
内部に昇圧回路、いわゆるチャージ・ポンプ回路を持つ
ものがある。
【０００３】チャージポンプ回路によりチップ内部で昇
圧された電位は、チップ停止時（チップ非活性時：Ｓｔ
ａｎｄ−ｂｙ（スタンド・バイ状態））においても保た
れる。これは、スタンド・バイ状態→アクティブ状態の
変化直後においてもアクセス・タイム等、チップ性能を
保証するためである。
圧された電位は、チップ停止時（チップ非活性時：Ｓｔ
ａｎｄ−ｂｙ（スタンド・バイ状態））においても保た
れる。これは、スタンド・バイ状態→アクティブ状態の
変化直後においてもアクセス・タイム等、チップ性能を
保証するためである。
【０００４】よって、スタンド・バイ状態においても、
昇圧電位を保持するため、チャージポンプ回路は常に昇
圧レベルを監視し内部電位がトランジスタのリーク等に
より電位低下を起こすと、チャージポンプ動作を自動的
に再開する設定となっている。このため、内部昇圧を行
うデバイスではスタンド・バイ時でも消費する電流（ス
タンド・バイ電流と称する）はゼロとはならない。
昇圧電位を保持するため、チャージポンプ回路は常に昇
圧レベルを監視し内部電位がトランジスタのリーク等に
より電位低下を起こすと、チャージポンプ動作を自動的
に再開する設定となっている。このため、内部昇圧を行
うデバイスではスタンド・バイ時でも消費する電流（ス
タンド・バイ電流と称する）はゼロとはならない。
【０００５】
【発明が解決しようとする課題】最近、このような内部
昇圧を伴うデバイスは、携帯機器の中に組み込まれるこ
とが多くなり、スタンド・バイ電流の低減化の要求が厳
しい。その理由は、携帯機器は基本的に電池駆動である
ため、微小電流でも流すとそのデバイスの待機時間が短
くなる等、その機器の性能に直接かかわってくるためで
ある。このため、チャージポンプ回路のスタンド・バイ
電流の許容値はより小さくなり、従来のような値を許容
されなくなってきた。
昇圧を伴うデバイスは、携帯機器の中に組み込まれるこ
とが多くなり、スタンド・バイ電流の低減化の要求が厳
しい。その理由は、携帯機器は基本的に電池駆動である
ため、微小電流でも流すとそのデバイスの待機時間が短
くなる等、その機器の性能に直接かかわってくるためで
ある。このため、チャージポンプ回路のスタンド・バイ
電流の許容値はより小さくなり、従来のような値を許容
されなくなってきた。
【０００６】この発明は上記事情を考慮してなされたも
のであり、その課題は、チャージポンプ動作の停止時
（デバイスのスタンド・バイ時）の電流消費を削減し、
かつ復帰時のチャージポンプ出力が最大電流を出すまで
の時間が短縮できるチャージポンプ回路を提供すること
にある。
のであり、その課題は、チャージポンプ動作の停止時
（デバイスのスタンド・バイ時）の電流消費を削減し、
かつ復帰時のチャージポンプ出力が最大電流を出すまで
の時間が短縮できるチャージポンプ回路を提供すること
にある。
【０００７】
【課題を解決するための手段】この発明のチャージポン
プ回路は、ドレイン・ゲートが接続されたトランジスタ
とこのトランジスタのドレインにキャパシタが接続さ
れ、このトランジスタ、キャパシタのセットが複数段直
列接続され、各キャパシタは動作時、“Ｈ”／“Ｌ”レ
ベルの互い違いの駆動電位にされるチャージポンプ回路
において、チャージポンプ動作停止時には前記各キャパ
シタの駆動電位が全てチャージポンプ出力レベルに近い
方の同一レベルの状態で固定されることを特徴とする。
プ回路は、ドレイン・ゲートが接続されたトランジスタ
とこのトランジスタのドレインにキャパシタが接続さ
れ、このトランジスタ、キャパシタのセットが複数段直
列接続され、各キャパシタは動作時、“Ｈ”／“Ｌ”レ
ベルの互い違いの駆動電位にされるチャージポンプ回路
において、チャージポンプ動作停止時には前記各キャパ
シタの駆動電位が全てチャージポンプ出力レベルに近い
方の同一レベルの状態で固定されることを特徴とする。
【０００８】本発明によれば、チャージポンプ動作停止
時、チャージポンプ出力レベルに近い方の同一レベルの
状態にキャパシタの駆動電位を揃えておくことにより、
各段に接続されたゲート・ドレイン共通接続のトランジ
スタからの逆流電流による内部昇圧電位のロスを最小限
におさえる。しかもチャージポンプ動作初期において
は、各段の間にキャパシタ駆動電圧の電圧差は最低限保
証される。
時、チャージポンプ出力レベルに近い方の同一レベルの
状態にキャパシタの駆動電位を揃えておくことにより、
各段に接続されたゲート・ドレイン共通接続のトランジ
スタからの逆流電流による内部昇圧電位のロスを最小限
におさえる。しかもチャージポンプ動作初期において
は、各段の間にキャパシタ駆動電圧の電圧差は最低限保
証される。
【０００９】
【発明の実施の形態】本発明を説明する前提としてま
ず、一般的なチャージポンプ回路に関し、スタンド・バ
イ時の電流削減の観点からチャージポンプ動作を検証す
る。
ず、一般的なチャージポンプ回路に関し、スタンド・バ
イ時の電流削減の観点からチャージポンプ動作を検証す
る。
【００１０】図６は一般的なチャージポンプ回路の構成
を示す回路図である。ゲート・ドレインを共通接続（ダ
イオード接続）したトランジスタＱｘのドレインにキャ
パシタＣｘの一方電極が接続されている。このトランジ
スタＱｘとキャパシタＣｘの回路構成を多数直列に接続
し（この例ではｘが1 〜4 ）、各段のキャパシタＣｘを
“Ｈ”レベル（ハイレベル）／“Ｌ”レベル（ローレベ
ル）交互に駆動することにより電荷を転送していく。Ｑ
inは入力用トランジスタであり、電流通路の一端は外部
電源ＶＤＤＯに接続されている。昇圧出力ＶＤＤＲは最
終段のトランジスタＱ4 のソースにて得られる。
を示す回路図である。ゲート・ドレインを共通接続（ダ
イオード接続）したトランジスタＱｘのドレインにキャ
パシタＣｘの一方電極が接続されている。このトランジ
スタＱｘとキャパシタＣｘの回路構成を多数直列に接続
し（この例ではｘが1 〜4 ）、各段のキャパシタＣｘを
“Ｈ”レベル（ハイレベル）／“Ｌ”レベル（ローレベ
ル）交互に駆動することにより電荷を転送していく。Ｑ
inは入力用トランジスタであり、電流通路の一端は外部
電源ＶＤＤＯに接続されている。昇圧出力ＶＤＤＲは最
終段のトランジスタＱ4 のソースにて得られる。
【００１１】上記チャージポンプ回路の制御系は次のよ
うに構成されている。ＮＡＮＤゲートＮＡＮＤ１，２そ
れぞれは一方の入力端子にイネーブル信号ＥＮＡＢＬＥ
が供給される。ＮＡＮＤ１の出力はインバータＩＶ１を
介して上記トランジスタＱinのゲートに供給される。
うに構成されている。ＮＡＮＤゲートＮＡＮＤ１，２そ
れぞれは一方の入力端子にイネーブル信号ＥＮＡＢＬＥ
が供給される。ＮＡＮＤ１の出力はインバータＩＶ１を
介して上記トランジスタＱinのゲートに供給される。
【００１２】ＮＡＮＤ２の他方の入力端子には図示しな
い発振器の出力信号ＯＳＣが供給される。ＮＡＮＤ２の
出力は２つに分かれて上記キャパシタＣｘを交互に駆動
する。すなわち、ＮＡＮＤ２の出力はインバータＩＶ
２，３，４を介してキャパシタＣ１とＣ３それぞれの他
方電極に供給される。また、ＮＡＮＤ２の出力はインバ
ータＩＶ２，５を介してＮＡＮＤ１の他方の入力端子、
キャパシタＣ２，Ｃ４の他方電極それぞれに供給され
る。
い発振器の出力信号ＯＳＣが供給される。ＮＡＮＤ２の
出力は２つに分かれて上記キャパシタＣｘを交互に駆動
する。すなわち、ＮＡＮＤ２の出力はインバータＩＶ
２，３，４を介してキャパシタＣ１とＣ３それぞれの他
方電極に供給される。また、ＮＡＮＤ２の出力はインバ
ータＩＶ２，５を介してＮＡＮＤ１の他方の入力端子、
キャパシタＣ２，Ｃ４の他方電極それぞれに供給され
る。
【００１３】このチャージポンプ回路はＥＮＡＢＬＥ信
号が“Ｈ”レベル（ハイレベル）になることによって活
性化する。ＥＮＡＢＬＥ信号が“Ｈ”レベルになると、
ＮＡＮＤ２の出力は発振器出力ＯＳＣ信号（“Ｈ”／
“Ｌ”レベル）を伝達する。また、ＮＡＮＤ１の出力は
インバータＩＶ１を介してインバータＩＶ５の出力を伝
達し、“Ｈ”／“Ｌ”のタイミング信号がトランジスタ
Ｑinのゲートに与えられる。電荷転送用のトランジスタ
Ｑｘを隔てて隣り合うノードに接続された各キャパシタ
Ｃｘは、動作時“Ｈ”／“Ｌ”レベルの互い違いのレベ
ルに駆動され電荷が転送されることにより、最終段のト
ランジスタＱ4に昇圧電位ＶＤＤＲが得られる。
号が“Ｈ”レベル（ハイレベル）になることによって活
性化する。ＥＮＡＢＬＥ信号が“Ｈ”レベルになると、
ＮＡＮＤ２の出力は発振器出力ＯＳＣ信号（“Ｈ”／
“Ｌ”レベル）を伝達する。また、ＮＡＮＤ１の出力は
インバータＩＶ１を介してインバータＩＶ５の出力を伝
達し、“Ｈ”／“Ｌ”のタイミング信号がトランジスタ
Ｑinのゲートに与えられる。電荷転送用のトランジスタ
Ｑｘを隔てて隣り合うノードに接続された各キャパシタ
Ｃｘは、動作時“Ｈ”／“Ｌ”レベルの互い違いのレベ
ルに駆動され電荷が転送されることにより、最終段のト
ランジスタＱ4に昇圧電位ＶＤＤＲが得られる。
【００１４】電荷の転送の観点から、ダイオード接続の
トランジスタＱｘのしきい値はできる限り０Ｖに近いこ
とが望ましい。このためチャージポンプ回路構成するト
ランジスタ（Ｑin，Ｑｘ）には、基板上にチャネル・イ
オン注入をしない状態で形成されたトランジスタ（Ｉｎ
ｔｒｉｎｓｉｃ トランジスタ：Ｉ−タイプトランジス
タ）が使用される。基板上のＩ−タイプトランジスタで
はチャネル部の不純物濃度が希薄なためトランジスタの
しきい値を略０Ｖとすることができる。
トランジスタＱｘのしきい値はできる限り０Ｖに近いこ
とが望ましい。このためチャージポンプ回路構成するト
ランジスタ（Ｑin，Ｑｘ）には、基板上にチャネル・イ
オン注入をしない状態で形成されたトランジスタ（Ｉｎ
ｔｒｉｎｓｉｃ トランジスタ：Ｉ−タイプトランジス
タ）が使用される。基板上のＩ−タイプトランジスタで
はチャネル部の不純物濃度が希薄なためトランジスタの
しきい値を略０Ｖとすることができる。
【００１５】図７（ａ）は基板上に形成されるダイオー
ド接続のＩ−タイプトランジスタの各電位点を示す回路
図、図７（ｂ）は（ａ）で示す条件のときのドレイン電
圧ＶＤに対するドレイン電流ＩＤの特性曲線図である。
ここでは基板電位ＶＢは接地電位とする（ＶＢ＝０
Ｖ）。ドレイン電圧ＶＤがソース電圧ＶＳ（＝ゲート電
圧ＶＧ）より小さい条件では主にｌｏｇスケール（グラ
フ左側の目盛り）を参照し、ドレイン電圧ＶＤがソース
電圧ＶＳ（＝ゲート電圧ＶＧ）より大きい条件では主に
通常のスケール（グラフ右側の目盛り）を参照する。
ド接続のＩ−タイプトランジスタの各電位点を示す回路
図、図７（ｂ）は（ａ）で示す条件のときのドレイン電
圧ＶＤに対するドレイン電流ＩＤの特性曲線図である。
ここでは基板電位ＶＢは接地電位とする（ＶＢ＝０
Ｖ）。ドレイン電圧ＶＤがソース電圧ＶＳ（＝ゲート電
圧ＶＧ）より小さい条件では主にｌｏｇスケール（グラ
フ左側の目盛り）を参照し、ドレイン電圧ＶＤがソース
電圧ＶＳ（＝ゲート電圧ＶＧ）より大きい条件では主に
通常のスケール（グラフ右側の目盛り）を参照する。
【００１６】図８（ａ）は基板上に形成されるＩ−タイ
プトランジスタの各電位点を示す回路図、図８（ｂ）は
（ａ）で示す条件（ＶＢ＝０，−１，−２，−３，−
４，−５Ｖ）のときのゲート電圧ＶＧに対するドレイン
電流ＩＤの特性曲線図である。ゲート電圧ＶＧが０Ｖ以
下の条件では主にｌｏｇスケール（グラフ左側の目盛
り）を参照し、ゲート電圧ＶＧが０Ｖ以上の条件では主
に通常のスケール（グラフ右側の目盛り）を参照する。
プトランジスタの各電位点を示す回路図、図８（ｂ）は
（ａ）で示す条件（ＶＢ＝０，−１，−２，−３，−
４，−５Ｖ）のときのゲート電圧ＶＧに対するドレイン
電流ＩＤの特性曲線図である。ゲート電圧ＶＧが０Ｖ以
下の条件では主にｌｏｇスケール（グラフ左側の目盛
り）を参照し、ゲート電圧ＶＧが０Ｖ以上の条件では主
に通常のスケール（グラフ右側の目盛り）を参照する。
【００１７】図９（ａ）は基板上に形成されるＩ−タイ
プトランジスタの各電位点を示す回路図、図９（ｂ）は
（ａ）で示す条件のときのゲート電圧ＶＧに対するドレ
イン電流ＩＤの特性曲線図である。ゲート電圧ＶＧが０
Ｖ以下の条件では主にｌｏｇスケール（グラフ左側の目
盛り）を参照し、ゲート電圧ＶＧが０Ｖ以上の条件では
主に通常のスケール（グラフ右側の目盛り）を参照す
る。
プトランジスタの各電位点を示す回路図、図９（ｂ）は
（ａ）で示す条件のときのゲート電圧ＶＧに対するドレ
イン電流ＩＤの特性曲線図である。ゲート電圧ＶＧが０
Ｖ以下の条件では主にｌｏｇスケール（グラフ左側の目
盛り）を参照し、ゲート電圧ＶＧが０Ｖ以上の条件では
主に通常のスケール（グラフ右側の目盛り）を参照す
る。
【００１８】さて、図６のチャージポンプ回路がアクテ
ィブ→スタンド・バイ状態となり、チャージポンプ動作
が停止した時の、チャージポンプ回路内部の各ノードの
状態に注目する。
ィブ→スタンド・バイ状態となり、チャージポンプ動作
が停止した時の、チャージポンプ回路内部の各ノードの
状態に注目する。
【００１９】一般にチャージポンプ動作が停止するスタ
ンド・バイ時には、ＥＮＡＢＬＥ信号が“Ｌ”レベルと
なる。これにより、発振器の出力ＯＳＣの供給は強制的
にストップさせられるため、各段のキャパシタのノード
Ｎ１〜Ｎ４は“Ｈ”レベルと“Ｌ”レベルが交互になっ
た状態で停止する。
ンド・バイ時には、ＥＮＡＢＬＥ信号が“Ｌ”レベルと
なる。これにより、発振器の出力ＯＳＣの供給は強制的
にストップさせられるため、各段のキャパシタのノード
Ｎ１〜Ｎ４は“Ｈ”レベルと“Ｌ”レベルが交互になっ
た状態で停止する。
【００２０】図７（ａ）におけるダイオード接続のよう
に、各段のダイオード接続トランジスタＱｘは、バック
バイアスがかかった状態でもカット・オフしないことが
わかる。特にＶＤが１０Ｖでは、ＶＳ（＝ＶＧ）が１Ｖ
のとき、２０μＡ近い電流が流れる。また、図８（ｂ）
及び図９（ｂ）からわかるように、Ｉ−タイプトランジ
スタはそのしきい値が負でもあり、ゲート電圧がマイナ
スになってもオフせずに微少な電流が流れ続ける。
に、各段のダイオード接続トランジスタＱｘは、バック
バイアスがかかった状態でもカット・オフしないことが
わかる。特にＶＤが１０Ｖでは、ＶＳ（＝ＶＧ）が１Ｖ
のとき、２０μＡ近い電流が流れる。また、図８（ｂ）
及び図９（ｂ）からわかるように、Ｉ−タイプトランジ
スタはそのしきい値が負でもあり、ゲート電圧がマイナ
スになってもオフせずに微少な電流が流れ続ける。
【００２１】つまり、図６に示すチャージポンプ回路は
停止したその瞬間より、各段のトランジスタＱｘを通じ
て、電荷の逆流が起こる。この逆流電荷の量は、チャー
ジポンプ駆動電圧（ＶＤＤＯ）と昇圧電圧（ＶＤＤＲ）
の差が大きいほど大きくなる。
停止したその瞬間より、各段のトランジスタＱｘを通じ
て、電荷の逆流が起こる。この逆流電荷の量は、チャー
ジポンプ駆動電圧（ＶＤＤＯ）と昇圧電圧（ＶＤＤＲ）
の差が大きいほど大きくなる。
【００２２】この逆流電荷による昇圧ノードのレベル低
下が起こると、チャージポンプ回路は、前述のように、
電位を補給するために動作しなければならなくなる。つ
まり、チャージポンプの逆流電荷の存在は、スタンド・
バイ電流の増加要因となり、この逆流電荷量は、外部電
位と昇圧電位のレベル差が大きいほど大きくなる。従っ
て、近年の外部電位の低電圧化と、スタンド・バイ電流
の低減化は両立困難となる。
下が起こると、チャージポンプ回路は、前述のように、
電位を補給するために動作しなければならなくなる。つ
まり、チャージポンプの逆流電荷の存在は、スタンド・
バイ電流の増加要因となり、この逆流電荷量は、外部電
位と昇圧電位のレベル差が大きいほど大きくなる。従っ
て、近年の外部電位の低電圧化と、スタンド・バイ電流
の低減化は両立困難となる。
【００２３】もし、逆流電流を無視できるほどトランジ
スタのカット・オフ特性を良くするためには、図９
（ｂ）におけるＩ＝１０-9［Ａ］でのポイントをＶＧ＝
０Ｖ以上にシフトさせる必要があり、これはトランジス
タのしきい値Ｖthを＋０．５Ｖ以上にしなければ実現で
きないことを示している。
スタのカット・オフ特性を良くするためには、図９
（ｂ）におけるＩ＝１０-9［Ａ］でのポイントをＶＧ＝
０Ｖ以上にシフトさせる必要があり、これはトランジス
タのしきい値Ｖthを＋０．５Ｖ以上にしなければ実現で
きないことを示している。
【００２４】しかしながら、前述のように、チャネルイ
オン注入等でトランジスタのＶthを上げるとバックバイ
アス効果が増大し、チャージポンプ動作における電流供
給能力を極端に悪化させるため、現状ではＩ−タイプト
ランジスタを使わざるを得ない。
オン注入等でトランジスタのＶthを上げるとバックバイ
アス効果が増大し、チャージポンプ動作における電流供
給能力を極端に悪化させるため、現状ではＩ−タイプト
ランジスタを使わざるを得ない。
【００２５】そこで、本発明におけるチャージポンプ回
路は、Ｉ−タイプトランジスタを使用して、かつ、スタ
ンド・バイ時の逆流を極力抑えることのできる制御方式
を有する構成とした。
路は、Ｉ−タイプトランジスタを使用して、かつ、スタ
ンド・バイ時の逆流を極力抑えることのできる制御方式
を有する構成とした。
【００２６】図１は、本発明の基本的な実施形態に係る
チャージポンプ回路及びその制御回路の構成を示すブロ
ック図である。本発明において、チャージポンプ動作の
停止時（スタンド・バイ状態時）には、チャージポンプ
回路１の各キャパシタノードの駆動電圧が、全て昇圧ノ
ードの電位ＶＤＤＲに近い方の電圧に固定される、逆流
抑制用の同一レベルになることが特徴となっている。す
なわち、昇圧ノードの電位ＶＤＤＲが正の電位であれば
キャパシタ駆動用の“Ｈ”レベルであり、ＶＤＤＲが負
の電位であればキャパシタ駆動用の“Ｌ”レベルであ
る。
チャージポンプ回路及びその制御回路の構成を示すブロ
ック図である。本発明において、チャージポンプ動作の
停止時（スタンド・バイ状態時）には、チャージポンプ
回路１の各キャパシタノードの駆動電圧が、全て昇圧ノ
ードの電位ＶＤＤＲに近い方の電圧に固定される、逆流
抑制用の同一レベルになることが特徴となっている。す
なわち、昇圧ノードの電位ＶＤＤＲが正の電位であれば
キャパシタ駆動用の“Ｈ”レベルであり、ＶＤＤＲが負
の電位であればキャパシタ駆動用の“Ｌ”レベルであ
る。
【００２７】すなわち、通常“Ｈ”／“Ｌ”レベルを伝
達する発振器２の出力ＯＳＣ信号がＥＮＡＢＬＥ信号に
よるチャージポンプ動作停止の制御によって無効とな
る。この時点でチャージポンプ回路は、各キャパシタノ
ードに逆流抑制用の同一レベルを伝達する。
達する発振器２の出力ＯＳＣ信号がＥＮＡＢＬＥ信号に
よるチャージポンプ動作停止の制御によって無効とな
る。この時点でチャージポンプ回路は、各キャパシタノ
ードに逆流抑制用の同一レベルを伝達する。
【００２８】もちろんスタンド・バイ時でも時間が経つ
に連れて昇圧ノードが基準電位より低くなる。その時は
検知回路３がＥＮＡＢＬＥ信号を制御し、チャージポン
プ動作を再開させる。昇圧ノードが基準電位に達すると
検知回路３がＥＮＡＢＬＥ信号を制御し、チャージポン
プ動作を停止させる。このときも逆流抑制用の同一レベ
ルが各キャパシタノードに伝達される。
に連れて昇圧ノードが基準電位より低くなる。その時は
検知回路３がＥＮＡＢＬＥ信号を制御し、チャージポン
プ動作を再開させる。昇圧ノードが基準電位に達すると
検知回路３がＥＮＡＢＬＥ信号を制御し、チャージポン
プ動作を停止させる。このときも逆流抑制用の同一レベ
ルが各キャパシタノードに伝達される。
【００２９】なお、検知回路３は、図２のように例えば
昇圧ノードの電位ＶＤＤＲをＲ１，Ｒ２で抵抗分割した
所定電位と、ＢＧＲ（バンドギャップリファレンス）回
路からの基準電位とを比較する比較器ＣＯＭＰを含んで
構成される。
昇圧ノードの電位ＶＤＤＲをＲ１，Ｒ２で抵抗分割した
所定電位と、ＢＧＲ（バンドギャップリファレンス）回
路からの基準電位とを比較する比較器ＣＯＭＰを含んで
構成される。
【００３０】また、検知回路３は、早急に昇圧電位を補
給しなければならない実動作に比べて、スタンド・バイ
時は緩慢に昇圧電位を補給しても支障はないので、より
低消費電力を優先する理由から２系統に回路が分かれて
いるものもある。すなわち検知回路３は、比較的感度の
高い性能を有して構成された実動作用のものと、比較的
感度の低い性能を有して構成されたスタンド・バイ用の
ものとの２系統の回路で構成される。
給しなければならない実動作に比べて、スタンド・バイ
時は緩慢に昇圧電位を補給しても支障はないので、より
低消費電力を優先する理由から２系統に回路が分かれて
いるものもある。すなわち検知回路３は、比較的感度の
高い性能を有して構成された実動作用のものと、比較的
感度の低い性能を有して構成されたスタンド・バイ用の
ものとの２系統の回路で構成される。
【００３１】本発明によれば、半導体デバイスをスタン
ド・バイ状態で停止させる時、内部に設けられたチャー
ジポンプ回路の各段のキャパシタ駆動電位を全て昇圧レ
ベルに近い方の、“Ｈ”レベル（ハイレベル）、“Ｌ”
レベル（ローレベル）いずれかのレベルに統一し、キャ
パシタ接続ノード（Ｎ１〜Ｎ４）をすべて逆流抑制レベ
ルにしてキャパシタ駆動を停止させる。これにより、次
のような利点が得られる。
ド・バイ状態で停止させる時、内部に設けられたチャー
ジポンプ回路の各段のキャパシタ駆動電位を全て昇圧レ
ベルに近い方の、“Ｈ”レベル（ハイレベル）、“Ｌ”
レベル（ローレベル）いずれかのレベルに統一し、キャ
パシタ接続ノード（Ｎ１〜Ｎ４）をすべて逆流抑制レベ
ルにしてキャパシタ駆動を停止させる。これにより、次
のような利点が得られる。
【００３２】第１に、スタンド・バイ中に各段に接続さ
れたゲート・ドレイン共通接続のトランジスタからの逆
流電流による内部昇圧電位のロスを最小限におさえる。
第２に、スタンド・バイ→アクティブ状態移行時におけ
るチャージポンプ動作初期においては、各段の間にキャ
パシタ駆動電圧の電圧差は最低限保証されるため、チャ
ージポンプが最大電流を出すまでの時間を短縮できる。
これについて以下に具体的な回路を参照して説明する。
れたゲート・ドレイン共通接続のトランジスタからの逆
流電流による内部昇圧電位のロスを最小限におさえる。
第２に、スタンド・バイ→アクティブ状態移行時におけ
るチャージポンプ動作初期においては、各段の間にキャ
パシタ駆動電圧の電圧差は最低限保証されるため、チャ
ージポンプが最大電流を出すまでの時間を短縮できる。
これについて以下に具体的な回路を参照して説明する。
【００３３】図３は、本発明の一実施形態に係るチャー
ジポンプ回路の構成を示す回路図である。ゲート・ドレ
インを共通接続（ダイオード接続）したＩ−タイプのト
ランジスタＱｘのドレインにキャパシタＣｘの一方電極
が接続されている。このトランジスタＱｘとキャパシタ
Ｃｘの回路構成を多数直列に接続し（この例ではｘが1
〜4 ）、各段のキャパシタＣｘを“Ｈ”レベル／“Ｌ”
レベル交互に駆動することにより電荷を転送していく。
Ｑinは入力用トランジスタであり、電流通路の一端は外
部電源ＶＤＤＯに接続されている。昇圧出力ＶＤＤＲは
最終段のトランジスタＱ4 のソースにて得られる。
ジポンプ回路の構成を示す回路図である。ゲート・ドレ
インを共通接続（ダイオード接続）したＩ−タイプのト
ランジスタＱｘのドレインにキャパシタＣｘの一方電極
が接続されている。このトランジスタＱｘとキャパシタ
Ｃｘの回路構成を多数直列に接続し（この例ではｘが1
〜4 ）、各段のキャパシタＣｘを“Ｈ”レベル／“Ｌ”
レベル交互に駆動することにより電荷を転送していく。
Ｑinは入力用トランジスタであり、電流通路の一端は外
部電源ＶＤＤＯに接続されている。昇圧出力ＶＤＤＲは
最終段のトランジスタＱ4 のソースにて得られる。
【００３４】上記チャージポンプ回路の制御系は次のよ
うに構成されている。ＮＡＮＤゲートＮＡＮＤ１，２，
３それぞれは一方の入力端子にイネーブル信号ＥＮＡＢ
ＬＥが供給される。ＮＡＮＤ１の出力はインバータＩＶ
１を介して上記トランジスタＱinのゲートに供給され
る。
うに構成されている。ＮＡＮＤゲートＮＡＮＤ１，２，
３それぞれは一方の入力端子にイネーブル信号ＥＮＡＢ
ＬＥが供給される。ＮＡＮＤ１の出力はインバータＩＶ
１を介して上記トランジスタＱinのゲートに供給され
る。
【００３５】ＮＡＮＤ２の他方の入力端子には図示しな
い発振器の出力信号ＯＳＣが供給される。ＮＡＮＤ２の
出力はインバータＩＶ１１，１２を介してキャパシタＣ
１とＣ３それぞれの他方電極に供給される。
い発振器の出力信号ＯＳＣが供給される。ＮＡＮＤ２の
出力はインバータＩＶ１１，１２を介してキャパシタＣ
１とＣ３それぞれの他方電極に供給される。
【００３６】ＮＡＮＤ３の他方の入力端子にはインバー
タＩＶ１３を介して図示しない発振器の出力信号ＯＳＣ
の反転信号が供給される。ＮＡＮＤ３の出力はインバー
タＩＶ１４，１５を介してＮＡＮＤ１の他方の入力端子
に供給されると共に、キャパシタＣ２とＣ４それぞれの
他方電極に供給される。
タＩＶ１３を介して図示しない発振器の出力信号ＯＳＣ
の反転信号が供給される。ＮＡＮＤ３の出力はインバー
タＩＶ１４，１５を介してＮＡＮＤ１の他方の入力端子
に供給されると共に、キャパシタＣ２とＣ４それぞれの
他方電極に供給される。
【００３７】このチャージポンプ回路はＥＮＡＢＬＥ信
号が“Ｈ”レベル（ハイレベル）になることによって活
性化する。ＥＮＡＢＬＥ信号が“Ｈ”レベルになると、
ＮＡＮＤ２，３の出力は発振器出力ＯＳＣ信号（“Ｈ”
／“Ｌ”レベル）を伝達する。また、ＮＡＮＤ１の出力
はインバータＩＶ１を介してインバータＩＶ１５の出力
を伝達し、“Ｈ”／“Ｌ”のタイミング信号がトランジ
スタＱinのゲートに与えられる。電荷転送用のトランジ
スタＱｘを隔てて隣り合うノードに接続された各キャパ
シタＣｘは、動作時“Ｈ”／“Ｌ”レベルの互い違いの
レベルに駆動され電荷が転送されることにより、最終段
のトランジスタＱ4に昇圧電位ＶＤＤＲが得られる。
号が“Ｈ”レベル（ハイレベル）になることによって活
性化する。ＥＮＡＢＬＥ信号が“Ｈ”レベルになると、
ＮＡＮＤ２，３の出力は発振器出力ＯＳＣ信号（“Ｈ”
／“Ｌ”レベル）を伝達する。また、ＮＡＮＤ１の出力
はインバータＩＶ１を介してインバータＩＶ１５の出力
を伝達し、“Ｈ”／“Ｌ”のタイミング信号がトランジ
スタＱinのゲートに与えられる。電荷転送用のトランジ
スタＱｘを隔てて隣り合うノードに接続された各キャパ
シタＣｘは、動作時“Ｈ”／“Ｌ”レベルの互い違いの
レベルに駆動され電荷が転送されることにより、最終段
のトランジスタＱ4に昇圧電位ＶＤＤＲが得られる。
【００３８】上記構成のチャージポンプ回路の動作が停
止するスタンド・バイ時には、ＥＮＡＢＬＥ信号は
“Ｌ”レベルとなる。発振器の出力ＯＳＣの供給は強制
的にストップさせられるが、各段のキャパシタの駆動電
位はすべて“Ｈ”レベルとなり、ノードＮ１〜Ｎ４はす
べて“Ｈ”レベルとなった状態で停止する。
止するスタンド・バイ時には、ＥＮＡＢＬＥ信号は
“Ｌ”レベルとなる。発振器の出力ＯＳＣの供給は強制
的にストップさせられるが、各段のキャパシタの駆動電
位はすべて“Ｈ”レベルとなり、ノードＮ１〜Ｎ４はす
べて“Ｈ”レベルとなった状態で停止する。
【００３９】この停止制御では、従来“Ｌ”レベルで停
止していたノードへの逆流電流による充電電荷をＱ＝Ｃ
・Ｖだけ削減することができる。（Ｃ：各段につくキャ
パシタＣｘの容量、Ｖ：外部電源ＶＤＤＯレベル） 図４は、本発明におけるチャージポンプ回路（全段
“Ｈ”停止）の逆流特性のシミュレーション結果を、図
６の各段“Ｈ”／“Ｌ”互い違いの停止方式に比べて示
す特性図である。逆流による昇圧レベルの低下は本発明
は従来回路に比較して２／３程度にまで減少している。
これより、電源電圧の低下と低スタンド・バイ電流の両
立をより低い電源電圧まで可能にする。
止していたノードへの逆流電流による充電電荷をＱ＝Ｃ
・Ｖだけ削減することができる。（Ｃ：各段につくキャ
パシタＣｘの容量、Ｖ：外部電源ＶＤＤＯレベル） 図４は、本発明におけるチャージポンプ回路（全段
“Ｈ”停止）の逆流特性のシミュレーション結果を、図
６の各段“Ｈ”／“Ｌ”互い違いの停止方式に比べて示
す特性図である。逆流による昇圧レベルの低下は本発明
は従来回路に比較して２／３程度にまで減少している。
これより、電源電圧の低下と低スタンド・バイ電流の両
立をより低い電源電圧まで可能にする。
【００４０】図５（ａ），（ｂ）は、図１の本発明のチ
ャージポンプ回路に係るスタンド・バイ→アクティブ状
態移行時におけるチャージポンプ動作初期特性のシミュ
レーション結果を示す特性図である。（ａ）は、再起動
時キャパシタノードが“Ｈ”／“Ｌ”交互安定レベルに
復帰するまでの推移、（ｂ）は、（ａ）により安定した
電流供給までの推移を示す。
ャージポンプ回路に係るスタンド・バイ→アクティブ状
態移行時におけるチャージポンプ動作初期特性のシミュ
レーション結果を示す特性図である。（ａ）は、再起動
時キャパシタノードが“Ｈ”／“Ｌ”交互安定レベルに
復帰するまでの推移、（ｂ）は、（ａ）により安定した
電流供給までの推移を示す。
【００４１】図１０（ａ），（ｂ）は、図６のチャージ
ポンプ回路に係るスタンド・バイ→アクティブ状態移行
時におけるチャージポンプ動作初期特性の図４と同様な
シミュレーション結果を示す特性図である。各キャパシ
タノードが昇圧レベルからの逆流により適切なレベルに
ないため、復帰時“Ｈ”／“Ｌ”交互に差がついたレベ
ルになるまで時間がかかり、チャージポンプが最大電流
を出すまでに時間がかかる問題があった。
ポンプ回路に係るスタンド・バイ→アクティブ状態移行
時におけるチャージポンプ動作初期特性の図４と同様な
シミュレーション結果を示す特性図である。各キャパシ
タノードが昇圧レベルからの逆流により適切なレベルに
ないため、復帰時“Ｈ”／“Ｌ”交互に差がついたレベ
ルになるまで時間がかかり、チャージポンプが最大電流
を出すまでに時間がかかる問題があった。
【００４２】この実効的なスタンド・バイ→アクティブ
までのチャージポンプ動作時間を短縮できないと、アク
ティブになった直後は、チップ内部での昇圧電流の消費
をチャージポンプが補給できず、アクセス・タイム等の
チップ能力を保証できなくなる。
までのチャージポンプ動作時間を短縮できないと、アク
ティブになった直後は、チップ内部での昇圧電流の消費
をチャージポンプが補給できず、アクセス・タイム等の
チップ能力を保証できなくなる。
【００４３】本発明に係る図５の特性図を参照すると、
動作開始直後は、全て“Ｈ”となっていた各ノード（図
３のＮ１〜Ｎ４）が“Ｈ”／“Ｌ”交互のレベルにもど
り、各段にキャパシタ駆動電圧（ＶＤＤＯ）の電位差が
確保される。この状態よりチャージポンプは動作を続け
るので、チャージポンプが最大電流を出し始めるまでの
時間（矢印の期間Ａ）が図１０の構成における同期間
（矢印の期間Ｂ）と比べて略１／２に短縮できる。
動作開始直後は、全て“Ｈ”となっていた各ノード（図
３のＮ１〜Ｎ４）が“Ｈ”／“Ｌ”交互のレベルにもど
り、各段にキャパシタ駆動電圧（ＶＤＤＯ）の電位差が
確保される。この状態よりチャージポンプは動作を続け
るので、チャージポンプが最大電流を出し始めるまでの
時間（矢印の期間Ａ）が図１０の構成における同期間
（矢印の期間Ｂ）と比べて略１／２に短縮できる。
【００４４】これにより、アクティブ直後におけるチッ
プ内部の昇圧電位の消費を、本発明のチャージポンプ回
路が短時間で補給することが可能となり、アクセス・タ
イム等のチップ能力を保証可能となる。
プ内部の昇圧電位の消費を、本発明のチャージポンプ回
路が短時間で補給することが可能となり、アクセス・タ
イム等のチップ能力を保証可能となる。
【００４５】このように上記実施形態によれば、半導体
装置をスタンド・バイ状態で停止させる時、各段のキャ
パシタ駆動電位を全て“Ｈ”レベルにし、各キャパシタ
接続ノードを全て“Ｈ”状態で停止させる。これによ
り、（１）スタンド・バイ中に各段に接続されたゲート
・ドレイン共通接続のトランジスタからの逆流電流によ
る内部昇圧電位のロスを最小限におさえる効果がある。
さらに、（２）スタンド・バイ→アクティブ状態移行時
におけるチャージポンプ動作初期においては、各段の間
にキャパシタ駆動電圧（ＶＤＤＯ）の電圧差は最低限保
証されるため、チャージポンプが最大電流を出すまでの
時間を短縮できる効果がある。
装置をスタンド・バイ状態で停止させる時、各段のキャ
パシタ駆動電位を全て“Ｈ”レベルにし、各キャパシタ
接続ノードを全て“Ｈ”状態で停止させる。これによ
り、（１）スタンド・バイ中に各段に接続されたゲート
・ドレイン共通接続のトランジスタからの逆流電流によ
る内部昇圧電位のロスを最小限におさえる効果がある。
さらに、（２）スタンド・バイ→アクティブ状態移行時
におけるチャージポンプ動作初期においては、各段の間
にキャパシタ駆動電圧（ＶＤＤＯ）の電圧差は最低限保
証されるため、チャージポンプが最大電流を出すまでの
時間を短縮できる効果がある。
【００４６】なお、本発明はチャージポンプ動作停止時
に各キャパシタ全ノードを逆流抑制用の同一レベルにす
るための様々な回路構成が考えられ、上記図２の回路構
成に限らない。また、負の昇圧電位をチャージポンプ出
力するものについては、チャージポンプ動作停止時に各
キャパシタ全ノードを逆流抑制用の同一レベル“Ｌ”レ
ベル（キャパシタ駆動用の“Ｌ”レベル）にすればよ
い。
に各キャパシタ全ノードを逆流抑制用の同一レベルにす
るための様々な回路構成が考えられ、上記図２の回路構
成に限らない。また、負の昇圧電位をチャージポンプ出
力するものについては、チャージポンプ動作停止時に各
キャパシタ全ノードを逆流抑制用の同一レベル“Ｌ”レ
ベル（キャパシタ駆動用の“Ｌ”レベル）にすればよ
い。
【００４７】
【発明の効果】以上説明したようにこの発明によれば、
チャージポンプ動作停止時、格段のキャパシタノードを
全てチャージポンプ出力に対する逆流抑制用のレベルに
するという比較的簡単な制御構成で、電荷転送効率のよ
いＩ−タイプトランジスタを用いつつ、チャージポンプ
動作の停止時（デバイスのスタンド・バイ時）の電流消
費を削減し、かつ復帰時のチャージポンプ出力が最大電
流を出すまでの時間が短縮でき、デバイスの低電圧化に
も対応可能なチャージポンプ回路を提供することができ
る。
チャージポンプ動作停止時、格段のキャパシタノードを
全てチャージポンプ出力に対する逆流抑制用のレベルに
するという比較的簡単な制御構成で、電荷転送効率のよ
いＩ−タイプトランジスタを用いつつ、チャージポンプ
動作の停止時（デバイスのスタンド・バイ時）の電流消
費を削減し、かつ復帰時のチャージポンプ出力が最大電
流を出すまでの時間が短縮でき、デバイスの低電圧化に
も対応可能なチャージポンプ回路を提供することができ
る。
【図１】本発明の基本的な実施形態に係るチャージポン
プ回路及びその制御回路の構成を示すブロック図。
プ回路及びその制御回路の構成を示すブロック図。
【図２】図１中の一部の回路図。
【図３】本発明の一実施形態に係るチャージポンプ回路
の構成を示す回路図。
の構成を示す回路図。
【図４】本発明におけるチャージポンプ回路の逆流特性
のシミュレーション結果を従来の構成に比べて示す特性
図。
のシミュレーション結果を従来の構成に比べて示す特性
図。
【図５】（ａ），（ｂ）は、図１のチャージポンプ回路
に係るスタンド・バイ→アクティブ状態移行時における
チャージポンプ動作初期特性のシミュレーション結果を
示す特性図。
に係るスタンド・バイ→アクティブ状態移行時における
チャージポンプ動作初期特性のシミュレーション結果を
示す特性図。
【図６】一般的なチャージポンプ回路の構成を示す回路
図。
図。
【図７】（ａ）は基板上に形成されるダイオード接続の
Ｉ−タイプトランジスタの各電位点を示す回路図、
（ｂ）は（ａ）で示す条件のときのドレイン電圧ＶＤに
対するドレイン電流ＩＤの特性曲線図。
Ｉ−タイプトランジスタの各電位点を示す回路図、
（ｂ）は（ａ）で示す条件のときのドレイン電圧ＶＤに
対するドレイン電流ＩＤの特性曲線図。
【図８】（ａ）は基板上に形成されるＩ−タイプトラン
ジスタの各電位点を示す回路図、（ｂ）は（ａ）で示す
条件のときのゲート電圧ＶＧに対するドレイン電流ＩＤ
の特性曲線図。
ジスタの各電位点を示す回路図、（ｂ）は（ａ）で示す
条件のときのゲート電圧ＶＧに対するドレイン電流ＩＤ
の特性曲線図。
【図９】（ａ）は基板上に形成されるＩ−タイプトラン
ジスタの各電位点を示す回路図、（ｂ）は（ａ）で示す
条件のときのゲート電圧ＶＧに対するドレイン電流ＩＤ
の特性曲線図。
ジスタの各電位点を示す回路図、（ｂ）は（ａ）で示す
条件のときのゲート電圧ＶＧに対するドレイン電流ＩＤ
の特性曲線図。
【図１０】（ａ），（ｂ）は、図６のチャージポンプ回
路に係るスタンド・バイ→アクティブ状態移行時におけ
るチャージポンプ動作初期特性のシミュレーション結果
を示す特性図。
路に係るスタンド・バイ→アクティブ状態移行時におけ
るチャージポンプ動作初期特性のシミュレーション結果
を示す特性図。
１…チャージポンプ回路 ２…発振器 ３…検知回路 Ｑin，Ｑｘ（ｘは1 〜4 ）…Ｉ−タイプトランジスタ
（Ｉｎｔｒｉｎｓｉｃトランジスタ） Ｃｘ…キャパシタ ＮＡＮＤ１〜３…ＮＡＮＤゲート ＩＶ１，ＩＶ１１〜１５…インバータ
（Ｉｎｔｒｉｎｓｉｃトランジスタ） Ｃｘ…キャパシタ ＮＡＮＤ１〜３…ＮＡＮＤゲート ＩＶ１，ＩＶ１１〜１５…インバータ
Claims (4)
- 【請求項１】 ドレイン・ゲートが接続されたトランジ
スタとこのトランジスタのドレインにキャパシタが接続
され、このトランジスタ、キャパシタのセットが複数段
直列接続され、各キャパシタは動作時、“Ｈ”／“Ｌ”
レベルの互い違いの駆動電位にされるチャージポンプ回
路において、チャージポンプ動作停止時には前記各キャ
パシタの駆動電位が全てチャージポンプ出力レベルに近
い方の同一レベルの状態で固定されることを特徴とする
チャージポンプ回路。 - 【請求項２】 ドレイン・ゲートが接続されたトランジ
スタとこのトランジスタのドレインにキャパシタが接続
され、このトランジスタ、キャパシタのセットが複数段
直列接続され、各キャパシタは動作時、“Ｈ”／“Ｌ”
レベルの互い違いのレベルに駆動されるチャージポンプ
回路において、スタンド・バイ時には各キャパシタの接
続ノードが全てチャージポンプ出力に対する逆流抑制用
のレベルにされることを特徴とするチャージポンプ回
路。 - 【請求項３】 前記チャージポンプ動作停止時の前記チ
ャージポンプ出力レベルが所定値を維持するように制御
される機構を有することを特徴とする請求項１または２
記載のチャージポンプ回路。 - 【請求項４】 前記ドレイン・ゲートが接続されたトラ
ンジスタのしきい値Ｖthは０．５Ｖ以下であることを特
徴とする請求項１または２記載のチャージポンプ回路。
Priority Applications (4)
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|---|---|---|---|
| JP7349199A JP3713401B2 (ja) | 1999-03-18 | 1999-03-18 | チャージポンプ回路 |
| TW089103238A TW451490B (en) | 1999-03-18 | 2000-02-24 | Charge-pumping circuit |
| US09/523,729 US6373325B1 (en) | 1999-03-18 | 2000-03-13 | Semiconductor device with a charge pumping circuit |
| KR10-2000-0013555A KR100383205B1 (ko) | 1999-03-18 | 2000-03-17 | 차지 펌프 회로를 구비한 반도체 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7349199A JP3713401B2 (ja) | 1999-03-18 | 1999-03-18 | チャージポンプ回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000270541A true JP2000270541A (ja) | 2000-09-29 |
| JP2000270541A5 JP2000270541A5 (ja) | 2005-05-12 |
| JP3713401B2 JP3713401B2 (ja) | 2005-11-09 |
Family
ID=13519805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7349199A Expired - Fee Related JP3713401B2 (ja) | 1999-03-18 | 1999-03-18 | チャージポンプ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6373325B1 (ja) |
| JP (1) | JP3713401B2 (ja) |
| KR (1) | KR100383205B1 (ja) |
| TW (1) | TW451490B (ja) |
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| KR100483298B1 (ko) * | 2001-01-09 | 2005-04-15 | 미쓰비시덴키 가부시키가이샤 | 차지 펌프 회로 및 이것을 이용한 비휘발성 메모리의 동작방법 |
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| US9312280B2 (en) | 2014-07-25 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9385592B2 (en) | 2013-08-21 | 2016-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Charge pump circuit and semiconductor device including the same |
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| US6515902B1 (en) * | 2001-06-04 | 2003-02-04 | Advanced Micro Devices, Inc. | Method and apparatus for boosting bitlines for low VCC read |
| US7941675B2 (en) * | 2002-12-31 | 2011-05-10 | Burr James B | Adaptive power control |
| US7112978B1 (en) | 2002-04-16 | 2006-09-26 | Transmeta Corporation | Frequency specific closed loop feedback control of integrated circuits |
| JP3873838B2 (ja) * | 2002-07-25 | 2007-01-31 | ソニー株式会社 | 電池電圧動作回路 |
| US7953990B2 (en) | 2002-12-31 | 2011-05-31 | Stewart Thomas E | Adaptive power control based on post package characterization of integrated circuits |
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| KR100498505B1 (ko) * | 2003-07-15 | 2005-07-01 | 삼성전자주식회사 | 승압전압 발생회로 및 승압전압 발생방법 |
| JP2005151468A (ja) | 2003-11-19 | 2005-06-09 | Sanyo Electric Co Ltd | アンプ |
| US7012461B1 (en) | 2003-12-23 | 2006-03-14 | Transmeta Corporation | Stabilization component for a substrate potential regulation circuit |
| US7692477B1 (en) | 2003-12-23 | 2010-04-06 | Tien-Min Chen | Precise control component for a substrate potential regulation circuit |
| US7129771B1 (en) * | 2003-12-23 | 2006-10-31 | Transmeta Corporation | Servo loop for well bias voltage source |
| US7649402B1 (en) * | 2003-12-23 | 2010-01-19 | Tien-Min Chen | Feedback-controlled body-bias voltage source |
| US7562233B1 (en) | 2004-06-22 | 2009-07-14 | Transmeta Corporation | Adaptive control of operating and body bias voltages |
| US7774625B1 (en) | 2004-06-22 | 2010-08-10 | Eric Chien-Li Sheng | Adaptive voltage control by accessing information stored within and specific to a microprocessor |
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