JPH0721790A

JPH0721790A - 半導体集積回路

Info

Publication number: JPH0721790A
Application number: JP16567293A
Authority: JP
Inventors: Atsuo Yamaguchi; 敦男山口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-07-05
Filing date: 1993-07-05
Publication date: 1995-01-24
Also published as: TW273029B; DE69425930T2; EP0633576A3; EP0633576B1; DE69425930D1; EP0633576A2; KR970004069B1; US5535160A; KR950004284A; US5594692A

Abstract

(57)【要約】【目的】データの書き込み、消去に高電圧を使用する
ＥＥＰＲＯＭを内装した半導体集積回路において、動作
電圧範囲をより低い電源電圧で動作可能にすることを目
的とする。【構成】メモリセルアレイのビット線ＢＬ１、ＢＬ
２、コントロールゲート線ＣＧＬ１、ＣＧＬ２、および
ワード線ＷＬ１、ＷＬ２に高電圧をそれぞれ供給する各
Ｖppスイッチ４００ａ〜４００ｄ、４６０ｅ、４６０ｆ
を、ダイオード接続したトランジスタＭ６０、Ｍ７０、
およびキャパシタＣ４０、Ｃ５０で複数段のチャージポ
ンプを構成してチャージアップ能力を向上させ、低い電
源電圧Ｖccでも高電圧Ｖppの伝達を可能にし、より低い
電源電圧Ｖccでも動作可能とした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路、特に
ＥＥＰＲＯＭ内蔵マイコン等のＥＥＰＲＯＭを含む半導
体集積回路の広動作電圧化(動作電圧範囲の拡張)に関す
るものである。

【０００２】

【従来の技術】まず、図７ないし図１３に従って、ＥＥ
ＰＲＯＭ内蔵マイコン用の半導体集積回路を例に挙げ
て、特にＥＥＰＲＯＭおよびその周辺回路の構成、動作
について説明する。図７はＥＥＰＲＯＭ(Ｅlectrically
Ｅrasable Ｐrogramable Ｒead Ｏnly Ｍemory)を内蔵
したＩＣカード用マイコンの構成を概略的に示すブロッ
ク図である。図７において１０はデータ処理を行うＩＣ
カード又はマイコンを示す。マイコン１０において、１
はデータ処理に必要な演算・制御を行う、即ちデータ処
理を行うための各プログラムの実行および制御を行う中
央処理装置であるＣＰＵ、４はデータ処理に必要なプロ
グラム等を格納した、即ちカード使用者が実際に使用す
る各種の機能を実行するプログラムが格納されたプログ
ラムメモリとしてのＲＯＭ、５はカード使用者の個人情
報等が書き込まれ格納された個人情報メモリとしての不
揮発性のＥＥＰＲＯＭ、６はデータ処理に必要なデータ
を一時的に格納する一時格納メモリとしてのＲＡＭ、７
は外部装置とのデータの入出力を行う入出力部である入
出力回路、２は上記各構成要素を接続するシステムバス
である。またＰ１は正電源入力端子、Ｐ２は負電源接地
端子、Ｐ３はＣＰＵ１の初期化を行うリセット信号が入
力されるリセット端子、Ｐ４はクロック信号が入力され
るクロック端子、Ｐ５はデータの入出力を行うためのＩ
／Ｏ端子である。Ｉ／Ｏ端子Ｐ５には入出力回路７が接
続されており、入出力回路７はシステムバス２に接続さ
れている。入出力回路７はＩＣカード１０と外部装置
(図示せず)との間でＩ／Ｏ端子Ｐ５を経てデータの入出
力を行う。

【０００３】図８はＥＥＰＲＯＭの全体構成を示すブロ
ック図である。同図において、３１はメモリセルアレイ
であり、メモリセル(図９および１０参照)がマトリクス
状に配置され、行単位にワード線、列単位にビット線
(共に図１０参照)に接続されている。２ａはアドレスバ
ス、２ｂはデータバスであり、これらはシステムバスに
含まれる。ワード線の選択はロウデコーダ３２、ビット
線の選択はコラムデコーダ３３により行われる。ロウデ
コーダ３２は、アドレスラッチ３４を介して取り込んだ
行アドレスＡｒに基づき、１本のワード線をＨレベルに
設定し、他のワード線をＬレベルにする。また、コラム
デコーダ３３は、アドレスラッチ３４を介して取り込ん
だ列アドレスＡｃに基づき、Ｙゲート３５を選択的にオ
ンさせて、書き込みバッファ３６とビット線を電気的に
接続する。なお、ロウデコーダ３２およびコラムデコー
ダ３３は、制御部３７によりその活性／非活性が制御さ
れる。また、アドレスラッチ３４は制御部３７の出力に
基づき、アドレス信号を取り込み、行アドレスＡｒおよ
び列アドレスＡｃをそれぞれロウデコーダ３２およびコ
ラムデコーダ３３に出力する。

【０００４】制御部３７は、タイマー３８を利用して所
定の信号のパルス幅の時間設定、発振回路４５、Ｖpp発
生回路４４、コラムラッチ３９、Ｖppスイッチ４０、４
６、センスアンプ４１、ロウデコーダ３２およびコラム
デコーダ３３の活性／非活性の制御を行う。また制御部
３７は制御クロック信号φおよび書き込み信号ＷＲに基
づき、書き込むデータをデータバス２ｂからデータラッ
チ４３にデータをラッチし、書き込みバッファ３６に供
給する。コラムラッチ３９は活性状態時に各ビット線に
与えられた書き込みデータを一時的に保持するラッチで
あり、Ｖppスイッチ４０および４６は活性状態時に、コ
ラムラッチ３９に接続されたビット線、コントロールゲ
ート線(図１０参照)およびロウデコーダ３２に接続され
たワード線のＨレベルを高電圧Ｖppに昇圧する。センス
アンプ４１は活性状態時に、Ｙゲート３５を介して得ら
れたメモリセルアレイ３１中のメモリセルのデータを増
幅して、出力バッファ４２に与えている。出力バッファ
４２は、制御部３７の出力に基づき、センスアンプ４１
から読み出したデータを読み出しデータとしてデータバ
ス２ｂに出力している。制御部３７は制御クロック信号
φおよび読み出し信号ＲＤに基づきアドレスラッチ３４
および出力バッファ４２を制御している。

【０００５】図９の(ａ)および(ｂ)は、図８で示したＥ
ＥＰＲＯＭのメモリセルアレイ３１中の１つのメモリセ
ルを示した図であり、図９の(ａ)が断面構造を、図９の
(ｂ)が(ａ)の等価回路を示している。これらの図に示す
ように、メモリセルは、メモリトランジスタＭＱと、選
択トランジスタＳＱとから構成されている。図９の(ａ)
に示すように、Ｐ型半導体基板２０上に、Ｎ型の不純物
を選択的に拡散することにより、ｎ⁺拡散領域２１〜２
３が形成されている。２９は絶縁層である。ｎ⁺拡散領
域２１、２２間の上に酸化膜４７を介してゲート２４が
形成され、ｎ⁺拡散領域２２の一部の上からｎ⁺拡散領域
２２、２３間の上に酸化膜４８を介してフローティング
ゲート２５が形成されている。このフローティングゲー
ト２５はｎ⁺拡散領域２２上において、一部凹部構造と
なっており、この凹部の下の酸化膜４８が、膜厚が１０
０Å程度のトンネル酸化膜４８ａとなる。このフローテ
ィングゲート２５上に酸化膜４９を介して、フローティ
ングゲート２５に対応してコントロールゲート２６が形
成されている。また、ｎ⁺拡散領域２１上には、アルミ
配線層から成るビット線２８が形成されている。このよ
うな構成のメモリセルは、図９の(ｂ)に示すように、エ
ンハンスメント型の選択トランジスタＳＱと、閾値電圧
が可変なメモリトランジスタＭＱとの直列接続になって
いる。すなわち、選択トランジスタＳＱはゲート２４を
ゲートとし、ｎ⁺拡散領域２１をドレイン領域、ｎ⁺拡散
領域２２をソース領域として利用し、メモリトランジス
タＭＱはフローティングゲート２５およびコントロール
ゲート２６をゲートとし、ｎ⁺拡散領域２２をドレイン
領域、ｎ⁺拡散領域２３をソース領域として利用してい
る。

【０００６】メモリトランジスタＭＱの書き込みは、基
本的にドレイン２２、コントロールゲート２６のうち、
一方に高電圧を印加し、他方を接地することにより、ト
ンネル酸化膜４８ａに１０ＭＶ／ｃｍ程度の電界を生じ
させ、フローティングゲート２５中に電子を注入した
り、フローティングゲート２５中の電子を放出させたり
して行っている。すなわち、メモリトランジスタＭＱの
フローティングゲート２５に電子を注入すると、閾値電
圧は正にシフトし、フローティングゲート２５から電子
を引き抜くと、閾値電圧は負にシフトすることから、こ
の正、負の閾値電圧を情報“１"、“０"に対応させ不揮
発な書き込みを行っている。一方、メモリトランジスタ
ＭＱからの情報の読み出しは基本的に以下のようにして
行われる。選択されたメモリセルの選択トランジスタＳ
Ｑのゲート２４にＨレベルの信号を与え、メモリトラン
ジスタＭＱのソース２３を接地電位にし、コントロール
ゲート２６に例えば０Ｖ程度の読み出し電圧ＶＣＧを与
える。この時、メモリトランジスタＭＱの閾値電圧が正
であればメモリトランジスタＭＱはオフし、負であれば
オンする。メモリトランジスタＭＱがオンすると、ビッ
ト線２８から、選択トランジスタＳＱおよびメモリトラ
ンジスタＭＱを介して接地レベルに電流が流れる。この
電流をビット線２８に接続されたセンスアンプ４１(図
８参照)で電圧に変換して検出することにより読み出し
が行われる。なお、選択されていないメモリセルにおけ
る選択トランジスタＳＱのゲート２４にはＬレベルの信
号が与えられており、オフにするため、メモリトランジ
スタＭＱが負の閾値電圧であっても、ビット線２８から
接地レベルにかけて電流が流れることはない。

【０００７】図１０は、図８に示したＥＥＰＲＯＭのメ
モリセルアレイ３１の周辺の構成を示す回路図である。
なお、同図では、図面を簡略化するため、１バイト１ビ
ット構成の４つのメモリセルＭＣ１、ＭＣ２、ＭＣ３、
ＭＣ４のみを示している。また、以下の説明では各種信
号線とこれに流れる信号は同一符号で示す。メモリセル
ＭＣ１〜ＭＣ４は図９でも示したように、それぞれメモ
リトランジスタＭＱ１、ＭＱ２、ＭＱ３、ＭＱ４と選択
トランジスタＳＱ１、ＳＱ２、ＳＱ３、ＳＱ４とから構
成される。選択トランジスタＳＱ１、ＳＱ２のそれぞれ
のドレインがビット線ＢＬ１に接続され、選択トランジ
スタＳＱ３、ＳＱ４のそれぞれのドレインがビット線Ｂ
Ｌ２に接続される。また、メモリトランジスタＭＱ１、
ＭＱ２のソースがソース線ＳＬ１に接続され、メモリト
ランジスタＭＱ３、ＭＱ４のソースがソース線ＳＬ２に
接続される。これらのソース線ＳＬ１、ＳＬ２はゲート
に反転プログラムサイクル選択信号ＰＲＳバーが印加さ
れるトランジスタＴ５１、Ｔ５２を介して接地される。
メモリトランジスタＭＱ１、ＭＱ２のコントロールゲー
トはそれぞれバイト選択用のトランジスタＴ１、Ｔ２を
介してコントロールゲート線ＣＧＬ１に接続される。同
様にメモリトランジスタＭＱ３、ＭＱ４のコントロール
ゲートはバイト選択用のトランジスタＴ３、Ｔ４を介し
てコントロールゲート線ＣＧＬ２に接続される。また、
トランジスタＴ１、Ｔ３のゲートおよび選択トランジス
タＳＱ１、ＳＱ３のゲートは共にワード線ＷＬ１に接続
され、トランジスタＴ２、Ｔ４のゲートおよび選択トラ
ンジスタＳＱ２，ＳＱ４のゲートは共にワード線ＷＬ２
に接続される。ワード線ＷＬ１、ＷＬ２のそれぞれの一
端は、ゲートに電源Ｖccが印加された高電圧カット用の
トランジスタＴ５、Ｔ６を介してロウデコーダ３２に接
続される。

【０００８】ビット線ＢＬ１、ＢＬ２およびコントロー
ルゲート線ＣＧＬ１、ＣＧＬ２の一端はそれぞれトラン
ジスタＴ７、Ｔ８、Ｔ９、Ｔ１０を介してコラムラッチ
３９ａ、３９ｂ、３９ｃ、３９ｄに接続される。コント
ロールゲート線ＣＧＬ１、ＣＧＬ２の他端はそれぞれＹ
ゲートトランジスタＴ６１、Ｔ６２を介して共通コント
ロールゲート線ＣＣＧＬに接続される。ビット線ＢＬ
１、ＢＬ２の他端はそれぞれＹゲートトランジスタＴ７
１、Ｔ７２を介してＩ／Ｏ線Ｉ／Ｏに接続される。トラ
ンジスタＴ６１、Ｔ７１のゲートにはコラムデコーダ３
３の出力線ＣＤＬ１がそれぞれ接続される。同様にトラ
ンジスタＴ６２、Ｔ７２には出力線ＣＤＬ２がそれぞれ
接続される。共通コントロールゲート線ＣＣＧＬはバッ
ファＢＦ１に接続され、Ｉ／Ｏ線Ｉ／Ｏは書き込みバッ
ファ３６およびセンスアンプ４１に接続される。また、
コントロールゲート線ＣＧＬ１、ＣＧＬ２、ビット線Ｂ
Ｌ１、ＢＬ２、ワード線ＷＬ１、ＷＬ２はそれぞれＶpp
スイッチ４０ａ〜４０ｄ、４６ｅ、４６ｆに接続されて
いる。Ｖppスイッチ４０ａ〜４０ｄ、４６ｅ、４６ｆ
は、１５〜２０Ｖ程度の高電圧を印加する高電圧線ＶＰ
ＰＬに接続されており、消去用クロック信号ＣＬＫＥ、
プログラム用クロック信号ＣＬＫＰ、ワード線用クロッ
ク信号ＣＬＫＷをそれぞれ取り込み、これらのクロック
信号が供給されると接続したコントロールゲート線ＣＧ
Ｌ１、ＣＧＬ２、ビット線ＢＬ１、ＢＬ２およびワード
線ＷＬ１、ＷＬ２がＨレベルの場合に、高電圧Ｖppに昇
圧する。なお、ワード線ＷＬ１、ＷＬ２が高電圧Ｖppに
昇圧されても、ゲートに電源Ｖccが印加されたトランジ
スタＴ５、Ｔ６により、高電圧Ｖppがロウデコーダ３２
に伝わらないようにしている。

【０００９】トランジスタＴ７、Ｔ８はゲートにビット
信号トランスファ制御信号ＢＴＴＲが接続され、トラン
ジスタＴ９、Ｔ１０はゲートにコントロールゲート信号
トランスファ制御信号ＣＧＴＲが接続され、それぞれこ
れらの信号がＨレベルのときビット線ＢＬ１、ＢＬ２、
コントロールゲート線ＣＧＬ１、ＣＧＬ２とコラムラッ
チ３９ａ、３９ｂ、３９ｃ、３９ｄとの間で信号を相互
に伝える。さらに、ビット線ＢＬ１、ＢＬ２、コントロ
ールゲート線ＣＧＬ１、ＣＧＬ２が高電圧Ｖppに昇圧さ
れてもトランジスタＴ７〜Ｔ１０のゲートはＶccのレベ
ルなので高電圧Ｖppがコラムラッチ３９ａ、３９ｂ、３
９ｃ、３９ｄに伝わらないようにしている。コントロー
ルゲート線ＣＧＬ１、ＣＧＬ２にはそれぞれトランジス
タＴ１１、Ｔ１２が接続され、トランジスタＴ１１、Ｔ
１２のゲートにはコントロールゲート線リセット信号Ｃ
ＧＲＳＴが接続され、コントロールゲート線リセット信
号ＣＧＲＳＴがＨレベルになるとコントロールゲート線
ＣＧＬ１、ＣＧＬ２はＬレベルとなる。ビット線ＢＬ
１、ＢＬ２にはそれぞれトランジスタＴ１３、Ｔ１４が
接続され、トランジスタＴ１３、Ｔ１４のゲートにはビ
ット線リセット信号ＢＴＲＳＴが接続され、ビット線リ
セット信号ＢＴＲＳＴがＨレベルになるとビット線ＢＬ
１、ＢＬ２はＬレベルとなる。

【００１０】さらに、ビット線ＢＬ１、ＢＬ２にはトラ
ンジスタＴ１５、Ｔ１７が接続され、トランジスタＴ１
５、Ｔ１７にはそれぞれトランジスタＴ１６、Ｔ１８が
接続され、トランジスタＴ１５、Ｔ１７のゲートはそれ
ぞれコラムラッチ３９ａ、３９ｂに接続され、さらにト
ランジスタＴ１６、Ｔ１８のゲートにはプリチャージ信
号ＰＲＣＨが接続されている。コラムラッチ３９ａ、３
９ｂの信号がＨレベルであるとき、プリチャージ信号Ｐ
ＲＣＨがＨレベルになると、それぞれビット線ＢＬ１、
ＢＬ２がＨレベルとなる。反転プログラムサイクル選択
信号ＰＲＳバー，コントロールゲート線リセット信号Ｃ
ＧＲＳＴ、ビット線リセット信号ＢＴＲＳＴ、コントロ
ールゲート信号トランスファ制御信号ＣＧＴＲ、ビット
信号トランスファ制御信号ＢＴＴＲ、プリチャージ信号
ＰＲＣＨはそれぞれバッファＢＦ２、ＢＦ３、ＢＦ４、
ＢＦ５、ＢＦ６、ＢＦ７でドライブされる。

【００１１】次に図８および図１０を参照しつつＥＥＰ
ＲＯＭの読み出し動作について説明する。まず、ロウデ
コーダ３２、コラムデコーダ３３により、ワード線Ｗ
Ｌ、コントロールゲート線ＣＧＬおよびビット線ＢＬの
選択が行われる。ここでは、ワード線ＷＬ１と、トラン
ジスタＴ６１、Ｔ７１をオンさせて、コントロールゲー
ト線ＣＧＬ１、ビット線ＢＬ１とを選択することにより
メモリセルＭＣ１を選択した場合について述べる。反転
プログラムサイクル選択信号ＰＲＳバーをＨレベルにし
ソース線ＳＬ１、ＳＬ２を接地するとともに、制御部３
７によりコラムラッチ３９ａ〜３９ｄ、Ｖppスイッチ４
０ａ〜４０ｄおよび４６ｅ、４６ｆ、書き込みバッファ
３６を非活性にし、バッファＢＦ１から共通コントロー
ルゲート線ＣＣＧＬ、トランジスタＴ６１、トランジス
タＴ１を介してメモリトランジスタＭＱ１のコントロー
ルゲートに、０Ｖを与える。この時、メモリトランジス
タＭＱ１の閾値電圧が正であればオフ、負であればオン
する。このメモリトランジスタＭＱ１のオン、オフによ
り、ビット線ＢＬ１に流れる電流の有無がセンスアンプ
４１によりＩ／Ｏ線Ｉ／Ｏの電位変化として検出され、
センスアンプ４１からこの電位変化を増幅した読み出し
信号が出力されることにより読み出しが行われる。

【００１２】また図１１は、ＥＥＰＲＯＭの書き込み時
の各種信号波形を示すタイムチャート図である。以下、
図８ないし図１１を参照しつつ、メモリセルＭＣ１が選
択された場合の書き込み動作について説明する。まず、
ラッチ開始信号ＷＥによってラッチ信号ＬＡＴＣＨがＨ
レベルとなることにより、ラッチサイクルが開始する。
ラッチサイクルの開始と共に、制御部３７によりコラム
ラッチ３９ａ〜３９ｄ、コラムデコーダ３３、書き込み
バッファ３６が活性化され、共通コントロールゲート線
ＣＣＧＬはＨレベルに設定される。一方、制御部３７の
制御によりロウデコーダ３２およびセンスアンプ４１は
非活性になる。ラッチ信号ＬＡＴＣＨがＨレベルの期間
に、コラムデコーダ３３により選択されたトランジスタ
Ｔ６１、Ｔ７１がオンし、データラッチ４３のデータ
（“Ｈ"が情報“０"、“Ｌ"が情報“１"）が書き込みバ
ッファ３６、Ｉ／Ｏ線Ｉ／Ｏおよびビット線ＢＬ１およ
びトランジスタＴ７を介してコラムラッチ３９ａにラッ
チされるとともに、Ｈレベルが共通コントロールゲート
線ＣＣＧＬおよびコントロールゲート線ＣＧＬ１を介し
てコラムラッチ３９ｃにラッチされる。そして、次に、
書き込み開始信号ＣＥが一旦、Ｈレベルになることによ
って信号ＬＡＴＣＨがＬレベルとなり、消去サイクル信
号ＥＲＳが立ち上がり消去サイクルが開始する。消去サ
イクル信号ＥＲＳがＨレベルの期間が消去サイクルとな
り、プログラムサイクル選択信号ＰＲＳ(即ち反転プロ
グラムサイクル選択信号ＰＲＳバーの反転信号)がＨレ
ベルの期間がプログラムサイクルとなる。これらの信号
ＥＲＳ、ＰＲＳのＨレベルのパルス幅は制御部３７がタ
イマー３８を利用して所定の幅になるように設定してい
る。

【００１３】消去サイクル時は、制御部３７によりロウ
デコーダ３２が活性化され、ロウデコーダ３２によりワ
ード線ＷＬ１のみがＨレベルに設定される。また、制御
部３７によりコラムデコーダ３３が非活性にされる。続
いて高電圧線ＶＰＰＬにパルス幅４ｍ(ミリ)秒程度の高
電圧Ｖppを与えることにより、Ｖppスイッチ４０ａ〜４
０ｄおよび４６ｅ、４６ｆに高電圧Ｖppが印加される。
そして、制御部３７は発振回路４５およびＶpp発生回路
４４からなる高周波発振器から数ＭＨｚの高周波の消去
用クロック信号ＣＬＫＥおよびワード線用クロック信号
ＣＬＫＷをそれぞれＶppスイッチ４０ａ、４０ｂおよび
Ｖppスイッチ４６ｅ、４６ｆに与える。また、反転プロ
グラムサイクル選択信号ＰＲＳバーがＨレベルであるた
め、ソース線ＳＬ１、ＳＬ２は接地される。このように
設定すると、Ｖppスイッチ４０ａ、４６ｅにより、Ｈレ
ベルである、ワード線ＷＬ１とコントロールゲート線Ｃ
ＧＬ１とが高電圧Ｖppに立ち上げられ、メモリトランジ
スタＭＱ１のフローティングゲート２５(図９参照)とド
レイン領域(ｎ⁺拡散領域２２)間にトンネル現象が生
じ、フローティングゲート２５への電子の注入が行わ
れ、メモリトランジスタＭＱ１の閾値電圧は正にシフト
する(情報“１"の記憶)。なお、消去サイクルが終了す
るとコントロールゲート線ＣＧＬ１の電位はＬレベルに
リセットされる。

【００１４】次に、消去サイクル信号ＥＲＳが立ち下が
り、プリチャージ信号ＰＲＣＨがＨレベルになった後、
プログラムサイクル選択信号ＰＲＳが立ち上がることに
より、プログラムサイクルが開始する。制御部３７はワ
ード線用および消去用のクロック信号ＣＬＫＷ、ＣＬＫ
Ｅを非活性にし、再び高周波発振器から数ＭＨｚの高周
波のプログラム用クロック信号ＣＬＫＰおよびワード線
用クロック信号ＣＬＫＷをＶppスイッチ４０ｃ、４０ｄ
およびＶppスイッチ４６ｅ、４６ｆに与える。この時、
反転信号ＰＲＳバーがＬレベルであるため、ソース線Ｓ
Ｌ１はフローティング状態である。このように設定する
と、コラムラッチ３９ａにＨレベルがラッチされている
場合、ワード線ＷＬ１とビット線ＢＬ１とが高電圧Ｖpp
に立ち上げられ、メモリトランジスタＭＱ１のフローテ
ィングゲート２５(図９参照)とドレイン領域(ｎ⁺拡散領
域２２)間にトンネル現象が生じ、フローティングゲー
ト２５からの電子の放出が行われ、メモリトランジスタ
ＭＱ１の閾値電圧は負にシフトする(情報“０"の記
憶)。一方、コラムラッチ３９ａにＬレベルがラッチさ
れている場合、ワード線ＷＬ１のみが高電圧Ｖppに立ち
上げられるため、メモリトランジスタＭＱ１の閾値電圧
は変化しない。このようにして、書き込みが終了する。

【００１５】次に、図８のＶpp発生回路(高電圧発生回
路)４４の内部の構成を示す回路図を図１２に示し、こ
れについて説明する。トランジスタＭ１はそのゲートと
ドレインが接続されるとともに、この接続点にキャパシ
タＣ１が接続され、トランジスタＭ１のソースは次段の
トランジスタＭ２のドレインに接続され、またトランジ
スタＭ２もそのゲートとドレインが接続されるととも
に、これにキャパシタＣ２が接続されている。トランジ
スタＭ１、Ｍ２のドレインに接続されているキャパシタ
Ｃ１、Ｃ２の他方の端子にはそれぞれ位相が反対のクロ
ック信号ＣＬＫ２、ＣＬＫ１が入力される。このような
接続を複数段連ね、初段のトランジスタＭ１のドレイン
はトランジスタＭ４のソースに接続され、トランジスタ
Ｍ４のドレインは電源電圧Ｖccに接続され、ゲートは制
御部３７の出力信号により制御され、最終段のトランジ
スタＭ３のソースがチャージポンプの出力となる。この
Ｖpp発生回路４４の出力である高電圧Ｖppが高電圧線Ｖ
ＰＰＬによりＶppスイッチ４０ａ〜４０ｄおよび４６
ｅ、４６ｆにそれぞれ入力され、制御信号に従ってコン
トロールゲート線ＣＧＬ１、ＣＧＬ２、ビット線ＢＬ
１、ＢＬ２、ワード線ＷＬ１、ＷＬ２がそれぞれ高電圧
に立ち上げられる。トランジスタＭ７は制御部３７から
の信号により高電圧Ｖppを放電する。なお、波形整形回
路２００の部分に関しては後で説明する。

【００１６】次に、図１０の高電圧スイッチの構成を高
電圧スイッチ４０ｃを例にあげて説明する。なお、他の
高電圧スイッチの構成も同様であり、説明は省略する。
トランジスタＭ５のドレインには高電圧が接続され、ソ
ースはダイオード接続されたトランジスタＭ６のドレイ
ンに接続され、さらにキャパシタＣ４の一方の電極に接
続される。ダイオード接続とはトランジスタのゲートと
ドレインを接続し、ソース・ドレイン間でダイオードを
形成するものである。トランジスタＭ６のソースはトラ
ンジスタＭ５のゲートに接続されるとともにビット線Ｂ
Ｌ１に接続される。またキャパシタＣ４の他方の電極に
はプログラム用クロック信号ＣＬＫＰが接続される。ま
たクロック信号線ＣＬＫＰとＣＬＫ２には同相のクロッ
クが入力され、それらとは逆相のクロックがクロック信
号線ＣＬＫ１に入力される(図１２参照)。

【００１７】次に、Ｖpp発生回路４４および高電圧スイ
ッチ４０ｃの動作を説明する。図１２のＶpp発生回路４
４では、クロック信号ＣＬＫ２がＬレベルの時にキャパ
シタＣ１に電荷が充電され、ＣＬＫ２が立ち上がること
により、キャパシタＣ１に充電された電荷はトランジス
タＭ１を通ってキャパシタＣ２に充電される。次にＣＬ
Ｋ２が立ち下がるとともにＣＬＫ１が立ち上がることに
より、キャパシタＣ１に電荷が充電される。このときキ
ャパシタＣ２に充電された電荷は次段のキャパシタに送
られる。このときトランジスタＭ２はダイオードの役割
をしているため、キャパシタＣ１に電荷が送られること
はない。このようにクロック信号ＣＬＫ１、ＣＬＫ２に
より電荷が次々に送られ、結果的にチャージポンプ出力
に昇圧された電圧が出力される。また、図１０の高電圧
スイッチ４０ｃはコラムラッチ３９ａがＨレベルで信号
ＢＴＴＲがＨレベルの時、ビット線ＢＬ１が立ち上が
り、信号ＣＬＫＰがＬレベルのときトランジスタＭ５が
オン状態になり、高電圧ＶppがトランジスタＭ５がオフ
になるまでキャパシタＣ４に充電され、信号ＣＬＫＰが
立ち上がることにより、キャパシタＣ４の電荷がトラン
ジスタＭ６を通ってビット線ＢＬ１に流れる。すると、
ビット線ＢＬ１に接続されているトランジスタＭ５のゲ
ート電位があがり、さらに高電圧ＶppよりキャパシタＣ
４にトランジスタＭ５がオフ状態になるまで充電される
(このとき信号ＣＬＫＰはＬレベルである)。このような
動作を繰り返すことにより、コラムラッチ３９ａの信号
によりビット線ＢＬ１を高電圧Ｖppに立ち上げることが
できる。なお、他のＶppスイッチの動作も同様である。
また、各クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫＷ、
ＣＬＫＥ、ＣＬＫＰは発振回路４５からの信号および消
去サイクル信号ＥＲＳ、プログラムサイクル選択信号Ｐ
ＲＳを基に生成される。

【００１８】以上述べたように選択トランジスタＳＱを
介して、メモリトランジスタＭＱのコントロールゲート
あるいはドレインに高電圧を与えている。しかしなが
ら、高電圧(Ｖpp)スイッチの出力を、そのままメモリト
ランジスタＭＱのコントロールゲート２６あるいはドレ
イン２２に印加すると、高電圧Ｖppの出力波形の立ち上
がりの時定数は小さく急峻に立ち上がるためトンネル酸
化膜４８ａに与えるダメージが大きく、最悪の場合、ト
ンネル酸化膜４８ａを破壊してしまう。そこで、立ち上
がりの時定数を適当に大きく設定することでトンネル酸
化膜４８ａに与えるダメージを軽減する必要があり、Ｖ
pp発生回路４４中に波形整形回路を設けている。

【００１９】図１２にはさらに波形整形回路２００が示
されている。同図においてＶpp発生回路４４の出力電圧
Ｖppを、キャパシタＣ１１およびＣ１２により分圧し、
これをサンプル信号として接続線Ｌ１を介してコンパレ
ータ２２０の負入力部に入力している。一方、コンパレ
ータ２２０の正入力部には電源電圧Ｖccの出力電圧がス
イッチトキャパシタ２１０および接続線Ｌ２を介して入
力されている。スイッチトキャパシタ２１０は、電源電
圧Ｖccと接続線Ｌ２の間に直列に接続されたトランジス
タＴ２１１およびＴ２１２、これらのトランジスタＴ２
１１、Ｔ２１２の接続点に一方の電極が接続され、他方
の電極が接地されたキャパシタＣ１４、および接続線Ｌ
２と接地間に接続されたキャパシタＣ１３より成ってい
る。トランジスタＴ２１１およびＴ２１２のゲートには
各々クロック信号φ、反転クロック信号φバーが印加さ
れ、トランジスタＴ２１１のドレインには電源電圧Ｖcc
がトランジスタＴ２１２のソースには接続線Ｌ２が接続
されている。このように構成することで、スイッチトキ
ャパシタ２１０のクロック信号φおよびキャパシタＣ１
３、Ｃ１４で決定する時定数に従い接続線２Ｌの電圧の
立ち上がりが波形整形され、この波形整形された電圧が
コンパレータ２２０の正入力部に参照電圧として入力さ
れる。従って、コンパレータ２２０は、この参照電圧と
前述したＶpp発生回路４４の出力電圧との差をフィード
バック信号ＳＦとして発生し、これによりクロック信号
ＣＬＫ１、ＣＬＫ２を制御することで、参照電圧と同様
な立ち上がり波形でＶpp発生回路４４の出力が高電圧に
立ち上がる。

【００２０】図１３には従来のＥＥＰＲＯＭを内蔵した
マイコン用の半導体集積回路の半導体基板の構造を示
す。図１３の(ａ)は半導体基板上の各機能ブロックのレ
イアウトのイメージ、図１３の(ｂ)は(ａ)のXIIIＢ−XI
IIＢ線に沿った概略的な断面図を示す。図において、１
００は半導体集積回路が形成されたＰ型の半導体基板、
１０１はＣＰＵ、１０２はＲＯＭ／ＲＡＭ、１０３は入
出力部であるＵＡＲＴ、１０４および１０５はＥＥＰＲ
ＯＭ制御系、１０７はＥＥＰＲＯＭメモリセルアレイ、
１０８はＥＥＰＲＯＭ周辺高圧系、１１０はＮウエル領
域、１１１はＰ型基板領域、１１２はＰウエル領域、１
１４はＮウエル領域１１０およびＰウエル領域１１２か
らなるツインウエル領域を示す。ＥＥＰＲＯＭメモリセ
ルアレイ１０７は図８ではメモリセルアレイ３１に相当
し、図１０ではそれぞれ１つのメモリセルＭＣおよびト
ランジスタＴからなる破線で囲まれた４つの部分に相当
する。周辺高圧系１０８は図８ではＶppスイッチ４０、
４６、Ｙゲート３５と、さらにＶpp発生回路４４の一部
(高圧部)に相当し、図１０および図１２では、図１０の
Ｖppスイッチ４０ａ〜４０ｄ、Ｖppスイッチ４６ｅ、４
６ｆ、トランジスタＴ５〜Ｔ１８、トランジスタＴ５
１、Ｔ５２、トランジスタＴ６１、Ｔ６２、Ｔ７１、Ｔ
７２、さらに図１２のＶpp発生回路４４のトランジスタ
Ｍ１〜Ｍ４、Ｍ７、キャパシタＣ１〜Ｃ３、Ｃ１１、Ｃ
１２の部分に相当する。これらの部分は図１０および図
１２で一点破線１１１ａで囲まれた部分である。ＥＥＰ
ＲＯＭ制御系１０４および１０５は、図８では書き込み
バッファ３６、センスアンプ４１、出力バッファ４２、
データラッチ４３、コラムデコーダ３３、ロウデコーダ
３２、アドレスラッチ３４、コラムラッチ３９、制御部
３７、タイマ３８、発振回路４５、およびＶpp発生回路
４４の残りの部分に相当する。また、図１０および図１
２では、図１０の書き込みバッファ３６、センスアンプ
４１、各バッファＢＦ１〜ＢＦ７、コラムデコーダ３
３、ロウデコーダ３２、コラムラッチ３９ａ〜３９ｄ、
および図１２の波形整形回路２００のキャパシタＣ１
１、Ｃ１２を除いた部分等に相当する。

【００２１】図１３の(ａ)および(ｂ)に示すように、Ｃ
ＰＵ１０１、ＲＯＭ／ＲＡＭ１０２、ＵＡＲＴ１０３、
ＥＥＰＲＯＭ制御系１０４および１０５の高電圧Ｖppが
印加されない部分は、Ｎウエル領域１１０とＰウエル領
域１１２からなるツインウエル領域１１４上にＣＭＯＳ
構造で形成される。一方、高電圧Ｖppが印加されるＥＥ
ＰＲＯＭメモリセルアレイ１０７およびＥＥＰＲＯＭ周
辺高圧系１０８は、Ｐ型基板領域１１１上にＮＭＯＳ構
造で形成される。なお、ＥＥＰＲＯＭメモリセルアレイ
１０７およびＥＥＰＲＯＭ周辺高圧系１０８が形成され
るＰ型基板領域１１１は、図１３の(ａ)に破線１１２ａ
で示すように周囲がＰウエル領域で囲まれるように形成
することが望ましい。

【００２２】このように高電圧Ｖppが印加されない領域
は、Ｐ型半導体基板に形成されたＰウエル領域１１２と
Ｎウエル領域１１０からなるツインウエル領域１１４上
に形成するようにして、最新の高集積化を図り、高電圧
Ｖppが印加される領域は、例えばＰ型基板領域１１１上
にＮＭＯＳ構造で形成することにより基板効果を低く押
さえ、高圧系の動作が可能になるようにしている。さら
にＰ型基板領域１１１をＰウエル領域で囲むようにする
ことにより、ラッチアップ耐量が増加し、ラッチアップ
現象の発生を抑えるようにしている。

【００２３】

【発明が解決しようとする課題】従来のＥＥＰＲＯＭを
内蔵したマイコン用の半導体集積回路は以上のように構
成されていた。しかしながら、例えば図１０のＶppスイ
ッチ４０ｃにおいて、高電圧Ｖppを選択的にメモリセル
に供給する際に、選択を実行するトランジスタＭ５のス
レシホールド電圧Ｖth(しきい値)とチャージポンプを構
成するトランジスタＭ６のスレシホールド電圧Ｖthとの
和よりもクロックの振幅が大きくないと、高電圧Ｖppが
出力に伝わらなかった。すなわち、クロックの振幅は電
源電圧Ｖccで決まるので、電源電圧Ｖccが低くなると高
電圧Ｖppが出力に伝わらなくなるという問題があった。
スレシホールド電圧Ｖthはソース電圧が高くなると大き
くなるので、出力が高くなるにつれ、高電圧Ｖppが出力
に伝わらなくなる。このためＶppスイッチ(高電圧スイ
ッチ)が半導体集積回路の低電圧動作の妨げとなってい
た。また、Ｖpp発生回路において、波形整形回路はＶpp
発生回路のチャージポンプの出力を入力としているが、
このチャージポンプの出力と実際のＶppスイッチの出力
では厳密には電圧波形に開きが生じるため、正確な波形
整形が行われていないという問題もあった。特にＶppス
イッチの能力が向上すると、このチャージポンプの出力
と実際のＶppスイッチの出力では電圧に開きが生じる。

【００２４】この発明は、上記の問題点を解決するため
になされたもので、低い電源電圧Ｖccにおいて高電圧Ｖ
ppを出力に伝えることを可能にしたＶppスイッチを備え
た半導体集積回路等を提供することを目的とする。

【００２５】

【課題を解決するための手段】上記の目的に鑑み、この
発明の請求項１の発明は、データの電気的書き込み、消
去が可能な不揮発性メモリトランジスタから構成される
メモリセルが多数、マトリクス状に配置されたＥＥＰＲ
ＯＭメモリセルアレイと、このメモリセルアレイへのデ
ータの書き込み、消去に必要な高電圧を発生する手段
と、上記高電圧を選択的にメモリセルに供給する手段
と、これらの手段を制御してメモリセルアレイへのデー
タの書き込み、読み出しおよび消去を制御する手段と、
を備え、上記高電圧を選択的にメモリセルに供給する手
段が、選択を実行する選択用トランジスタと、複数段の
チャージポンプを構成する複数のドレイン・ゲート間が
接続されたチャージポンプ用トランジスタおよび複数の
キャパシタを含むことを特徴とする半導体集積回路にあ
る。

【００２６】また請求項２の発明は、データの電気的書
き込み、消去が可能な不揮発性メモリトランジスタから
構成されるメモリセルが多数、マトリクス状に配置され
たＥＥＰＲＯＭメモリセルアレイと、このメモリセルア
レイへのデータの書き込み、消去に必要な高電圧を発生
する手段と、上記高電圧を選択的にメモリセルに供給す
る手段と、これらの手段を制御してメモリセルアレイへ
のデータの書き込み、読み出しおよび消去を制御する手
段と、を備え、上記高電圧を選択的にメモリセルに供給
する手段が、選択を実行する選択用トランジスタと、チ
ャージポンプを構成するドレイン・ゲート間が接続され
たチャージポンプ用トランジスタおよびキャパシタとを
含み、上記選択用トランジスタとチャージポンプ用トラ
ンジスタとのしきい値が異なる値に設定され、かつチャ
ージポンプ用トランジスタのしきい値を選択用トランジ
スタのしきい値より低くしたことを特徴とする半導体集
積回路にある。

【００２７】また請求項３の発明は、データの電気的書
き込み、消去が可能な不揮発性メモリトランジスタから
構成されるメモリセルが多数、マトリクス状に配置され
たＥＥＰＲＯＭメモリセルアレイと、このメモリセルア
レイへのデータの書き込み、消去に必要な高電圧を発生
する手段と、上記高電圧を選択的にメモリセルに供給す
る手段と、これらの手段を制御してメモリセルアレイへ
のデータの書き込み、読み出しおよび消去を制御する手
段と、を備え、上記高電圧を選択的にメモリセルに供給
する手段が、選択を実行する選択用トランジスタと、複
数段のチャージポンプを構成する複数のドレイン・ゲー
ト間が接続されたチャージポンプ用トランジスタおよび
複数のキャパシタを含み、上記選択用トランジスタとチ
ャージポンプ用トランジスタとのしきい値が異なる値に
設定され、かつチャージポンプ用トランジスタのしきい
値を選択用トランジスタのしきい値より低くしたことを
特徴とする半導体集積回路にある。

【００２８】また請求項４の発明は、データの電気的書
き込み、消去が可能な不揮発性メモリトランジスタから
構成されるメモリセルが多数、マトリクス状に配置され
たＥＥＰＲＯＭメモリセルアレイと、このメモリセルア
レイへのデータの書き込み、消去に必要な高電圧を発生
する手段と、上記高電圧を選択的にメモリセルに供給す
る手段と、上記高電圧の立ち上がりが急峻に立ち上がら
ないように波形整形する手段と、これらの手段を制御し
てメモリセルアレイへのデータの書き込み、読み出しお
よび消去を制御する手段と、を備え、上記波形整形手段
が、上記高電圧を選択的にメモリセルに供給する手段を
経た後の高電圧を入力とすることを特徴とする半導体集
積回路にある。

【００２９】また請求項５の発明は、請求項４の発明に
おいて、上記波形整形手段が、これへの入力を得るため
だけの、高電圧を選択的にメモリセルに供給する手段の
ダミー回路を備えていることを特徴とする半導体集積回
路にある。

【００３０】また請求項６の発明は、請求項４の発明に
おいて、上記高電圧を選択的にメモリセルに供給する手
段を経た後の高電圧のうち最も高い高電圧を検出し、こ
れを上記波形整形手段への入力として供給する高電圧検
出手段をさらに備えた半導体集積回路にある。

【００３１】

【作用】請求項１の発明では、高電圧を選択的にメモリ
セルに供給する手段であるＶppスイッチにおいて、チャ
ージポンプ用のドレイン・ゲート間を接続(ダイオード
接続)したトランジスタとキャパシタとを複数段設ける
ことにより、チャージアップ能力を向上させ、より低い
電源電圧Ｖccでも動作するようにした。

【００３２】また、請求項２の発明では、高電圧を選択
的にメモリセルに供給する手段であるＶppスイッチにお
いて、オン／オフを選択するトランジスタのスレシホー
ルド電圧Ｖthより、チャージポンプ用のダイオード接続
したトランジスタのスレシホールド電圧Ｖthを低く設定
(マルチＶthとする)することにより、選択用のトランジ
スタの動作を確保したままダイオード接続のトランジス
タのスレシホールド電圧Ｖthを低くすることを可能に
し、これによりチャージアップ能力を向上させ、より低
い電源電圧Ｖccでも動作するようにした。

【００３３】また、請求項３の発明では、請求項１およ
び２の発明を組み合わせて、高電圧を選択的にメモリセ
ルに供給する手段において、Ｖppスイッチのチャージポ
ンプを複数段にし、さらにオン／オフを選択するトラン
ジスタのスレシホールド電圧Ｖthより、チャージポンプ
用のダイオード接続したトランジスタのスレシホールド
電圧Ｖthを低く設定することにより一層、チャージアッ
プ能力を向上させ、より低い電源電圧Ｖccでも動作する
ようにした。

【００３４】また、請求項４〜６の発明は、高電圧発生
手段の電圧とＶppスイッチの実際の出力する電圧には厳
密には差があり、特にＶppスイッチのチャージアップ能
力が向上するとその差が開くので、Ｖppスイッチの出力
する高電圧の立ち上がりが急峻に立ち上がらないように
する波形整形手段のモニター点を、Ｖppスイッチの後に
することにより、より正確な波形整形を可能にした。特
に請求項５では、フィードバック用の高電圧を得るため
だけのダミーのＶppスイッチを高電圧発生手段に設け
た。また請求項６では、Ｖppスイッチが接続されている
メモリセルアレイの全ての線から最も高い高電圧を検出
する高電圧検出手段を設け、これを波形整形手段の入力
へフィードバックして、これを基準に波形整形を行うよ
うにし、より確実に電圧が急峻に立ち上がるのを抑える
ようにした。

【００３５】

【実施例】

実施例１．図１はこの発明の請求項１の発明による半導
体集積回路におけるＥＥＰＲＯＭメモリセルアレイ周辺
の回路構成を示す図である。なおこの発明の半導体集積
回路におけるＥＥＰＲＯＭ全体の構成は図８に示す従来
のものと基本的に同じであり、また半導体集積回路全体
の構成も図７および１３に示す従来のものと基本的には
同じである。図１において、４００ａ〜４００ｄおよび
４６０ｅ、４６０ｆは図１０に示す従来のＶppスイッチ
４０ａ〜４０ｄおよび４６ｅ、４６ｆにそれぞれ対応す
るＶppスイッチである。その他の部分は基本的に従来の
ものと同じである。Ｖppスイッチ４００ａ〜４００ｄお
よび４６０ｅ、４６０ｆは同じ構成であるので、４００
ｃについて説明する。

【００３６】Ｍ５０は高電圧を選択的にメモリセルに供
給する際の選択を実行する選択用のダイオードである。
Ｍ６０、Ｍ７０、およびＣ４０、Ｃ５０は複数段(例え
ば２段)のチャージポンプを構成するチャージポンプ用
トランジスタおよびコンデンサである。ダイオード接続
したトランジスタＭ６０のソースには、このソースにゲ
ートおよびドレインをそれぞれ接続したトランジスタＭ
７０が接続され、トランジスタＭ７０のソースにはビッ
ト線ＢＬ１が接続されている。トランジスタＭ６０とＭ
７０の接続点にはコンデンサＣ５０を介して、コンデン
サＣ４０に加えるクロックＣＬＫＰと逆位相のクロック
ＣＬＫＰ２が加えられる。また、トランジスタＭ５０の
ゲートはビット線ＢＬ１に接続されている。すなわち、
この実施例のＶppスイッチでは複数段のチャージポンプ
を構成して、チャージポンプ機能の向上を図っている。

【００３７】図２はこの発明の半導体集積回路における
Ｖpp発生回路(高電圧発生回路)４４(図８参照)の回路構
成を示す図である。図１２に示す従来のものと異なる点
は、クロック信号ＣＬＫＷ、ＣＬＫＥ、ＣＬＫＰのそれ
ぞれの逆位相のクロック信号ＣＬＫＷ２、ＣＬＫＥ２、
ＣＬＫＰ２を作る部分が付加されている点である。

【００３８】なお請求項中のＥＥＰＲＯＭメモリセルア
レイは、図１のメモリセルＭＣ１、ＭＣ２、ＭＣ３、Ｍ
Ｃ４の部分を含む。高電圧発生手段は、図２に示す部分
を含む。高電圧を選択的に供給する手段は、図１のＶpp
スイッチ４００ａ〜４００ｄ、４６０ｅおよび４６０ｆ
を含む。そして制御手段は図１の上記ＥＥＰＲＯＭメモ
リセルアレイおよび高電圧供給手段を除く部分等を含
む、図１３のＥＥＰＲＯＭ制御系１０４、１０５等を含
む。

【００３９】次に、この発明の特徴であるＶppスイッチ
の動作を、図１のＶppスイッチ４００ｃを例にあげて説
明する。Ｖppスイッチ４００ｃはコラムラッチ３９ａが
Ｈレベルでビット信号トランスファ制御信号ＢＴＴＲが
Ｈレベルの時、ビット線ＢＬ１が立ち上がり、クロック
信号ＣＬＫＰがＬレベルの時、トランジスタＭ５０がオ
ン状態になり、高電圧ＶppがトランジスタＭ５０がオフ
になるまでコンデンサＣ４０に充電される。次にクロッ
ク信号ＣＬＫＰが立ち上がり逆位相のクロックＣＬＫＰ
２が立ち下がることにより、キャパシタＣ４０の電荷が
トランジスタＭ６０を通って、トランジスタＭ６０がオ
フになるまでコンデンサＣ５０に転送される。そして次
にクロック信号ＣＬＫＰ２が立ち上がると、キャパシタ
Ｃ５０の電荷はトランジスタＭ７０を通ってトランジス
タＭ７０がオフになるまでビット線ＢＬ１に流れる。す
るとビット線ＢＬ１に接続されているトランジスタＭ５
０のゲート電位が上がり、さらに高電圧Ｖppによりキャ
パシタＣ４０にトランジスタＭ５０がオフになるまで充
電される。

【００４０】この時、キャパシタＣ４０、Ｃ５０を介し
て振幅がＶccであるクロック信号ＣＬＫＰ、ＣＬＫＰ２
が電圧を上げ、トランジスタＭ５０、Ｍ６０、Ｍ７０の
スレシホールド電圧Ｖthで電圧がロスするので、目安と
しては、２Ｖcc＞３Ｖthの時、高電圧Ｖppを伝えること
ができる。従ってＶcc＞２Ｖthの時に高電圧を伝えるこ
とが可能であった従来のものに比べ、より低い電源電圧
Ｖccで高電圧を伝えることが可能となり、より低い電源
電圧Ｖccで動作可能となる。

【００４１】実施例２．図３はこの発明の請求項２の発
明による半導体集積回路のＥＥＰＲＯＭメモリセルアレ
イの周辺の回路構成を示す図である。この実施例では各
Ｖppスイッチの選択用トランジスタとチャージポンプ用
トランジスタのスレシホールド電圧Ｖthを異なる値に設
定し、かつチャージポンプ用トランジスタのスレシホー
ルド電圧Ｖthを選択用トランジスタのスレシホールド電
圧Ｖthより低くて、チャージポンプ機能の向上を図って
いる。図３において、４１０ａ〜４１０ｄおよび４７０
ｅ、４７０ｆはこの実施例によるＶppスイッチである。
その他の部分は基本的に従来のものと同じである。Ｖpp
スイッチ４１０ａ〜４１０ｄおよび４７０ｅ、４７０ｆ
は同じ構成であるので、４１０ｃについて説明する。

【００４２】Ｍ５１は高電圧を選択的にメモリセルに供
給する際の選択を実行する選択用のトランジスタであ
る。Ｍ６１およびＣ４０はチャージポンプを構成するチ
ャージポンプ用トランジスタおよびコンデンサである。
ダイオード接続したトランジスタＭ６１のソースにはビ
ット線ＢＬ１が接続されている。選択用トランジスタＭ
５１はビット線ＢＬ１がＬレベルの時、十分にカットオ
フできるスレシホールド電圧Ｖthに設定し、チャージポ
ンプ用トランジスタＭ６１はスレシホールド電圧Ｖthを
低くし、高電圧Ｖppのビット線ＢＬ１への伝達能力をア
ップさせるようにする。

【００４３】選択用のトランジスタＭ５１のスレシホー
ルド電圧ＶthをＶth１、チャージポンプ用のトランジス
タＭ６１のスレシホールド電圧ＶthをＶth２とすると、
Ｖcc＞Ｖth１＋Ｖth２の時、高電圧Ｖppが伝達可能とな
る。すなわち、チャージポンプ用のトランジスタＭ６１
のスレシホールド電圧Ｖth２を低くすることにより、よ
り低い電源電圧Ｖccで動作可能となる。

【００４４】実施例３．図４はこの発明の請求項３の発
明による半導体集積回路のＥＥＰＲＯＭメモリセルアレ
イ周辺の回路構成を示す図である。この実施例ではＶpp
スイッチのチャージポンプを複数段(例えば２段)にする
と共に、選択用トランジスタとチャージポンプ用トラン
ジスタのスレシホールド電圧Ｖthをそれぞれ異なる値に
設定し、チャージポンプ用トランジスタのスレシホール
ド電圧Ｖthを選択用トランジスタのスレシホールド電圧
Ｖthより低くて、より一層、チャージポンプ機能の向上
を図っている。図４において、４２０ａ〜４２０ｄおよ
び４８０ｅ、４８０ｆはこの実施例によるＶppスイッチ
である。その他の部分は基本的に従来のものと同じであ
る。Ｖppスイッチ４２０ａ〜４２０ｄおよび４８０ｅ、
４８０ｆは同じ構成であるので、４２０ｃについて説明
する。

【００４５】この実施例ではトランジスタＭ６１、Ｍ７
１およびコンデンサＣ４０、Ｃ５０により複数段(２段)
のチャージポンプを構成すると共に、選択用トランジス
タＭ５１とチャージポンプ用トランジスタＭ６１、Ｍ７
１のスレシホールド電圧Ｖthを異なった値に設定してい
る。トランジスタＭ５１のスレシホールド電圧ＶthをＶ
th１、トランジスタＭ６１、Ｍ７１のスレシホールド電
圧ＶthをＶth２とすると２Ｖcc＞Ｖth１＋２Ｖth２の
時、高電圧Ｖppが伝達可能となり、チャージポンプ用ト
ランジスタＭ６１、Ｍ７１のスレシホールド電圧Ｖth２
を低くすることによりより、一層低い電源電圧Ｖccで動
作可能となる。なお、上記実施例１および実施例３では
チャージポンプを２段で構成したが、これらの発明はこ
れに限定されず、所望の段数で構成することが可能であ
る。

【００４６】実施例４．図５はこの発明の請求項４およ
び５の発明による半導体集積回路のＶpp発生回路(図８
参照)の回路構成を示す図である。波形整形手段である
波形整形回路２００はＶppスイッチの出力の立ち上がり
が急峻に立ち上がるのを抑えるために、高電圧の波形整
形を行う回路であり、図１２に示すように従来はＶpp発
生回路のトランジスタＭ１〜Ｍ４、Ｍ７およびコンデン
サＣ１〜Ｃ３等から構成されるチャージポンプの出力を
フィードバックし、これに基づき波形整形を行ってい
た。しかしながらこのチャージポンプの出力と実際のＶ
ppスイッチの出力の電圧波形は厳密には異なる。特に上
述した実施例のように、Ｖppスイッチのチャージポンプ
機能を向上させた場合、これらの電圧の差は開く。この
ため、波形整形回路２００の入力(コンデンサＣ１１へ
の信号)としてＶppスイッチから出力された後の電圧を
モニタするほうが、より正確な波形整形が可能である。
そこでこの実施例のＶpp発生回路では、この回路内に波
形整形回路２００への入力を得るためだけのダミー回路
であるダミーＶppスイッチ４００を設け、これの出力を
波形整形回路２００への入力とすることにより、より正
確な波形整形を可能にした。

【００４７】実施例５．図６はこの発明の請求項６の発
明による半導体集積回路のＥＥＰＲＯＭメモリセルアレ
イ周辺の回路構成を示す図である。この実施例も実施例
４と同様により正確な波形整形を行うことを目的とした
ものである。この実施例では、ダーミＶppスイッチをＶ
pp発生回路内に設ける代わりに、図６に示すようにメモ
リセルアレイの縦方向に延びる全てのビット線ＢＬ１、
ＢＬ２、およびコントロールゲート線ＣＧＬ１、ＣＧＬ
２(図６では４本)、横方向に延びる全てのワード線ＷＬ
１、ＷＬ２(図６では２本)に、接続されたそれぞれのＶ
ppスイッチの出力を検出する出力検出用トランジスタＴ
１０１〜Ｔ１０６を設けた(高電圧検出手段)。そしてこ
れらの出力検出用トランジスタＴ１０１〜Ｔ１０６を並
列に接続することにより、検出された出力のうち最も大
きいものを検出出力５００とし、これを図５に示すダー
ミＶppスイッチ４００の出力の代わりに波形整形回路２
００の入力へ供給するようにした(コンデンサＣ１１に
供給)。これにより、最も高い出力を発生しているＶpp
スイッチの出力をフィードバックし、これを基準に波形
整形を行うので、より確実に高電圧の急峻な立ち上がり
を抑えることが可能となる。

【００４８】

【発明の効果】以上のように請求項１の発明では、高電
圧を選択的にメモリセルに供給する手段であるＶppスイ
ッチにおいて、チャージポンプ用のドレイン・ゲート間
が接続されたトランジスタとキャパシタとを複数段設
け、複数段のチャージポンプを構成することによりチャ
ージアップ能力を向上させたので、低い電源電圧Ｖccで
も高電圧Ｖppの伝達が可能になり、より低い電源電圧Ｖ
ccでも動作可能な半導体集積回路を提供できる等の効果
が得られる。

【００４９】また、請求項２の発明では、高電圧を選択
的にメモリセルに供給する手段であるＶppスイッチにお
いて、オン／オフを選択する選択用のトランジスタのス
レシホールド電圧Ｖthより、チャージポンプ用のダイオ
ード接続したトランジスタのスレシホールド電圧Ｖthを
低く設定することにより、選択用のトランジスタの動作
を確保したままダイオード接続のトランジスタのスレシ
ホールド電圧Ｖthを低くすることを可能にし、これによ
りチャージアップ能力を向上させた。これにより、低い
電源電圧Ｖccでも高電圧Ｖppの伝達が可能になり、より
低い電源電圧Ｖccでも動作可能な半導体集積回路を提供
できる等の効果が得られる。

【００５０】また、請求項３の発明では、請求項１およ
び２の発明を組み合わせて、高電圧を選択的にメモリセ
ルに供給する手段であるＶppスイッチのチャージポンプ
を複数段にし、さらにオン／オフを選択するトランジス
タのスレシホールド電圧Ｖthより、チャージポンプ用の
ダイオード接続したトランジスタのスレシホールド電圧
Ｖthを低く設定することにより一層、チャージアップ能
力を向上させ、より低い電源電圧Ｖccでも動作可能な半
導体集積回路を提供できる等の効果が得られる。

【００５１】また、請求項４〜６の発明では、高電圧発
生手段のチャージポンプの発生する電圧とＶppスイッチ
の出力する電圧では厳密には差があり、特にＶppスイッ
チのチャージアップ能力を向上させた場合にはこの差が
開くため、Ｖppスイッチの出力する高電圧の立ち上がり
が急峻に立ち上がらないようにする波形整形手段のモニ
ター点を、Ｖppスイッチの後にすることにより、より正
確な波形整形を可能にし、高い信頼性の半導体集積回路
を提供できる効果が得られる。

【００５２】特に請求項５の発明では、フィードバック
用の高電圧を得るためだけのダミーＶppスイッチを高電
圧発生手段に設けるだけで、容易にこれを実現した。ま
た請求項６では、Ｖppスイッチが接続されているメモリ
セルアレイの全ての線から最も高い高電圧を検出する高
電圧検出手段を設け、これを波形整形手段の入力へフィ
ードバックして、これを基準に波形整形を行うように
し、より確実に電圧が急峻に立ち上がるのを抑えられ
る、信頼性のより高い半導体集積回路を実現した。

【図面の簡単な説明】

【図１】この発明の実施例１による半導体集積回路のＥ
ＥＰＲＯＭメモリセルアレイの周辺の構成を示す回路図
である。

【図２】この発明の半導体集積回路のＶpp発生回路の構
成を示す回路図である。

【図３】この発明の実施例２による半導体集積回路のＥ
ＥＰＲＯＭメモリセルアレイの周辺の構成を示す回路図
である。

【図４】この発明の実施例３による半導体集積回路のＥ
ＥＰＲＯＭメモリセルアレイの周辺の構成を示す回路図
である。

【図５】この発明の実施例４による半導体集積回路のＶ
pp発生回路の構成を示す回路図である。

【図６】この発明の実施例５による半導体集積回路のＥ
ＥＰＲＯＭメモリセルアレイの周辺の構成を示す回路図
である。

【図７】一般的なＥＥＰＲＯＭを内蔵したＩＣカード用
マイコンの構成を概略的に示すブロック図である。

【図８】図７のＥＥＰＲＯＭの全体構成を示すブロック
図である。

【図９】(ａ)は図８のＥＥＰＲＯＭのメモリセルアレイ
中の１つのメモリセルの断面図、(ｂ)は(ａ)の等価回路
図である。

【図１０】図８のＥＥＰＲＯＭのメモリセルアレイの周
辺の構成を示す回路図である。

【図１１】ＥＥＰＲＯＭの書き込み時の各種信号のタイ
ミングチャート図である。

【図１２】図７のＶpp発生回路の構成を示す回路図であ
る。

【図１３】(ａ)はＥＥＰＲＯＭを内蔵したマイコン用半
導体集積回路の半導体基板の各機能ブロックのレイアウ
トのイメージを示す図、(ｂ)は(ａ)のXIIIＢ−XIIIＢ線
に沿った概略的な断面図である。

【符号の説明】

１００半導体基板(半導体集積回路) １０１ＣＰＵ１０２ＲＯＭ／ＲＡＭ１０３ＵＡＲＴ(入出力部) １０４ＥＥＰＲＯＭ制御系１０５ＥＥＰＲＯＭ制御系１０７ＥＥＰＲＯＭメモリセルアレイ１０８ＥＥＰＲＯＭ周辺高圧系４００ダミーＶppスイッチ４００ａＶppスイッチ４００ｂＶppスイッチ４００ｃＶppスイッチ４００ｄＶppスイッチ４１０ａＶppスイッチ４１０ｂＶppスイッチ４１０ｃＶppスイッチ４１０ｄＶppスイッチ４２０ａＶppスイッチ４２０ｂＶppスイッチ４２０ｃＶppスイッチ４２０ｄＶppスイッチ４６０ｅＶppスイッチ４６０ｆＶppスイッチ４７０ｅＶppスイッチ４７０ｆＶppスイッチ４８０ｅＶppスイッチ４８０ｆＶppスイッチＣ４０キャパシタＣ５０キャパシタＭ５０選択用トランジスタＭ５１選択用トランジスタＭ６０チャージポンプ用トランジスタＭ６１チャージポンプ用トランジスタＭ７０チャージポンプ用トランジスタＭ７１チャージポンプ用トランジスタ

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【手続補正書】

【提出日】平成６年６月７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】図１２にはさらに波形整形回路２００が示
されている。同図においてＶpp発生回路４４の出力電圧
Ｖppを、キャパシタＣ１１およびＣ１２により分圧し、
これをサンプル信号として接続線Ｌ１を介してコンパレ
ータ２２０の負入力部に入力している。一方、コンパレ
ータ２２０の正入力部には電源電圧Ｖccの出力電圧がス
イッチトキャパシタ２１０および接続線Ｌ２を介して入
力されている。スイッチトキャパシタ２１０は、電源電
圧Ｖccと接続線Ｌ２の間に直列に接続されたトランジス
タＴ２１１およびＴ２１２、これらのトランジスタＴ２
１１、Ｔ２１２の接続点に一方の電極が接続され、他方
の電極が接地されたキャパシタＣ１４、および接続線Ｌ
２と接地間に接続されたキャパシタＣ１３より成ってい
る。トランジスタＴ２１１およびＴ２１２のゲートには
各々クロック信号φ、反転クロック信号φバーが印加さ
れ、トランジスタＴ２１１のドレインには電源電圧Ｖcc
がトランジスタＴ２１２のソースには接続線Ｌ２が接続
されている。このように構成することで、スイッチトキ
ャパシタ２１０のクロック信号φおよびキャパシタＣ１
３、Ｃ１４で決定する時定数に従い接続線Ｌ２の電圧の
立ち上がりが波形整形され、この波形整形された電圧が
コンパレータ２２０の正入力部に参照電圧として入力さ
れる。従って、コンパレータ２２０は、この参照電圧と
前述したＶpp発生回路４４の出力電圧との差をフィード
バック信号ＳＦとして発生し、これによりクロック信号
ＣＬＫ１、ＣＬＫ２を制御することで、参照電圧と同様
な立ち上がり波形でＶpp発生回路４４の出力が高電圧に
立ち上がる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００３６

【補正方法】変更

【補正内容】

【００３６】Ｍ５０は高電圧を選択的にメモリセルに供
給する際の選択を実行する選択用のトランジスタであ
る。Ｍ６０、Ｍ７０、およびＣ４０、Ｃ５０は複数段
(例えば２段)のチャージポンプを構成するチャージポン
プ用トランジスタおよびコンデンサである。ダイオード
接続したトランジスタＭ６０のソースには、このソース
にゲートおよびドレインをそれぞれ接続したトランジス
タＭ７０が接続され、トランジスタＭ７０のソースには
ビット線ＢＬ１が接続されている。トランジスタＭ６０
とＭ７０の接続点にはコンデンサＣ５０を介して、コン
デンサＣ４０に加えるクロックＣＬＫＰと逆位相のクロ
ックＣＬＫＰ２が加えられる。また、トランジスタＭ５
０のゲートはビット線ＢＬ１に接続されている。すなわ
ち、この実施例のＶppスイッチでは複数段のチャージポ
ンプを構成して、チャージポンプ機能の向上を図ってい
る。

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図８

【補正方法】変更

【補正内容】

【図８】

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図１１

【補正方法】変更

【補正内容】

【図１１】

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図１３

【補正方法】変更

【補正内容】

【図１３】

Claims

【特許請求の範囲】

【請求項１】データの電気的書き込み、消去が可能な
不揮発性メモリトランジスタから構成されるメモリセル
が多数、マトリクス状に配置されたＥＥＰＲＯＭメモリ
セルアレイと、このメモリセルアレイへのデータの書き込み、消去に必
要な高電圧を発生する手段と、上記高電圧を選択的にメモリセルに供給する手段と、これらの手段を制御してメモリセルアレイへのデータの
書き込み、読み出しおよび消去を制御する手段と、を備え、上記高電圧を選択的にメモリセルに供給する手
段が、選択を実行する選択用トランジスタと、複数段の
チャージポンプを構成する複数のドレイン・ゲート間が
接続されたチャージポンプ用トランジスタおよび複数の
キャパシタを含むことを特徴とする半導体集積回路。
【請求項２】データの電気的書き込み、消去が可能な
不揮発性メモリトランジスタから構成されるメモリセル
が多数、マトリクス状に配置されたＥＥＰＲＯＭメモリ
セルアレイと、このメモリセルアレイへのデータの書き込み、消去に必
要な高電圧を発生する手段と、上記高電圧を選択的にメモリセルに供給する手段と、これらの手段を制御してメモリセルアレイへのデータの
書き込み、読み出しおよび消去を制御する手段と、を備え、上記高電圧を選択的にメモリセルに供給する手
段が、選択を実行する選択用トランジスタと、チャージ
ポンプを構成するドレイン・ゲート間が接続されたチャ
ージポンプ用トランジスタおよびキャパシタとを含み、
上記選択用トランジスタとチャージポンプ用トランジス
タとのしきい値が異なる値に設定され、かつチャージポ
ンプ用トランジスタのしきい値を選択用トランジスタの
しきい値より低くしたことを特徴とする半導体集積回
路。
【請求項３】データの電気的書き込み、消去が可能な
不揮発性メモリトランジスタから構成されるメモリセル
が多数、マトリクス状に配置されたＥＥＰＲＯＭメモリ
セルアレイと、このメモリセルアレイへのデータの書き込み、消去に必
要な高電圧を発生する手段と、上記高電圧を選択的にメモリセルに供給する手段と、これらの手段を制御してメモリセルアレイへのデータの
書き込み、読み出しおよび消去を制御する手段と、を備え、上記高電圧を選択的にメモリセルに供給する手
段が、選択を実行する選択用トランジスタと、複数段の
チャージポンプを構成する複数のドレイン・ゲート間が
接続されたチャージポンプ用トランジスタおよび複数の
キャパシタを含み、上記選択用トランジスタとチャージ
ポンプ用トランジスタとのしきい値が異なる値に設定さ
れ、かつチャージポンプ用トランジスタのしきい値を選
択用トランジスタのしきい値より低くしたことを特徴と
する半導体集積回路。
【請求項４】データの電気的書き込み、消去が可能な
不揮発性メモリトランジスタから構成されるメモリセル
が多数、マトリクス状に配置されたＥＥＰＲＯＭメモリ
セルアレイと、このメモリセルアレイへのデータの書き込み、消去に必
要な高電圧を発生する手段と、上記高電圧を選択的にメモリセルに供給する手段と、上記高電圧の立ち上がりが急峻に立ち上がらないように
高電圧を波形整形する手段と、これらの手段を制御してメモリセルアレイへのデータの
書き込み、読み出しおよび消去を制御する手段と、を備え、上記波形整形手段が、上記高電圧を選択的にメ
モリセルに供給する手段を経た後の高電圧を入力とし、
これに基づいて波形整形を行うことを特徴とする半導体
集積回路。
【請求項５】上記波形整形手段が、これへの入力を得
るためだけの、上記高電圧を選択的にメモリセルに供給
する手段のダミー回路を備えていることを特徴とする請
求項４の半導体集積回路。
【請求項６】上記高電圧を選択的にメモリセルに供給
する手段を経た後の高電圧のうち最も高い高電圧を検出
し、これを上記波形整形手段への入力として供給する高
電圧検出手段をさらに備えた請求項４の半導体集積回
路。