KR100200720B1 - 반도체 메모리 장치의 내부 승압 전원 감지 회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 내부 승압 전원 감지 회로에 관하여 게시한다. 본 발명은 반도체 메모리 장치의 저전력 모드가 인에이블되면 적은 양의 전류를 공급하고 저전력 모드가 디세이블되면 많은 양의 전류를 공급하는 전류원 및 상기 전류원에 전원단이 연결되어 있고, 반도체 메모리 장치의 내부 승압 전원인 Vpp를 감지하여 Vpp가 규정 전압보다 높으면 논리 로우 레벨의 신호를 출력시키고, Vpp가 규정 전압보다 낮으면 논리 하이 레벨의 신호를 출력하는 입력제어부를 구비함으로써 전력 소모는 감소된다.

Description

반도체 메모리 장치의 내부 승압 전원 감지 회로

본 발명은 반도체 메모리 장치의 내부 승압 전원 감지 회로에 관한 것으로서, 특히 전력 소모를 감소시킬 수 있는 반도체 메모리 장치의 내부 승압 전원 감지 회로에 관한 것이다.

반도체 칩의 크기가 커지면서 외부에서 공급되는 높은 전압은 내부 회로에 도달하는 과정에서 여러 가지 소자들에 의하여 손실이 발생하므로 원하는 전압을 얻을 수가 없게 되어 이에 대한 대책으로서 내부에서 승압된 전압이 필요하게 되었다. 이로 인해 개발된 것이 내부 승압 전원 회로이다. 그 중에서도 Vpp를 발생시키는 회로를 액티브 키커(Active Kicker) 회로라고 한다.

도 1은 일반적인 반도체 메모리 장치의 액티브 키커 회로도이다. 동도의 구조는 DET 신호가 일단에 연결된 승압 캐패시터(pumping capacitor)(11)와, 드레인과 게이트가 공통으로 VDD에 연결되고 소오스는 상기 승압 캐패시터(11)의 타단에 연결된 제1NMOS트랜지스터(13)와, 드레인과 게이트가 접속되어 상기 제1NMOS트랜지스터(13)의 소오스에 연결된 제2NMOS트랜지스터(15)로 이루어져있다.상기 제2NMOS트랜지스터(15)의 소오스로부터 승압 전압인 Vpp가 출력된다.

도 1에서 전압이 승압되는 과정을 설명하기로 한다. 먼저 제1NMOS트랜지스터(13)의 소오스와 승압 캐패시터(11)의 타단과 제2NMOS트랜지스터(15)의 드레인이 공통으로 접속된 노드를 N1노드라 한다. 그러면 N1노드는 항상 (VDD-Vt)로 프리차지(precharge)된 상태로 된다. 왜냐하면 제1NMOS트랜지스터(13)는 다이오드의 기능을 가지게 되므로 VDD에 의해 항상 턴온(turn-on)되기 때문이다. 이 상태에서 DET가 논리 하이(high) 레벨이 되면 승압 캐패시터(11)는 충전되고 충전 전압으로 인하여 N1 노드는 (VDD-Vt)보다 높은 전위로 상승되어 제2NMOS트랜지스터를 통해서 출력된다. 이것이 승압 전압인 Vpp 이다. 이와 같이 Vpp는 DET에 의해 콘트롤되는데 DET는 다음의 내부 승압 전원 감지 회로로부터 출력된다.

도 2는 종래의 동기식 DRAM 반도체 장치의 내부 승압 전원 감지 회로의 회로도이다. 동도의 구조는 항상 일정한 전류를 공급하는 전류원(current source)(21)과, Vpp와 입력제어 신호인 PRD에 의하여 상기 전류원(11)으로부터 공급되는 전류를 출력하거나 또는 차단하는 입력제어부(23) 및 상기 입력제어부(23)의 출력이 반전된 신호인 DET 신호를 출력하는 인버터(25)로 구성되어있다.

상기 전류원(21)은 소오스가 VDD에 연결되고 게이트는 접지되며 드레인은 입력제어부(23)에 연결된 PMOS트랜지스터(21)이다.

상기 입력제어부(23)는 드레인은 상기 PMOS트랜지스터(21)의 드레인에 연결되고 게이트는 Vpp에 연결된 제1NMOS트랜지스터(201)와, 드레인은 제1NMOS트랜지스터(201)의 소오스에 연결되고 게이트는 PRD에 연결된 제2NMOS트랜지스터(203) 및 드레인은 제2NMOS트랜지스터(203)의 소오스에 연결되고 게이트는 Vpp에 연결되며 소오스는 접지된 제3NMOS트랜지스터(205)로 구성되어있다.

상기 인버터(25)는 입력단이 상기 제1NMOS트랜지스터(201)의 소오스에 연결되어있다.

도 2의 내부 승압 전원 감지 회로가 내부 승압 전압 제어 신호인 DET를 발생시키는 동작 과정을 설명하기로 한다. Vpp는 항상 일정한 전압을 유지하여야 한다. 그런데 실상은 약간씩 변화하게된다. 때문에 규정된 전압을 Vtarget이라 하면, PRD가 인에이블(enable) 즉, 논리 하이 레벨(logic high level)인 상태에서 Vpp가 Vtarget보다 낮아지면 인버터(25)의 입력이 인버터의 트립 포인트(trip point)보다 낮아진다. 그로 인하여 DET가 논리 하이 레벨이 되므로 후단에 연결된 도 1의 액티브 키커의 승압 캐패시터(11)를 충전시켜서 낮아진 Vpp를 승압시켜서 Vtarget까지 높여준다.

PRD가 인에이블된 상태에서 Vpp가 Vtarget보다 높아지면 인버터(25)의 입력이 인버터(25)의 트립 포인트보다 높아진다. 그로 인하여 DET는 논리 로우 레벨이 되므로 후단에 연결된 도 1의 액티브 키커의 승압 캐패시터(11)는 방전되고 따라서 높아진 Vpp를 강압시켜서 Vtarget까지 낮아진다.

그런데 동기식(synchronous) DRAM에서는 저전력 모드(Active Power-down mode)라는 것이 있다. 저전력 모드는 전력 소비를 감소시키기 위한 모드로서 RASB 신호가 인에이블된 후 워드라인이 활성화되어 Vpp로 승압된 상태에서 클럭이 서스펜드(suspend)되어 회로의 동작이 정지하여 전력 소모를 감소시킨다. 이 경우에 규정(SPEC)에 정의된 전류는 2-3[mA]이다. 이와 같이 저전력 모드시에도 도 2에서는 PMOS트랜지스터가 항상 온(on)되어 있어서 전류는 계속 흐르게 되고 이로 인하여 전력 소모가 증가하게 된다.

상술한 바와 같이, 저전력 모드시 회로에서 필요한 전류는 극히 적은데도 불구하고 종래의 내부 승압 전원 감지 회로의 전류원은 항상 온되어있으므로 전류가 계속 흘러서 전력 소모가 많다.

본 발명이 이루고자 하는 기술적 과제는 저전력 모드에서 소비되는 전력을 감소시킬 수 있는 반도체 메모리 장치의 내부 승압 전원 감지 회로를 제공하는데 있다.

도 1은 일반적인 반도체 메모리 장치의 액티브 키커(Active Kicker) 회로도.

도 2는 종래의 동기식 DRAM 반도체 장치의 내부 승압 전원 감지 회로의 회로도.

도 3은 본 발명에 따른 동기식 DRAM 반도체 장치의 내부 승압 전원 감지 회로의 회로도.

도 4는 본 발명에 따른 다른 동기식 DRAM 반도체 장치의 내부 승압 전원 감지 회로의 회로도.

상기 과제를 이루기 위하여 본 발명은, 반도체 메모리 장치의 저전력 모드가 인에이블되면 적은 양의 전류를 공급하고 저전력 모드가 디세이블되면 많은 양의 전류를 공급하는 전류원 및 상기 전류원에 전원단이 연결되어 있고, 반도체 메모리 장치의 내부 승압 전원인 Vpp를 감지하여 Vpp가 규정 전압보다 높으면 논리 로우 레벨의 신호를 출력시키고, Vpp가 규정 전압보다 낮으면 논리 하이 레벨의 신호를 출력하는 입력제어부를 구비하는 반도체 메모리 장치의 내부 승압 전원 감지 회로를 제공한다.

상기 과제를 이루기 위하여 본 발명은 또한, 내부 승압 전원을 감지하는 반도체 메모리 장치의 내부 승압 전원 감지 회로에 있어서, 전원 전압에 소오스가 연결되고 게이트는 저전력모드 신호에 연결된 제1PMOS트랜지스터와, 상기 제1PMOS트랜지스터의 소오스와 드레인에 소오스와 드레인이 각각 연결된 상기 제1PMOS트랜지스터보다 작은 제2PMOS트랜지스터와, 입력단은 상기 저전력 모드 신호에 연결되고 출력단은 상기 제2PMOS트랜지스터의 게이트에 연결된 인버터와, 드레인은 상기 제1PMOS트랜지스터와 제2PMOS트랜지스터의 드레인에 연결되고 게이트는 내부 승압 전압인 Vpp에 연결된 제1NMOS트랜지스터와, 드레인은 상기 제1NMOS트랜지스터의 소오스에 연결되고 게이트는 입력 제어 신호에 연결된 제2NMOS트랜지스터와, 드레인은 상기 제2NMOS트랜지스터의 소오스에 연결되고 게이트는 Vpp에 연결되며 소오스는 접지된 제3NMOS트랜지스터 및 입력단은 상기 제1NMOS트랜지스터의 소오스에 연결되고 출력으로 내부 승압 전압 감지 신호를 출력하는 다른 인버터를 구비하는 반도체 메모리 장치의 내부 승압 전원 감지 회로를 제공한다.

상기 과제를 이루기 위하여 본 발명은 또한, 내부 승압 전원을 감지하는 반도체 메모리 장치의 내부 승압 전원 감지 회로에 있어서, 드레인은 전원에 연결되고 게이트는 저전력모드 신호에 연결된 제1PMOS트랜지스터와, 드레인은 상기 제1PMOS트랜지스터의 드레인에 연결되고 게이트는 내부 승압 전압인 Vpp에 연결된 제1NMOS트랜지스터와, 드레인은 상기 제1NMOS트랜지스터의 소오스에 연결되고 게이트는 입력 제어 신호에 연결된 제2NMOS트랜지스터와, 드레인은 상기 제2NMOS트랜지스터의 소오스에 연결되고 게이트는 Vpp에 연결되며 소오스는 접지된 제3NMOS트랜지스터와, 입력단이 저전력모드 신호에 연결된 인버터와, 드레인은 전원에 연결되고 게이트는 상기 인버터에 연결된 상기 제1PMOS트랜지스터보다 작은 제2PMOS트랜지스터와, 드레인은 상기 제2PMOS트랜지스터의 드레인에 연결되고 게이트는 Vpp에 연결된 제4NMOS트랜지스터와, 드레인은 상기 제4NMOS트랜지스터의 소오스에 연결되고 게이트는 상기 입력 제어 신호에 연결된 제5NMOS트랜지스터와, 드레인은 상기 제5NMOS트랜지스터의 소오스에 연결되고 게이트는 Vpp에 연결되며 소오스는 접지된 제6NMOS트랜지스터 및 입력단은 상기 제1NMOS트랜지스터의 소오스와 제4NMOS트랜지스터의 소오스에 연결되고 출력으로는 내부 승압 전압 감지 신호를 출력하는 다른 인버터를 구비하는 반도체 메모리 장치의 내부 승압 전원 감지 회로를 제공한다.

상기 본 발명에 의하여 전력 소모가 감소된다.

이하, 실시예를 통하여 상세히 설명하기로 한다.

도 3은 본 발명에 따른 동기식 DRAM 반도체 장치의 내부 승압 전원 감지 회로의 회로도이다. 항상 일정한 전류를 공급하는 전류원(31)과,Vpp와 입력제어 신호인 PRD에 의하여 상기 전류원(31)으로부터 공급되는 전류를 출력하거나 또는 차단하는 입력제어부(33) 및 상기 입력제어부(33)의 출력을 반전시켜 생성된 DET 신호를 출력하는 제1인버터(41)로 구성되어있다.

상기 전류원(31)은 제1PMOS트랜지스터(35)와 제2PMOS트랜지스터(37) 및 제2인버터(39)로 이루어져있다. 상기 제1PMOS트랜지스터(35)의 소오스는 VDD에 연결되고, 게이트는 저전력 모드인 저전력 모드를 나타내는 신호인 APD 신호에 연결되며, 드레인은 입력제어부(33)의 제1NMOS트랜지스터(301)의 드레인에 연결되어있다. 제2PMOS트랜지스터(37)의 소오스는 VDD에, 게이트는 제2인버터(39)의 출력단에, 드레인은 제1PMOS트랜지스터(35)의 드레인에 연결되어있다. 상기 제1PMOS트랜지스터(35)는 제2PMOS트랜지스터(37)보다 크기가 더 크기 때문에 턴온시 VDD로부터 공급되는 전류도 훨씬 빠르게 입력제어부(33)로 전달된다.

상기 입력제어부(33)는 드레인은 상기 제1PMOS트랜지스터(35)의 드레인에 연결되고 게이트는 Vpp에 연결된 제1NMOS트랜지스터(301)와, 드레인은 제1NMOS트랜지스터(301)의 소오스에 연결되고 게이트는 PRD에 연결된 제2NMOS트랜지스터(303) 및 드레인은 제2NMOS트랜지스터(303)의 소오스에 연결되고 게이트는 Vpp에 연결되며 소오스는 접지된 제3NMOS트랜지스터(305)로 구성되어있다. 제1인버터(41)의 입력단은 제1NMOS트랜지스터(301)의 소오스에 연결되어있다.

도 3의 동작 상태를 설명하기로 한다. 먼저 입력제어부(33)의 동작 상태를 살펴보면, PRD가 인에이블된 상태에서 Vpp가 규정 전압인 Vtarget보다 낮아지면 인버터(41)의 입력이 인버터의 트립 포인트(trip point)보다 낮아진다. 그로 인하여 DET가 논리 하이 레벨이 되므로 후단에 연결된 도 1의 액티브 키커의 승압 캐패시터(11)를 충전시켜서 낮아진 Vpp를 승압시켜서 Vtarget까지 높여준다.

PRD가 인에이블된 상태에서 Vpp가 Vtarget보다 높아지면 인버터(41)의 입력이 인버터(25)의 트립 포인트보다 높아진다. 그로 인하여 DET는 논리 로우 레벨이 되므로 후단에 연결된 도 1의 액티브 키커의 승압 캐패시터(11)는 방전되고 따라서 높아진 Vpp를 강압시켜서 Vtarget까지 낮아진다.

여기서, 저전력 모드가 디세이블된 경우, APD는 논리 로우 레벨이므로 제1PMOS트랜지스터(35)는 턴온되고 제2PMOS트랜지스터(37)는 오프된다. 제1PMOS트랜지스터(35)는 크기가 크기 때문에 턴온시 VDD가 입력제어부(33)에 신속히 나타난다. 따라서 DET 신호는 Vpp를 빠르게 감지하여 그 결과에 따라 제어된 전압을 도 1의 액티브 키커로 전달한다.

저전력 모드가 인에블된 경우, 이 경우는 이미 인에블된 워드라인에서 소모된 Vpp 전하에 대한 보충이 완료된 이후이므로 Vpp 전하의 소모가 매우 적은 때이다. 따라서 Vpp 레벨이 저하되는 것을 감지하는 능력이 감소되어도 회로의 동작에는 아무런 영향을 미치지 않는다. 그렇기 때문에 내부 승압 전원 감지 회로에서는 전류의 흐름을 억제하여 전력 소모를 감소시킬 필요가 있다. 이러한 이유로 인하여 저전력 모드가 되면 APD가 논리 하이 레벨이 되므로 크기가 작은 제2PMOS트랜지스터(37)가 턴온되고 크기가 큰 제1PMOS트랜지스터(35)는 턴오프된다. 제2PMOS트랜지스터(37)가 턴온되면 입력제어부(33)는 VDD를 늦은 속도로 감지하여 그 결과가 DET로서 출력된다. VDD가 늦게 감지된다는 것은 전류의 흐름이 늦다는 것을 나타내고 이것은 곧 전력 소모가 적다는 것을 의미한다.

도 4는 본 발명에 따른 다른 동기식 DRAM의 내부 승압 전원 감지 회로의 회로도이다. 동도의 구조는 일정한 전류를 공급하는 제1전류원(51)과, Vpp와 입력제어 신호인 PRD에 의하여 상기 제1전류원(51)으로부터 공급되는 전류를 출력하거나 또는 차단하는 제1입력제어부((43)와, 일정한 전류를 공급하는 제2전류원(53)과, Vpp와 입력제어 신호인 PRD에 의하여 상기 제2전류원(53)으로부터 공급되는 전류를 출력하거나 또는 차단하는 제2입력제어부(45) 및 상기 제1입력제어부(43)와 제2입력제어부(45)의 출력을 반전시켜 DET 신호를 출력하는 제1인버터(41)로 구성되어있다. 여기서 도 3과 동일한 번호는 동일한 소자를 나타낸다.

상기 제1전류원(51)은 소오스는 VDD에 연결되고, 게이트는 저전력 모드를 나타내는 신호인 APD 신호에 연결되며, 드레인은 제1입력제어부(43)의 제1NMOS트랜지스터(301)의 드레인에 연결된 제1PMOS트랜지스터(51)로 구성되어있다.

상기 제1입력제어부(43)는 제1NMOS트랜지스터(301)와 제2NMOS트랜지스터(303) 및 제3NMOS트랜지스터(305)로 구성되며 연결관계는 도 3의 입력제어부(33)와 동일하므로 설명은 생략한다.

상기 제2전류원(53)은 소오스는 VDD에, 게이트는 제2인버터(55)의 출력단에, 드레인은 제4NMOS트랜지스터(311)의 드레인에 연결되어있다.

상기 제2입력제어부(45)는 제4NMOS트랜지스터(311)와 제5NMOS트랜지스터(313) 및 제6NMOS트랜지스터(315)로 구성되며 연결관계는 상기 도 3의 입력제어부(33)와 동일하므로 설명은 생략한다.

상기 제1PMOS트랜지스터(51)는 제2PMOS트랜지스터(53)보다 크기가 더 크기 때문에 턴온시 VDD로부터 공급되는 전류도 훨씬 빠르게 제1입력제어부(43)로 전달된다.

도 4의 동작 상태를 설명하기로 한다. 동도에서 제1전류원(51)과 제1입력제어부(43)는 저전력 모드가 디세이블된 상태에서 동작하는 회로이고, 제2전류원(53)과 제2입력제어부(45)는 저전력 모드가 인에이블된 상태에서 동작하는 회로이다. 그런데 제1입력제어부(43)와 제2입력제어부(45)의 구조는 도 3의 입력제어부(33)와 동일하므로 그 동작에 대한 설명은 중복되므로 생략하기로 한다.

먼저 저전력 모드가 디세이블된 경우, APD는 논리 로우 레벨이므로 제1전류원(51)은 턴온되고 제2전류원(53)은 오프된다. 따라서 DET 신호는 Vpp를 빠르게 감지하여 그 결과에 따라 제어된 전압을 액티브 키커로 전달한다.

저전력 모드가 인에블된 경우, APD는 논리 하이 레벨이므로 제1전류원(51)은 턴오프되고 제2전류원(53)은 턴온된다. 따라서 제2입력제어부(45)는 VDD를 늦은 속도로 감지하고 그 결과가 DET로서 출력된다. VDD가 늦게 감지되므로 늦는 만큼 전류가 적게 흘러서 전력 소모는 적어진다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

상술한 바와 같이 본 발명에 따르면 저전력 모드시에는 VDD로부터 흐르는 전류가 적어지게 되어 반도체 칩의 전력 소모가 적다. 그러므로 저전력 시스템에도 사용할 수가 있다.

Claims (3)

1. 저전력 모드가 인에이블되면 적은 양의 전류를 공급하고 저전력 모드가 디세이블되면 많은 양의 전류를 공급하는 전류원; 및

   상기 전류원에 전원단이 연결되어 있고, 반도체 메모리 장치의 내부 승압 전원인 Vpp를 감지하여 논리 신호를 출력하는 입력제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 승압 전원 감지 회로.
2. 내부 승압 전원을 감지하는 내부 승압 전원 감지 회로에 있어서, 전원 전압에 소오스가 연결되고 게이트는 저전력모드 신호에 연결된 제1PMOS트랜지스터;

   상기 제1PMOS트랜지스터의 소오스와 드레인에 소오스와 드레인이 각각 연결된 상기 제1PMOS트랜지스터보다 작은 제2PMOS트랜지스터;

   상기 저전력 모드 신호에 입력단이 연결되고 출력단은 상기 제2PMOS트랜지스터의 게이트에 연결된 인버터;

   드레인은 상기 제1PMOS트랜지스터와 제2PMOS트랜지스터의 드레인에 연결되고 게이트는 내부 승압 전압인 Vpp에 연결된 제1NMOS트랜지스터;

   드레인은 상기 제1NMOS트랜지스터의 소오스에 연결되고 게이트는 입력 제어 신호에 연결된 제2NMOS트랜지스터;

   드레인은 상기 제2NMOS트랜지스터의 소오스에 연결되고 게이트는 Vpp에 연결되며 소오스는 접지된 제3NMOS트랜지스터; 및

   입력단은 상기 제1NMOS트랜지스터의 소오스에 연결되고 출력으로 내부 승압 전압 감지 신호를 출력하는 다른 인버터를 구비하는 것을 특징으로 반도체 메모리 장치의 내부 승압 전원 감지 회로.
3. 내부 승압 전원을 감지하는 내부 승압 전원 감지 회로에 있어서, 드레인은 전원에 연결되고 게이트는 저전력모드 신호에 연결된 제1PMOS트랜지스터;

   드레인은 상기 제1PMOS트랜지스터의 드레인에 연결되고 게이트는 내부 승압 전압인 Vpp에 연결된 제1NMOS트랜지스터;

   드레인은 상기 제1NMOS트랜지스터의 소오스에 연결되고 게이트는 입력 제어 신호에 연결된 제2NMOS트랜지스터;

   드레인은 상기 제2NMOS트랜지스터의 소오스에 연결되고 게이트는 Vpp에 연결되며 소오스는 접지된 제3NMOS트랜지스터;

   입력단이 저전력모드 신호에 연결된 인버터;

   드레인은 전원에 연결되고 게이트는 상기 인버터에 연결된 상기 제1PMOS트랜지스터보다 작은 제2PMOS트랜지스터;

   드레인은 상기 제2PMOS트랜지스터의 드레인에 연결되고 게이트는 Vpp에 연결된 제4NMOS트랜지스터;

   드레인은 상기 제4NMOS트랜지스터의 소오스에 연결되고 게이트는 상기 입력 제어 신호에 연결된 제5NMOS트랜지스터;

   드레인은 상기 제5NMOS트랜지스터의 소오스에 연결되고 게이트는 Vpp에 연결되며 소오스는 접지된 제6NMOS트랜지스터; 및

   입력단은 상기 제1NMOS트랜지스터의 소오스와 제4NMOS트랜지스터의 소오스에 연결되고 출력으로는 내부 승압 전압 감지 신호를 출력하는 다른 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 승압 전원 감지 회로.