KR100729353B1

KR100729353B1 - 통합된 레귤레이터/펌프 구조를 갖는 플래시 메모리 장치

Info

Publication number: KR100729353B1
Application number: KR1020050111945A
Authority: KR
Inventors: 정용택; 이진엽
Original assignee: 삼성전자주식회사
Priority date: 2005-11-22
Filing date: 2005-11-22
Publication date: 2007-06-15
Anticipated expiration: 2025-11-22
Also published as: US20070115727A1; US7684246B2; KR20070054008A

Abstract

여기에 제공되는 플래시 메모리 장치는 펌프와; 상기 펌프의 출력 전압이 요구되는 전압으로 설정되도록 상기 펌프를 제어하는 레귤레이터와; 그리고 프로그램 전압 및 소거 전압 중 어느 하나가 선택적으로 상기 펌프로부터 생성되도록 상기 레귤레이터를 제어하는 제어 회로를 포함한다.

Description

통합된 레귤레이터/펌프 구조를 갖는 플래시 메모리 장치{FLASH MEMORY DEVICE WITH UNIFIED REGULATOR/PUMP STRUCTURE}

도 1은 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.

도 2는 도 1에 도시된 스텝 신호 발생 회로를 보여주는 블록도이다.

도 3은 도 1에 도시된 고전압 발생 회로를 보여주는 블록도이다.

도 4는 도 3에 도시된 전압 분배기를 보여주는 회로도이다.

* 도면의 주요 부분에 대한 부호 설명 *

110 : 메모리 셀 어레이 120 : 행 선택 회로

130 : 페이지 버퍼 회로 140 : 열 선택 회로

150 : 패스/페일 체크 회로 160 : 제어 로직

170 : 스텝 신호 발생 회로 180 : 고전압 발생 회로

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 소거 및 프로그램 동작 동안 고전압을 필요로 하는 플래시 메모리 장치에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.

MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 장치의 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.

불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장 치로의 응용이 확대되고 있다. 특히 플래시 EEPROM (이하, "플래시 메모리"라 칭함)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다.

플래시 메모리는, 잘 알려진 바와 같이, 소거, 프로그램, 읽기 동작들을 수행하기 위해서 전원 전압보다 높은 고전압들을 필요로 한다. 그러한 고전압들은 잘 알려진 펌프들을 이용하여 플래시 메모리 내부에서 생성된다. 그러한 펌프들은 고전압용 펌프, 프로그램 전압용 펌프, 소거 전압용 펌프, 읽기 전압용 펌프, 등을 포함한다. 고밀도 플래시 메모리의 요구가 점차적으로 증대되고 있는 시점에서, 그러한 펌프들에 의해서 점유되는 칩 면적은 고밀도 플래시 메모리를 구현하는 데 점차적으로 부담이 되고 있다. 왜냐하면 플래시 메모리의 집적도가 증가되더라도 그러한 펌프들에 의해서 점유되는 칩 면적이 감소되지 않기 때문이다.

따라서, 다양한 펌프들에 의해서 점유되는 칩 면적을 줄일 수 있는 기술이 절실히 요구되고 있다.

본 발명의 목적은 통합된 펌프/레귤레이터 구조를 갖는 플래시 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 칩 면적의 사용 효율을 높일 수 있는 플래시 메모리 장치를 제공하는 것이다.

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 플래시 메모리 장치는 펌프와; 상기 펌프의 출력 전압이 요구되는 전압으로 설정되도록 상기 펌프를 제어하는 레귤레이터와; 그리고 프로그램 전압 및 소거 전압 중 어느 하나가 선택적으로 상기 펌프로부터 생성되도록 상기 레귤레이터를 제어하는 제어 회로를 포함한다.

이 실시예에 있어서, 상기 레귤레이터는 상기 프로그램/소거 동작시, 스텝 신호들에 응답하여 상기 펌프의 출력 전압을 분배하는 전압 분배기와; 상기 전압 분배기에 의해서 분배된 전압과 기준 전압을 비교하여 클록 인에이블 신호를 발생하는 비교기와; 그리고 상기 클록 인에이블 신호에 응답하여 상기 펌프로 클록 신호를 출력하는 클록 드라이버를 포함한다.

이 실시예에 있어서, 상기 제어 회로는 상기 프로그램 동작시 프로그램 루프들의 반복에 따라 상기 스텝 신호들을 순차적으로 활성화시키도록 그리고 상기 소거 동작시 상기 스텝 신호들 중 어느 하나를 활성화시키도록 구성된다.

이 실시예에 있어서, 상기 제어 회로는 상기 프로그램 동작 및 상기 소거 동작을 나타내는 동작 모드 신호 및 카운트-업 신호를 발생하도록 구성된 제어 로직과; 그리고 상기 동작 모드 신호 및 상기 카운트-업 신호에 응답하여 상기 스텝 신호들을 발생하는 스텝 신호 발생 회로를 포함한다.

이 실시예에 있어서, 상기 스텝 신호 발생 회로는 상기 프로그램 동작시 상기 카운터의 출력에 응답하여 상기 스텝 신호들을 순차적으로 활성화시킨다.

이 실시예에 있어서, 상기 스텝 신호 발생 회로는 상기 소거 동작시 상기 스텝 신호들 중 미리 설정된 신호를 활성화시킨다.

이 실시예에 있어서, 상기 스텝 신호 발생 회로는 상기 스텝 신호들 중 어느 하나가 상기 소거 동작시 활성화되도록 프로그램된다.

이 실시예에 있어서, 상기 전압 분배기는 상기 펌프의 출력 전압을 입력받는 제 1 노드를 방전하도록 구성된 방전부와; 그리고 상기 제 1 노드를 통해 입력된 상기 출력 전압을 분배하고 분배된 전압을 제 2 노드로 출력하는 전압 분배부를 포함한다.

이 실시예에 있어서, 상기 전압 분배부는 상기 제 1 노드와 상기 제 2 노드 사이에 연결된 제 1 저항기와; 상기 제 2 노드에 병렬 연결된 제 2 저항기들과; 그리고 상기 제 2 저항기들에 각각 대응하며, 대응하는 제 2 저항기들과 접지 전압 사이에 각각 연결된 스위치 트랜지스터들을 포함하며, 상기 스위치 트랜지스터들은 상기 프로그램 동작 및 상기 소거 동작시 대응하는 스텝 신호들에 의해서 각각 제어된다.

본 발명의 다른 특징에 따르면, 플래시 메모리 장치는 펌프와; 상기 펌프의 출력 전압이 요구되는 전압으로 설정되도록 상기 펌프를 제어하는 레귤레이터와; 그리고 프로그램 동작시 상기 펌프의 출력 전압이 프로그램 전압으로서 단계적으로 증가되도록 그리고 소거 동작시 상기 펌프의 출력 전압이 소거 전압의 목표 전압으로 설정되도록 상기 레귤레이터를 제어하는 제어 회로를 포함한다.

이 실시예에 있어서, 상기 레귤레이터는 상기 프로그램/소거 동작시, 스텝 신호들에 응답하여 상기 펌프의 출력 전압을 분배하는 전압 분배기와; 상기 전압 분배기에 의해서 분배된 전압과 기준 전압을 비교하여 클록 인에이블 신호를 발생 하는 비교기와; 그리고 상기 클록 인에이블 신호에 응답하여 상기 펌프로 클록 신호를 출력하는 클록 드라이버를 포함한다.

이 실시예에 있어서, 상기 스텝 신호 발생 회로는 상기 카운트-업 신호에 응답하여 동작하는 카운터와; 상기 프로그램 동작시 상기 카운터의 출력에 응답하여 제 1 신호들을 발생하는 제 1 신호 발생기와; 상기 소거 동작시 제 2 신호들을 발생하는 제 2 신호 발생기와; 그리고 상기 동작 모드 신호에 응답하여 상기 제 1 신호 발생기로부터의 제 1 신호들 또는 상기 제 2 신호 발생기로부터의 제 2 신호들을 상기 스텝 신호들로서 선택하는 멀티플레서를 포함한다.

이 실시예에 있어서, 상기 제 1 신호 발생기는 상기 프로그램 동작시 상기 카운터의 출력에 응답하여 상기 제 1 신호들을 순차적으로 활성화시킨다.

이 실시예에 있어서, 상기 제 2 신호 발생기는 상기 소거 동작시 상기 제 2 신호들 중 미리 설정된 신호를 활성화시킨다.

이 실시예에 있어서, 상기 제 2 신호 발생기는 상기 소거 동작시 상기 제 2 신호들 중 어느 하나가 활성화되도록 프로그램된다.

본 발명의 또 다른 특징에 따르면, 플래시 메모리 장치는 행들과 열들로 배열된 메모리 셀들의 어레이와; 상기 행들 중 하나를 선택하고 상기 선택된 행을 프로그램 전압으로 구동하는 행 선택 회로와; 상기 열들을 통해 상기 어레이로부터 데이터 비트들을 감지하는 페이지 버퍼 회로와; 상기 페이지 버퍼 회로에 의해서 감지된 데이터 비트들을 소정 단위로 선택하는 열 선택 회로와; 상기 열 선택 회로에 의해서 선택된 데이터 비트들이 패스 데이터인 지의 여부를 판별하는 패스/페일 체크 회로와; 프로그램 동작시 프로그램 전압을 발생하도록 그리고 소거 동작시 소거 전압을 발생하도록 고전압 발생 회로와; 그리고 상기 패스/페일 체크 회로의 출력에 응답하여 상기 고전압 발생 회로를 제어하는 제어 회로를 포함하며, 상기 고 전압 발생 회로는 펌프와; 그리고 상기 펌프의 출력 전압이 요구되는 전압으로 설정되도록 상기 펌프를 제어하는 레귤레이터를 포함하고; 그리고 상기 제어 회로는 프로그램 동작시 상기 펌프의 출력 전압이 상기 프로그램 전압으로서 단계적으로 증가되도록 그리고 소거 동작시 상기 펌프의 출력 전압이 상기 메모리 셀 어레이에 공급될 소거 전압의 목표 전압으로 설정되도록 상기 레귤레이터를 제어하는 제어 회로를 포함한다.

이 실시예에 있어서, 상기 제어 회로는 상기 프로그램 동작시 상기 패스/페일 체크 회로의 출력에 따라 상기 스텝 신호들을 순차적으로 활성화시키도록 그리고 상기 소거 동작시 상기 스텝 신호들 중 어느 하나를 활성화시키도록 구성된다.

이 실시예에 있어서, 상기 제어 회로는 상기 패스/페일 체크 회로의 출력을 입력받고, 상기 프로그램 동작 및 상기 소거 동작을 나타내는 동작 모드 신호 및 카운트-업 신호를 발생하는 제어 로직과; 그리고 상기 동작 모드 신호 및 상기 카운트-업 신호에 응답하여 상기 스텝 신호들을 발생하는 스텝 신호 발생 회로를 포함한다.

이 실시예에 있어서, 상기 스텝 신호 발생 회로는 상기 카운트-업 신호에 응 답하여 동작하는 카운터와; 상기 프로그램 동작시 상기 카운터의 출력에 응답하여 제 1 신호들을 발생하는 제 1 신호 발생기와; 상기 소거 동작시 제 2 신호들을 발생하는 제 2 신호 발생기와; 그리고 상기 동작 모드 신호에 응답하여 상기 제 1 신호 발생기로부터의 제 1 신호들 또는 상기 제 2 신호 발생기로부터의 제 2 신호들을 상기 스텝 신호들로서 선택하는 멀티플레서를 포함한다.

이 실시예에 있어서, 상기 제 2 신호 발생기는 상기 스텝 신호들 중 어느 하나가 상기 소거 동작시 활성화되도록 프로그램된다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.

참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

아래에서, 불 휘발성 메모리 장치로서 낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

도 1은 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다. 본 발명에 따른 플래시 메모리 장치는 낸드 플래시 메모리 장치이다. 하지만, 본 발명이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 본 발명은 펌프들을 이용하여 전원 전압보다 높은 복수의 고전압들을 필요로 하는 메모리 장치들에 적용될 수 있다.

도 1을 참조하면, 본 발명에 따른 플래시 메모리 장치는 데이터 정보를 저장하기 위한 메모리 셀 어레이(110)를 포함하며, 메모리 셀 어레이(110)는 행들과 열들로 배열된 메모리 셀들(미도시됨)로 구성될 것이다. 메모리 셀 어레이(110)는 하나 또는 그 보다 많은 메모리 블록들을 포함한다. 비록 도면에는 도시되지 않았지만, 메모리 블록들은 동일한 구조 즉, 낸드 스트링 구조를 갖도록 구성될 것이다. 행 선택 회로(120)는 제어 로직(160)에 의해서 제어되며, 행 어드레스(RA)에 응답하여 메모리 셀 어레이(110)의 행들을 선택적으로 구동한다. 페이지 버퍼 회로(130)는 메모리 셀 어레이(110)의 열들에 대응하는 페이지 버퍼들(미도시됨)을 포함하며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작한다. 예를 들면, 페이지 버퍼 회로(130)는 프로그램 동작시 기입 드라이버로서 동작하고 읽기 동작시 감지 증폭기로서 동작한다. 열 선택 회로(140)는 제어 로직(160)에 의해서 제어되며, 열 어드레스(CA)에 응답하여 열들 또는 페이지 버퍼 회로의 페이지 버퍼들을 소정 단위(예를 들면, x8, x16, x32, 등)로 선택한다. 선택된 페이지 버퍼들의 데이터 비트들은 검증 동작시 열 선택 회로(140)를 통해 패스/페일 점검 회로(150)로 전달된다. 또는, 외부로부터 제공되는 프로그램 데이터는 프로그램 동작시 열 선택 회로(140)를 통해 선택된 페이지 버퍼들로 로드된다. 패스/페일 점검 회로(150)는 열 선택 회로(150)를 통해 제공된 데이터가 패스 데이터인 지 또는 페일 데이터 인지의 여부를 판별한다.

계속해서 도 1을 참조하면, 제어 로직(160)은 플래시 메모리 장치의 전반적인 동작을 제어하도록 구성된다. 제어 로직(160)은 패스/페일 점검 회로(150)로부터의 패스/페일 정보 및 동작 모드에 따라 스텝 신호 발생 회로(170)를 제어한다. 스텝 신호 발생 회로(170)는 제어 로직(160)에 의해서 제어되며, 동작 모드에 따라 선택적으로 스텝 신호들(STEPi)을 순차적으로 활성화시킨다. 예를 들면, 프로그램 동작시, 스텝 신호 발생 회로(170)는 프로그램 루프들의 반복에 따라 프로그램 전압의 단계적인 증가를 위해서 스텝 신호들(STEPi)을 순차적으로 활성화시킨다. 이에 반해서, 소거 동작시, 스텝 신호 발생 회로(170)는 제어 로직(160)의 제어에 따라 스텝 신호들(STEPi) 중 어느 하나(미리 결정된 스텝 신호)를 활성화시킨다. 이는 이후 상세히 설명될 것이다. 고전압 발생 회로(180)는 스텝 신호들(STEPi)에 응답하여 동작하며, 동작 모드에 따라 프로그램 전압(Vpgm) 또는 소거 전압(Verase)을 발생하도록 구성된다. 특히, 고전압 발생 회로(180)는 통합된 펌프/레귤레이터 구조(unified pump/regulator structure)를 가지며, 통합된 펌프/레귤레이터 구조를 이용하여 프로그램 전압(Vpgm) 및 소거 전압(Verase)을 발생하도록 구성될 것이 다. 프로그램 전압(Vpgm)은 프로그램 동작시 행 선택 회로(120)를 통해 선택된 행/워드 라인으로 공급되고, 소거 전압(Verase)은 소거 동작시 메모리 셀 어레이(110)의 벌크 영역 또는 메모리 셀 어레이(110)의 선택된 메모리 블록(들)의 벌크 영역에 공급될 것이다.

이 실시예에 있어서, 제어 로직(160) 및 스텝 신호 발생 회로(170)는 프로그램 전압 및 소거 전압 중 어느 하나가 선택적으로 펌프로부터 생성되도록 레귤레이터를 제어하는 제어 회로를 구성한다.

비록 도면에는 도시되지 않았지만, 본 발명의 낸드 플래시 메모리 장치는 패스 전압을 생성하는 패스 전압 발생 회로, 읽기 전압을 발생하는 읽기 전압 발생 회로, 프로그램 전압보다 높은 전압을 발생하는 전압 발생 회로, 등을 더 포함하며, 그러한 회로들은 잘 알려진 펌프들을 이용하여 요구되는 전압들을 생성할 것이다.

이상의 설명을 통해 알 수 있듯이, 본 발명에 따른 플래시 메모리 장치는 통합된 펌프/레귤레이터 구조(unified pump/regulator structure)를 갖는 고전압 발생 회로(180)를 통해 프로그램 전압(Vpgm)과 소거 전압(Verase)을 각각 발생한다. 하나의 펌프 및 하나의 레귤레이터를 이용하여 프로그램 전압(Vpgm)과 소거 전압(Verase)이 생성되는 통합된 펌프/레귤레이터 구조에 따르면, 소거 전압용 펌프 및 레귤레이터없이 프로그램 전압용 펌프 및 레귤레이터를 이용하여 프로그램 및 소거 전압들(Vpgm, Verase)을 생성함으로써 칩 면적의 사용 효율을 높이는 것이 가능하다. 일반적으로 프로그램 전압용 용량이 소거 전압용 용량보다 크기 때문에, 프로 그램 전압용 펌프 및 레귤레이터를 이용하여 프로그램 및 소거 전압들(Vpgm, Verase)을 생성하는 것이 가능하다. 이에 반해서, 소거 전압용 용량이 프로그램 전압용 용량보다 큰 경우, 소거 전압용 펌프 및 레귤레이터를 이용하여 프로그램 및 소거 전압들(Vpgm, Verase)을 생성하는 것이 가능하다.

도 2는 본 발명에 따른 도 1에 도시된 스텝 신호 발생 회로를 보여주는 블록도이다.

도 2를 참조하면, 스텝 신호 발생 회로(170)는 제어 로직(160)으로부터 제공되는 카운트-업 신호(CNT_UP) 및 동작 모드 신호(MODE)에 응답하여 동작하며, 스텝 신호들(STEPi)을 발생한다. 스텝 신호 발생 회로(170)는 카운터(171), 제 1 신호 발생기(172), 제 2 신호 발생기(173), 그리고 멀티플렉서(174)를 포함한다. 카운터(171)는 카운트-업 신호(CNT_UP)에 응답하여 카운트 동작을 수행한다. 카운트-업 신호(CNT_UP)는 프로그램 루프의 반복시 펄스 형태로 생성된다. 카운터(171)는 카운트-업 신호(CNT_UP)에 동기되어 카운트 동작을 수행하고, 그 결과 카운트된 값은 정해진 값(예를 들면, 1)만큼 증가될 것이다. 제 1 신호 발생기(172)는 카운터(171)의 출력(CNT)에 응답하여 제 1 신호들(PSTEPi)을 발생한다. 제 1 신호들(PSTEPi)은 카운트-업 신호(CNT_UP)에 의해서 카운터(171)의 출력이 증가됨에 따라 순차적으로 활성화될 것이다. 프로그램 동작의 첫 번째 프로그램 루프시, 카운터(171)의 출력(CNT)은 제 1 신호들(PSTEPi) 중 첫 번째 신호(PSTEP0)가 활성화되도록 도 1의 제어 로직(160)에 의해서 초기화될 것이다.

제 2 신호 발생기(173)는 제 2 신호들(ESTEPi)을 발생하도록 구성된다. 예를 들면, 소거 전압을 발생하는 데 필요한 스텝 신호들의 코드를 저장하며, 저장된 코드에 따라 제 2 신호들(ESTEPi)을 발생한다. 소거 동작시, 소거 동작이 목표 전압으로 설정되도록 제 2 신호들(ESTEPi) 중 하나가 활성화될 것이다. 다른 목표 전압으로 설정되도록 소거 전압을 가변시키는 것이 가능하다. 즉, 제 2 신호 발생기(173)는 저장된 코드를 가변 가능하도록 구성될 수 있다. 예를 들면, 제 2 신호 발생기(173)는 소거 전압의 디폴트 값을 생성하는 데 필요한 코드를 저장하는 레지스터와 디폴트 값의 증감된 값을 프로그램할 수 있는 옵션 회로(예를 들면, 퓨즈 박스)로 구성될 수 있다. 디폴트 값에 대응하는 소거 전압이 목표 전압보다 높거나 낮은 경우, 옵션 회로를 프로그램하여 소거 전압이 목표 전압으로 재설정될 수 있다.

멀티플렉서(174)는 동작 모드 신호(MODE)에 응답하여 제 1 신호 발생기(172)의 출력(PSTEPi) 또는 제 2 신호 발생기(173)의 출력(ESTEPi)을 선택하고, 선택된 출력을 스텝 신호들(STEPi)로서 출력한다. 예를 들면, 멀티플렉서(174)는 동작 모드 신호(MODE)가 프로그램 동작을 나타낼 때 제 1 신호 발생기(172)의 출력(PSTEPi)을 스텝 신호들(STEPi)로서 선택한다. 멀티플렉서(174)는 동작 모드 신호(MODE)가 소거 동작을 나타낼 때 제 2 신호 발생기(173)의 출력(ESTEPi)을 스텝 신호들(STEPi)로서 선택한다.

이상의 설명으로부터 알 수 있듯이, 본 발명에 따른 스텝 신호 발생 회로(170)는 프로그램 동작 뿐만 아니라 소거 동작 동안 스텝 신호들(STEPi)을 생성하도록 구성된다. 즉, 단일의 스텝 신호 발생 회로(170)를 이용하여 프로그램 동작 및 소거 동작에 필요한 스텝 신호들(STEPi)을 생성하는 것이 가능하다.

도 3은 본 발명에 따른 도 1에 도시된 고전압 발생 회로를 보여주는 블록도이다.

도 3을 참조하면, 본 발명에 따른 고전압 발생 회로(180)는 펌프(181), 전압 분배기(182), 비교기(183), 발진기(184), 그리고 클럭 드라이버(185)를 포함한다. 전압 분배기(182), 비교기(183), 그리고 클록 드라이버(185)는 펌프(181)의 출력 전압을 일정하게 유지시키는 레귤레이터(regulator)를 구성한다.

펌프(181)는 클록 드라이버(185)로부터의 클럭 신호(CLK_PUMP)에 응답하여 프로그램 전압(Vpgm) 또는 소거 전압(Verase)으로서 고전압(Vout)을 발생한다. 전압 분배기(182)는 펌프(181)의 출력 전압 즉, 프로그램 전압(Vpgm)고전압(Vout)을 입력받고, 도 1의 스텝 신호 발생 회로(170)로부터의 스텝 신호들(STEPi)에 응답하여 입력된 고전압(Vout)을 분배한다. 분배된 전압(Vdiv)은 비교기(183)에 제공된다. 비교기(183)는 전압 분배기(182)로부터의 분배 전압(Vdiv)과 기준 전압(Vref)을 비교하며, 비교 결과로서 클럭 인에이블 신호(CLK_EN)를 발생한다. 예를 들면, 전압 분배기(182)로부터의 분배 전압 (Vdiv)이 기준 전압(Vref)보다 낮을 때 또는 펌프(181)로부터 출력된 고전압(프로그램 전압 또는 소거 전압)이 목표 전압에 도달하지 않았을 때, 비교기(183)는 클럭 인에이블 신호(CLK_EN)를 활성화시킨다. 클럭 드라이버(185)는 클럭 인에이블 신호(CLK_EN)에 응답하여 발진기(184) (도면에는 "OSC"로 표기됨)로부터의 발진 신호(OSC)를 클럭 신호(CLK_PUMP)로서 출력한다. 예를 들면, 클럭 인에이블 신호(CLK_EN)가 활성화될 때, 클록 드라이버(185)는 발 진 신호(OSC)를 클럭 신호(CLK_PUMP)로서 출력한다. 이는 출력 전압(Vout)이 목표 전압으로 높아지도록 펌프(181)가 동작함을 의미한다. 클럭 인에이블 신호(CLK_EN)가 비활성화될 때, 발진 신호 (OSC)가 차단되어 클럭 신호 (CLK_PUMP)는 토글되지 않는다. 이는 펌프(181)가 동작하지 않음을 의미한다.

전압 분배기(182)에 인가되는 스텝 신호들(STEPi)은 펌프(181)의 출력 전압(Vout) 즉, 프로그램 전압(Vpgm)이 프로그램 루프들의 반복에 따라 단계적으로 증가되도록 순차적으로 활성화된다. 또한, 스텝 신호들(STEPi) 중 어느 하나(미리 결정된 스텝 신호)는 펌프(181)의 출력 전압(Vout)이 소거 동작시 목표 전압을 갖도록 활성화된다. 이러한 설명으로부터 알 수 있듯이, 전압 레귤레이터(182, 183, 185) 및 펌프(181)는 소거 동작시 소거 전압(Verase)을 생성하는 데 그리고 프로그램 동작시 프로그램 전압(Vpgm)을 생성하는 데 사용된다. 즉, 본 발명의 낸드 플래시 메모리 장치는 통합된 레귤레이터/펌프 구조를 가지며, 그 결과 소거 전압 또는 프로그램 전압을 생성하는 데 사용되는 펌프 및 레귤레이터를 제거하는 것이 가능하다. 이는 칩 면적의 사용 효율이 향상됨을 의미한다.

도 4는 본 발명에 따른 도 3에 도시된 전압 분배기를 보여주는 회로도이다.

도 4를 참조하면, 본 발명에 따른 전압 분배기(182)는 전압 분배부(182a)와 방전부(182b)로 구성된다. 전압 분배부(182a)는 복수의 저항기들(RU, RD0∼RD(m-1)) 및 스위치 트랜지스터들(ST0∼ST(m-1))로 구성된다. 저항기(RU)는 도 3에 도시된 펌프(181)의 출력 전압(Vout)을 입력받는 ND1 노드와 분배 전압(Vdiv)을 출력하는 ND2 노드 사이에 연결된다. 저항기들(RD0∼RD(m-1))은 스위치 트랜지스터들(ST0 ∼ST(m-1))에 각각 대응한다. 저항기들(RD0∼RD(m-1))은 대응하는 스위치 트랜지스터들(ST0∼ST(m-1))을 통해 ND2 노드와 접지 전압 사이에 병렬 연결되어 있다. 스위치 트랜지스터들(ST0∼ST(m-1))은 대응하는 스텝 신호들(STEP0∼STEP(m-1))에 의해서 각각 제어된다. 방전부(182b)는 인버터들(I1, I2), PMOS 트랜지스터(M1), 그리고 공핍형 NMOS 트랜지스터들(M2, M3)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 방전부(182b)는 제어 신호(DIS)에 응답하여 ND1 노드의 전압을 전원 전압(Vcc)으로 방전한다.

본 발명에 따른 낸드 플래시 메모리 장치의 동작이 이하 참조 도면들에 의거하여 상세히 설명될 것이다. 잘 알려진 바와 같이, 프로그램 동작은 복수의 프로그램 루프들을 통해 수행되며, 각 프로그램 루프는 데이터 로드 구간, 비트 라인 셋업 구간, 프로그램 실행 구간, 방전 구간, 검증 읽기 구간, 그리고 열 스캔 구간을 포함한다.

프로그램 동작이 시작되면, 도 2의 멀티플렉서(174)는 동작 모드 신호(MODE)에 따라 제 1 신호 발생기(172)의 출력(PSTEPi)을 스텝 신호들(STEPi)로서 선택한다. 이때, 앞서 언급된 바와 같이, 카운터(171)의 출력(CNT)은 프로그램 전압(Vpgm)이 시작 전압으로 설정되도록 제어 로직(160)에 의해서 설정될 것이다. 예를 들면, 카운터(171)의 출력(CNT)은 스텝 신호들(STEPi) 중 스텝 신호(STEP0)가 활성화되록 설정될 것이다. 스텝 신호(STEP0)가 활성화됨에 따라, 도 4의 스위치 트랜지스터(ST0)가 턴 온된다. 이후, 펌프(181)의 출력 전압(Vout)으로서 프로그램 전압(Vpgm)은 앞서 설명된 방식에 따라 시작 전압으로 설정될 것이다.

계속해서, 데이터 로드 구간에서는 프로그램 데이터가 열 선택 회로(140)를 통해 페이지 버퍼 회로(130)에 로드된다. 비트 라인 셋업 구간에서는 로드된 프로그램 데이터에 따라 비트 라인들 각각이 비트 라인 프로그램 전압(예를 들면, 접지 전압) 또는 비트 라인 프로그램 금지 전압(예를 들면, 전원 전압)으로 페이지 버퍼 회로(130)를 통해 설정된다. 프로그램 실행 구간에서는 고전압 발생 회로(180)에 의해서 생성된 프로그램 전압(Vpgm)이 행 선택 회로(120)를 통해 선택된 워드 라인으로 공급될 것이다. 이때, 비선택된 워드 라인들은 패스 전압 발생 회로(미도시됨)로부터의 패스 전압으로 설정된다. 프로그램 실행 구간이 종료되면, 워드 라인들에 인가된 전압들이 방전 구간 동안 방전된다. 선택된 워드 라인의 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 판별하기 위해서 검증 읽기 동작이 수행된다. 검증 읽기 동작 동안, 페이지 버퍼 회로(130)는 이 분야에 잘 알려진 방법에 따라 선택된 워드 라인의 메모리 셀들로부터 데이터 비트들을 감지한다. 열 스캔 구간 동안, 페이지 버퍼 회로(130)에 의해서 감지된 데이터 비트들은 일정 단위로 열 선택 회로(140)를 통해 패스/페일 체크 회로(150)로 전달된다. 패스/페일 체크 회로(150)는 입력된 데이터 비트들이 패스 데이터 비트들인 지의 여부를 판별한다.

패스/페일 체크 회로(150)의 출력이 프로그램 패스를 나타낼 때, 열 스캔 동작은 앞서 설명된 방식으로 계속해서 수행된다. 이에 반해서, 패스/페일 체크 회로(150)의 출력이 프로그램 페일을 나타낼 때, 제어 로직(160)은 열 스캔 동작을 중지시키고 다음의 프로그램 루프를 실행한다. 이때, 제어 로직(160)은 펄스 형태를 갖는 카운터-업 신호(CNT_UP)를 발생한다. 도 2의 카운터(171)의 출력(CNT)은 카운터-업 신호(CNT_UP)에 의해서 정해진 값(예를 들면, 1)만큼 증가된다. 이는 스텝 신호들(PSTEPi) 중 스텝 신호(PSTEP1)가 활성화되게 한다. 활성화된 신호(PSTEP1)는 멀티플렉서(174)를 통해 전압 분배기(182)로 전달된다. 이후, 펌프(181)의 출력 전압(Vout) 즉, 프로그램 전압(Vpgm)은 정해진 증가분만큼 증가될 것이다. 앞서 설명된 구간들은 선택된 워드 라인의 메모리 셀들이 모두 프로그램될 때까지 반복될 것이다.

소거 동작이 시작되면, 도 2의 제 2 신호 발생기(173)는 소거 전압(Verase)이 미리 설정된 전압을 갖도록 신호들(ESTEPi) 중 하나(예를 들면, ESTEP(m-4))를 활성화시킨다. 제 2 신호 발생기(173)의 출력(ESTEPi)은 동작 모드 신호(MODE)에 의해서 제어되는 멀티플렉서(174)를 통해 도 4의 전압 분배기(182)로 전달된다. 스텝 신호(STEP(m-4))의 활성화에 따라 스위치 트랜지스터(ST(m-4))가 턴 온된다. 이후, 펌프(181)의 출력 전압(Vout) 즉, 소거 전압(Verase)은 앞서 설명된 방식에 따라 목표 전압으로 설정될 것이다. 소거 동작시, 소거 전압(Verase)은 메모리 셀 어레이(110)의 벌크 영역에 공급된다. 이때, 메모리 셀 어레이(110)의 워드 라인들은 제어 로직(160)의 제어에 따라 행 선택 회로(120)를 통해 접지 전압으로 설정될 것이다. 일단 메모리 셀 어레이(110)의 메모리 셀들이 잘 알려진 방식으로 소거되면, 메모리 셀들이 정상적으로 소거되었는 지의 여부를 판별하기 위한 검증 읽기 동작이 수행될 것이다. 검증 읽기 동작 및 열 스캔 동작은 각 워드 라인에 대해 수행되며, 각 워드 라인의 검증 읽기 동작 및 열 스캔 동작은 앞서 언급된 프로그램 동작 과 동일하게 수행된다. 따라서, 소거 동작에 대한 검증 읽기 동작 및 열 스캔 동작은 생략될 것이다. 프로그램 동작과 달리, 소거 동작은 단지 한 번 수행될 것이다. 이러한 경우, 임의의 워드 라인에 대한 열 스캔 동작시 열 선택 회로(140)를 통해 선택된 데이터가 페일 데이터인 경우, 소거 동작은 페일로서 종료될 것이다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

상술한 바와 같이, 통합된 펌프/레귤레이터 구조를 통해 프로그램 및 소거 전압들을 발생함으로써 소거/프로그램 전압용 펌프 및 레귤레이터를 제거하는 것이 가능하다. 결과적으로, 칩 면적의 사용 효율을 향상시키는 것이 가능하다.

Claims

펌프와;

상기 펌프의 출력 전압이 요구되는 전압으로 설정되도록 상기 펌프를 제어하는 레귤레이터와; 그리고

프로그램 전압 및 소거 전압 중 어느 하나가 선택적으로 상기 펌프로부터 생성되도록 상기 레귤레이터를 제어하는 제어 회로를 포함하고,

상기 레귤레이터는

상기 프로그램/소거 동작시, 스텝 신호들에 응답하여 상기 펌프의 출력 전압을 분배하는 전압 분배기와;

상기 전압 분배기에 의해서 분배된 전압과 기준 전압을 비교하여 클록 인에이블 신호를 발생하는 비교기와; 그리고

상기 클록 인에이블 신호에 응답하여 상기 펌프로 클록 신호를 출력하는 클록 드라이버를 포함하며,

상기 제어 회로는 상기 프로그램 동작시 프로그램 루프들의 반복에 따라 상기 스텝 신호들을 순차적으로 활성화시키도록 그리고 상기 소거 동작시 상기 스텝 신호들 중 어느 하나를 활성화시키도록 구성된 플래시 메모리 장치.
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제 3 항에 있어서,

상기 제어 회로는

상기 프로그램 동작 및 상기 소거 동작을 나타내는 동작 모드 신호 및 카운트-업 신호를 발생하도록 구성된 제어 로직과; 그리고

상기 동작 모드 신호 및 상기 카운트-업 신호에 응답하여 상기 스텝 신호들을 발생하는 스텝 신호 발생 회로를 포함하는 플래시 메모리 장치.
제 4 항에 있어서,

상기 스텝 신호 발생 회로는 상기 프로그램 동작시 상기 카운터의 출력에 응답하여 상기 스텝 신호들을 순차적으로 활성화시키는 플래시 메모리 장치.
제 4 항에 있어서,

상기 스텝 신호 발생 회로는 상기 소거 동작시 상기 스텝 신호들 중 미리 설정된 신호를 활성화시키는 플래시 메모리 장치.
제 6 항에 있어서,

상기 스텝 신호 발생 회로는 상기 스텝 신호들 중 어느 하나가 상기 소거 동작시 활성화되도록 프로그램되는 플래시 메모리 장치.
제 2 항에 있어서,

상기 전압 분배기는

상기 펌프의 출력 전압을 입력받는 제 1 노드를 방전하도록 구성된 방전부와; 그리고

상기 제 1 노드를 통해 입력된 상기 출력 전압을 분배하고 분배된 전압을 제 2 노드로 출력하는 전압 분배부를 포함하는 플래시 메모리 장치.
제 8 항에 있어서,

상기 전압 분배부는

상기 제 1 노드와 상기 제 2 노드 사이에 연결된 제 1 저항기와;

상기 제 2 노드에 병렬 연결된 제 2 저항기들과; 그리고

상기 제 2 저항기들에 각각 대응하며, 대응하는 제 2 저항기들과 접지 전압 사이에 각각 연결된 스위치 트랜지스터들을 포함하며, 상기 스위치 트랜지스터들은 상기 프로그램 동작 및 상기 소거 동작시 대응하는 스텝 신호들에 의해서 각각 제어되는 플래시 메모리 장치.
펌프와;

상기 펌프의 출력 전압이 요구되는 전압으로 설정되도록 상기 펌프를 제어하는 레귤레이터와; 그리고

프로그램 동작시 상기 펌프의 출력 전압이 프로그램 전압으로서 단계적으로 증가되도록 그리고 소거 동작시 상기 펌프의 출력 전압이 소거 전압의 목표 전압으로 설정되도록 상기 레귤레이터를 제어하는 제어 회로를 포함하고,

상기 레귤레이터는

상기 프로그램/소거 동작시, 스텝 신호들에 응답하여 상기 펌프의 출력 전압을 분배하는 전압 분배기와;

상기 전압 분배기에 의해서 분배된 전압과 기준 전압을 비교하여 클록 인에이블 신호를 발생하는 비교기와; 그리고

상기 클록 인에이블 신호에 응답하여 상기 펌프로 클록 신호를 출력하는 클록 드라이버를 포함하며,

상기 제어 회로는 상기 프로그램 동작시 프로그램 루프들의 반복에 따라 상기 스텝 신호들을 순차적으로 활성화시키도록 그리고 상기 소거 동작시 상기 스텝 신호들 중 어느 하나를 활성화시키도록 구성된 플래시 메모리 장치.
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제 12 항에 있어서,

상기 제어 회로는

상기 프로그램 동작 및 상기 소거 동작을 나타내는 동작 모드 신호 및 카운트-업 신호를 발생하도록 구성된 제어 로직과; 그리고

상기 동작 모드 신호 및 상기 카운트-업 신호에 응답하여 상기 스텝 신호들을 발생하는 스텝 신호 발생 회로를 포함하는 플래시 메모리 장치.
제 13 항에 있어서,

상기 스텝 신호 발생 회로는

상기 카운트-업 신호에 응답하여 동작하는 카운터와;

상기 프로그램 동작시 상기 카운터의 출력에 응답하여 제 1 신호들을 발생하는 제 1 신호 발생기와;

상기 소거 동작시 제 2 신호들을 발생하는 제 2 신호 발생기와; 그리고

상기 동작 모드 신호에 응답하여 상기 제 1 신호 발생기로부터의 제 1 신호들 또는 상기 제 2 신호 발생기로부터의 제 2 신호들을 상기 스텝 신호들로서 선택하는 멀티플레서를 포함하는 플래시 메모리 장치.
제 14 항에 있어서,

상기 제 1 신호 발생기는 상기 프로그램 동작시 상기 카운터의 출력에 응답하여 상기 제 1 신호들을 순차적으로 활성화시키는 플래시 메모리 장치.
제 14 항에 있어서,

상기 제 2 신호 발생기는 상기 소거 동작시 상기 제 2 신호들 중 미리 설정된 신호를 활성화시키는 플래시 메모리 장치.
제 16 항에 있어서,

상기 제 2 신호 발생기는 상기 소거 동작시 상기 제 2 신호들 중 어느 하나가 활성화되도록 프로그램되는 플래시 메모리 장치.
제 11 항에 있어서,

상기 전압 분배기는

상기 펌프의 출력 전압을 입력받는 제 1 노드를 방전하도록 구성된 방전부와; 그리고

상기 제 1 노드를 통해 입력된 상기 출력 전압을 분배하고 분배된 전압을 제 2 노드로 출력하는 전압 분배부를 포함하는 플래시 메모리 장치.
제 18 항에 있어서,

상기 전압 분배부는

상기 제 1 노드와 상기 제 2 노드 사이에 연결된 제 1 저항기와;

상기 제 2 노드에 병렬 연결된 제 2 저항기들과; 그리고

상기 제 2 저항기들에 각각 대응하며, 대응하는 제 2 저항기들과 접지 전압 사이에 각각 연결된 스위치 트랜지스터들을 포함하며, 상기 스위치 트랜지스터들은 상기 프로그램 동작 및 상기 소거 동작시 대응하는 스텝 신호들에 의해서 각각 제어되는 플래시 메모리 장치.
행들과 열들로 배열된 메모리 셀들의 어레이와;

상기 행들 중 하나를 선택하고 상기 선택된 행을 프로그램 전압으로 구동하는 행 선택 회로와;

상기 열들을 통해 상기 어레이로부터 데이터 비트들을 감지하는 페이지 버퍼 회로와;

상기 페이지 버퍼 회로에 의해서 감지된 데이터 비트들을 소정 단위로 선택하는 열 선택 회로와;

상기 열 선택 회로에 의해서 선택된 데이터 비트들이 패스 데이터인 지의 여부를 판별하는 패스/페일 체크 회로와;

프로그램 동작시 프로그램 전압을 발생하도록 그리고 소거 동작시 소거 전압을 발생하도록 고전압 발생 회로와; 그리고

상기 패스/페일 체크 회로의 출력에 응답하여 상기 고전압 발생 회로를 제어하는 제어 회로를 포함하며,

상기 고전압 발생 회로는 펌프와; 그리고 상기 펌프의 출력 전압이 요구되는 전압으로 설정되도록 상기 펌프를 제어하는 레귤레이터를 포함하고; 그리고 상기 제어 회로는 프로그램 동작시 상기 펌프의 출력 전압이 상기 프로그램 전압으로서 단계적으로 증가되도록 그리고 소거 동작시 상기 펌프의 출력 전압이 상기 메모리 셀 어레이에 공급될 소거 전압의 목표 전압으로 설정되도록 상기 레귤레이터를 제어하는 제어 회로를 포함하는 플래시 메모리 장치.
제 20 항에 있어서,

상기 레귤레이터는

상기 프로그램/소거 동작시, 스텝 신호들에 응답하여 상기 펌프의 출력 전압을 분배하는 전압 분배기와;

상기 전압 분배기에 의해서 분배된 전압과 기준 전압을 비교하여 클록 인에이블 신호를 발생하는 비교기와; 그리고

상기 클록 인에이블 신호에 응답하여 상기 펌프로 클록 신호를 출력하는 클록 드라이버를 포함하는 플래시 메모리 장치.
제 21 항에 있어서,

상기 제어 회로는 상기 프로그램 동작시 상기 패스/페일 체크 회로의 출력에 따라 상기 스텝 신호들을 순차적으로 활성화시키도록 그리고 상기 소거 동작시 상기 스텝 신호들 중 어느 하나를 활성화시키도록 구성된 플래시 메모리 장치.
제 22 항에 있어서,

상기 제어 회로는

상기 패스/페일 체크 회로의 출력을 입력받고, 상기 프로그램 동작 및 상기 소거 동작을 나타내는 동작 모드 신호 및 카운트-업 신호를 발생하는 제어 로직과; 그리고

상기 동작 모드 신호 및 상기 카운트-업 신호에 응답하여 상기 스텝 신호들을 발생하는 스텝 신호 발생 회로를 포함하는 플래시 메모리 장치.
제 23 항에 있어서,

상기 스텝 신호 발생 회로는

상기 카운트-업 신호에 응답하여 동작하는 카운터와;

상기 프로그램 동작시 상기 카운터의 출력에 응답하여 제 1 신호들을 발생하는 제 1 신호 발생기와;

상기 소거 동작시 제 2 신호들을 발생하는 제 2 신호 발생기와; 그리고

상기 동작 모드 신호에 응답하여 상기 제 1 신호 발생기로부터의 제 1 신호들 또는 상기 제 2 신호 발생기로부터의 제 2 신호들을 상기 스텝 신호들로서 선택하는 멀티플레서를 포함하는 플래시 메모리 장치.
제 24 항에 있어서,

상기 제 1 신호 발생기는 상기 프로그램 동작시 상기 카운터의 출력에 응답하여 상기 제 1 신호들을 순차적으로 활성화시키는 플래시 메모리 장치.
제 24 항에 있어서,

상기 제 2 신호 발생기는 상기 소거 동작시 상기 제 2 신호들 중 미리 설정된 신호를 활성화시키는 플래시 메모리 장치.
제 26 항에 있어서,

상기 제 2 신호 발생기는 상기 스텝 신호들 중 어느 하나가 상기 소거 동작시 활성화되도록 프로그램되는 플래시 메모리 장치.