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JP3378457B2 - 半導体装置 - Google Patents

半導体装置

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Publication number
JP3378457B2
JP3378457B2 JP04224497A JP4224497A JP3378457B2 JP 3378457 B2 JP3378457 B2 JP 3378457B2 JP 04224497 A JP04224497 A JP 04224497A JP 4224497 A JP4224497 A JP 4224497A JP 3378457 B2 JP3378457 B2 JP 3378457B2
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JP
Japan
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signal
supplied
circuit
booster circuit
power supply
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明 梅沢
博則 番場
滋 渥美
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Priority to TW087101869A priority patent/TW408477B/zh
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Priority to KR1019980005924A priority patent/KR100285184B1/ko
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Dram (AREA)
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、昇圧回路及び半導
体記憶装置に関し、特にＥＥＰＲＯＭなどの不揮発性半
導体記憶装置に用いられる昇圧回路に係わる。
【０００２】
【従来の技術】図１２は、従来の昇圧回路の一例を示
す。図１３は、図１２に示した回路に用いられるクロッ
クパルス信号φ、／φ（以下、／は反転信号を表すもの
とする）の波形を示す。
【０００３】図１２に示す昇圧回路は、例えば４個のｎ
チャネルＭＯＳトランジスタ１〜４と、例えば３個のキ
ャパシタ５〜７により構成される。トランジスタ１の電
流経路の一端及びゲートには電源電圧Ｖｃｃが供給され
る。トランジスタ１の電流経路の他端は、トランジスタ
２の電流経路の一端及びゲートと、キャパシタ５の一端
に接続される。キャパシタ５の他端には信号φが供給さ
れる。トランジスタ２の電流経路の他端は、トランジス
タ３の電流経路の一端及びゲートと、キャパシタ６の一
端に接続される。キャパシタ６の他端には信号／φが供
給される。トランジスタ３の電流経路の他端は、トラン
ジスタ４の電流経路の一端及びゲートと、キャパシタ７
の一端に接続される。キャパシタ７の他端には信号φが
供給される。トランジスタ４の電流経路の他端は、昇圧
した電圧Ｖｏｕｔを出力する。
【０００４】クロックパルス信号φとその反転信号／φ
は、図１３に示すように例えば電源電圧Ｖｃｃと接地電
位である０Ｖの間で振動する。このクロック信号φ、／
φの周波数をｆとする。
【０００５】ｎチャネルＭＯＳトランジスタ１〜４のし
きい値はいずれもＶＴであるとする。また、キャパシタ
５、６、７の容量はいずれも等しく、Ｃであるとする。
さらに、昇圧回路の段数Ｎは、昇圧回路のキャパシタの
数を指すものとする。図１２に示した昇圧回路では、Ｎ
は３である。
【０００６】図１４は、図１２に示した昇圧回路の等価
回路を表す。電圧源８の負電極は接地され、電圧源８の
正電極は抵抗９の一端に接続される。抵抗９の他端は、
電圧Ｖｏｕｔを出力する。抵抗９を流れる電流をＩｏｕ
ｔとする。電圧源８の出力電圧Ｅは、（Ｎ＋１）×（Ｖ
ｃｃ−ＶＴ）で与えられる。抵抗９の抵抗値Ｒは、１／
（Ｃ×ｆ）と与えられる。
【０００７】図１５は、図１４に示した等価回路におけ
る出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔとの関係を示
す。周波数ｆとキャパシタの容量Ｃを変えずに出力電流
Ｉｏｕｔを大きくするには、ＭＯＳトランジスタ１乃至
４の５極管しきい値ＶＴを０にすればよい。例えば、イ
ントリンシックなｎチャネルＭＯＳトランジスタ、すな
わちｐ型基板上に形成され、チャネル領域にチャネルイ
オン注入がなされていないようなｎチャネルＭＯＳトラ
ンジスタを使用すれば、しきい値ＶＴをほぼ０にするこ
とが可能である。
【０００８】図１６は、従来の昇圧回路に、昇圧回路の
出力電圧を検知して昇圧回路を制御する回路を付加した
回路を示す。図１６において、昇圧回路１１は、図１２
に示した昇圧回路と同様のものであり、電源電圧Ｖｃ
ｃ、クロックパルス信号φ、／φが供給され、昇圧電圧
Ｖｃｐを出力する。この出力電圧Ｖｃｐは、例えば半導
体集積回路の内部電源電圧として使用される。
【０００９】昇圧電圧Ｖｃｐは抵抗１２の一端に供給さ
れ、抵抗１２の他端は抵抗１３の一端に接続され、抵抗
１３の他端は接地される。抵抗１２、１３の抵抗値をそ
れぞれＲ１、Ｒ２とする。
【００１０】演算増幅器１４の反転入力端子は上述の抵
抗１２と抵抗１３との接続点に接続される。この接続点
の電圧をＶＧとする。演算増幅器１４の非反転入力端子
には基準電圧ＶＲＥＦが供給される。演算増幅器１４
は、オシレータイネーブル信号ＯＳＣＥを出力する。リ
ングオシレータ１５は、信号ＯＳＣＥに応じてクロック
パルス信号φ、／φを生成して出力する。
【００１１】
【発明が解決しようとする課題】図１２において、例え
ばｎチャネルＭＯＳトランジスタ１のゲート及び電流経
路の第１の端子に電源電圧Ｖｃｃが印加されている。ト
ランジスタ１の電流経路の第２の端子における電圧は昇
圧されて、電源電圧Ｖｃｃよりも高くなっている。この
場合、トランジスタ１はオフしているので、上記の電流
経路の第２の端子側から第１の端子側に電流が逆流する
ことはないはずである。
【００１２】しかし、例えばＭＯＳトランジスタ１をイ
ントリンシック型にすると、しきい値ＶＴは例えば−
０．１Ｖ程度になり、通常のｎチャネルＭＯＳトランジ
スタよりもしきい値が下がる。そのため、トランジスタ
１のゲートに電圧Ｖｃｃが印加されている状態で、トラ
ンジスタ１に電流が若干流れるようになり、昇圧された
電圧から電源電圧への電流の逆流が生じてしまう。さら
にトランジスタ１のバックゲート電圧が小さかったり、
電源電圧Ｖｃｃが低かったりすると、この逆流は顕著に
なる。
【００１３】また、トランジスタが高温の環境で動作す
る場合も、しきい値ＶＴがＶＴ＜０に下がる。そのた
め、上述の逆流が発生する。さらに、トランジスタがエ
ンハンスメント型であっても、トランジスタの微細化に
伴ってしきい値が小さくなると、この逆流現象が生じ
る。
【００１４】このように、しきい値ＶＴが低いトランジ
スタを使用すると、そのバックゲート効果や温度効果に
より、常に出力から入力電源電圧Ｖｃｃへのリーク電流
が発生し、動作電流が増大してしまう。
【００１５】また、図１６に示した回路において、電源
電圧Ｖｃｃが昇圧回路１１の出力電圧Ｖｃｐよりも高い
場合を考える。図１７において、線１６は、この場合の
昇圧回路１１の負荷特性、すなわち昇圧回路１１の出力
電圧と出力電流との関係を表す。また、線１７は、直列
に接続された抵抗１２、１３の両端間に印加される電圧
と抵抗１２、１３に流れる電流との関係を示す。これら
の線１６、１７の交点における電圧が昇圧回路１１の出
力電圧Ｖｃｐである。ここで、Ｎは昇圧回路１１におけ
るキャパシタの数を表し、ＶＴは昇圧回路１１を構成す
るＭＯＳトランジスタのしきい値である。また、［（Ｒ
１＋Ｒ２）／Ｒ２］×ＶＲＥＦは所望の内部電源電圧で
ある。
【００１６】Ｖｃｃ−（Ｎ＋１）×ＶＴ＞［（Ｒ１＋Ｒ
２）／Ｒ２］×ＶＲＥＦである場合、昇圧回路１１は昇
圧動作をせず、電源電圧Ｖｃｃを降圧した電圧を内部電
源電圧として出力する。［Ｒ２／（Ｒ１＋Ｒ２）］×
［Ｖｃｃ−（Ｎ＋１）×ＶＴ］ＶＧ＞ＶＲＥＦであるか
ら、演算増幅器１４の出力信号ＯＳＣＥはローレベルと
なる。そのため、リングオシレータ１５は動作せず、信
号φ、／φはハイレベルあるいはローレベルのままにな
る。
【００１７】したがって、出力電圧Ｖｃｐは所望のレベ
ル［（Ｒ１＋Ｒ２）／Ｒ２］×ＶＲＥＦよりも高くな
る。この出力電圧と所望の電圧レベルとの差は、図１７
から分かるように外部電源電圧Ｖｃｃが高くなるほど大
きくなる。
【００１８】外部電源電圧Ｖｃｃが標準の３Ｖを超え、
例えば５Ｖまでなることを許容する場合、内部電源電圧
が外部電源電圧Ｖｃｃに従って大きくなると、周辺素子
やメモリセルの信頼性に問題が生じる。また、図１２に
示した昇圧回路と同様に、動作環境が高温になると昇圧
回路において電源電圧Ｖｃｃへ電流が逆流するという問
題がある。さらに、図１２に示した昇圧回路の場合と同
様の原因によってしきい値ＶＴが低下すると、内部電源
電圧Ｖｃｐが上昇し、周辺素子やメモリセルの信頼性に
悪影響を与える。
【００１９】本発明は、上記課題に鑑みてなされたもの
で、外部電源電圧に向けて電流が逆流しない昇圧回路を
実現し、広い外部電源電圧マージンで定常な電圧を出力
する昇圧回路を実現することを目的とする。
【００２０】
【課題を解決するための手段】上記課題を解決するた
め、本発明の昇圧回路は、電圧入力端子、電圧出力端子
及び信号入力端子を有し、電圧入力端子が前段の昇圧ユ
ニットの電圧出力端子に接続される形で直列に接続さ
れ、信号入力端子に前段の昇圧ユニットの信号入力端子
に供給される信号の反転信号が供給される少なくとも１
つの昇圧ユニットと、電流経路の一端に電源電圧が供給
され、電流経路の他端が初段の昇圧ユニットの電圧入力
端子に接続され、ゲートに初段の昇圧ユニットの信号入
力端子に供給される信号の反転信号が供給されるｎ型Ｍ
ＯＳトランジスタとを具備する。
【００２１】また、上記課題を解決するため、本発明の
半導体記憶装置は、電圧入力端子、電圧出力端子及び信
号入力端子を有し、電圧入力端子が前段の昇圧ユニット
の電圧出力端子に接続される形で直列に接続され、信号
入力端子に前段の昇圧ユニットの信号入力端子に供給さ
れる信号の反転信号が供給される少なくとも１つの昇圧
ユニットと、電流経路の一端に電源電圧が供給され、電
流経路の他端が初段の昇圧ユニットの電圧入力端子に接
続され、ゲートに初段の昇圧ユニットの信号入力端子に
供給される信号の反転信号が供給されるｎ型ＭＯＳトラ
ンジスタとを有する昇圧回路を具備する。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の第１の実施例を
示す。以下、同一の構成要素には同一の符号を付し、説
明を省略する。
【００２３】図１に示した回路において、クロックパル
ス信号φはキャパシタＣ１の一端及びキャパシタＣ３の
一端に供給され、クロックパルス信号φの反転信号／φ
はｎチャネルＭＯＳトランジスタＭ１のゲート及びキャ
パシタＣ２の一端に供給される。ｎチャネルＭＯＳトラ
ンジスタＭ１の電流経路の一端に電源電圧Ｖｃｃが供給
され、ＭＯＳトランジスタＭ１の電流経路の他端は、ｎ
チャネルＭＯＳトランジスタＭ２の電流経路の一端とそ
のゲート、及びキャパシタＣ１の一端に接続されてい
る。この相互接続点を節点Ｎ１と呼ぶ。ＭＯＳトランジ
スタＭ２の電流経路の他端は、ｎチャネルＭＯＳトラン
ジスタＭ３の電流経路の一端とそのゲート、及びキャパ
シタＣ２の一端に接続されている。この相互接続点を節
点Ｎ２と呼ぶ。ＭＯＳトランジスタＭ３の電流経路の他
端は、ｎチャネルＭＯＳトランジスタＭ４の電流経路の
一端とそのゲート、及びキャパシタＣ３の一端に接続さ
れている。この相互接続点を節点Ｎ３と呼ぶ。ＭＯＳト
ランジスタＭ４の電流経路の他端は、出力電圧Ｖｏｕｔ
を出力する。
【００２４】また、これらのｎチャネルＭＯＳトランジ
スタＭ１〜Ｍ４のしきい値をＶＴとする。以下、図１に
示した回路の動作を説明する。
【００２５】この回路では、初段のトランジスタＭ１の
ゲートに、次段のトランジスタＭ２のゲートに供給され
るパルス信号φと逆相の信号／φが供給される。信号／
φがハイレベルのとき、トランジスタＭ１は導通してい
る。このとき信号φはローレベルにあるのでトランジス
タＭ２はオフ状態にある。したがって、節点Ｎ１は、Ｖ
ｃｃ−ＶＴの電圧に充電される。
【００２６】次に、信号／φがローレベルとなり、信号
φがハイレベルになったとき、トランジスタＭ１はオフ
し、トランジスタＭ２はオンする。このとき、節点Ｎ１
の電圧は、Ｖｃｃ−ＶＴ＋Ｖｃｃとなる。節点Ｎ２に蓄
積された電荷は、トランジスタＭ１がオフし電源電圧Ｖ
ｃｃへの放電経路がないため、放電されない。すなわ
ち、外部電源電圧Ｖｃｃへの無駄な放電を省くことがで
きる。
【００２７】このように、本実施例によれば、昇圧回路
の内部から外部電源電圧Ｖｃｃへの無駄な放電を省き、
昇圧回路の動作効率を向上させることが可能となる。ま
た、トランジスタＭ１のゲートには従来例では電源電圧
Ｖｃｃが供給されていたのに対し本実施例では接地電位
が供給されるため、トランジスタＭ１のカットオフ電流
が大幅に減少する。そのため、トランジスタのカットオ
フ特性を考慮する必要がなくなり、チャネル長が短いｎ
チャネルＭＯＳトランジスタを昇圧回路に使用すること
ができる。その結果、トランスファーゲートの寄生抵抗
を減らし、トランジスタのしきい値を低下させ、回路の
レイアウト面積を縮小することが可能となる。
【００２８】図２は、本発明の第２の実施例を示す。図
２に示した回路は、図１に示した回路におけるトランジ
スタＭ１〜Ｍ４をそれぞれｐ型基板上に形成したイント
リンシックなｎチャネルＭＯＳトランジスタＭ５〜Ｍ８
にしている。それ以外の構成要素は図１に示した回路と
同様である。
【００２９】図２に示した回路の動作は、図１に示した
回路の動作と同様である。本実施例によれば、第１の実
施例と同様の効果を得ることができる。さらに、イント
リンシックなｎチャネルＭＯＳトランジスタのしきい値
は、第１の実施例で使用されるエンハンスメント型ＭＯ
Ｓトランジスタのしきい値よりも小さい。そのためトラ
ンスファーゲートの各段で発生する電圧降下が小さくな
り、第１の実施例よりも少ない段数で高い昇圧電圧を生
成することができ、昇圧回路の効率を向上させることが
可能となる。
【００３０】図３は、本発明の第３の実施例を示す。図
３に示した回路では、図１に示した回路のｎチャネルＭ
ＯＳトランジスタＭ１のゲートに信号／φではなく、信
号／φとチャージポンプディスエーブル信号の反転信号
／ＣＰＤとの論理積信号が供給される。すなわち、アン
ドゲートＧ１の第１の入力端子に信号／φが供給され、
アンドゲートＧ１の第２の入力端子にチャージポンプデ
ィスエーブル信号の反転信号／ＣＰＤが供給され、アン
ドゲートＧ１の出力端子はトランジスタＭ１のゲートに
接続されている。それ以外の構成要素は図１に示した回
路と同様である。
【００３１】本実施例は、昇圧回路を動作させない状
態、例えばスタンバイ状態においては、信号／ＣＰＤは
ローレベルにある。このとき、初段のトランジスタＭ１
はオフになり、電源電圧Ｖｃｃへの逆流を防止すること
ができる。
【００３２】図４は、本発明の第４の実施例を示す。こ
の回路は、図２に示した回路のｎチャネルＭＯＳトラン
ジスタＭ５のゲートに信号／φではなく、信号／φとチ
ャージポンプディスエーブル信号の反転信号／ＣＰＤと
の論理積信号を供給している。すなわち、アンドゲート
Ｇ１の第１の入力端子に信号／φが供給され、アンドゲ
ートＧ１の第２の入力端子にチャージポンプディスエー
ブル信号の反転信号／ＣＰＤが供給され、アンドゲート
Ｇ１の出力端子はトランジスタＭ１のゲートに接続され
ている。アンドゲートＧ１の出力電圧をＶＧ１とする。
それ以外の構成要素は図２に示した回路と同様である。
【００３３】本実施例は、昇圧回路を動作させない状
態、例えばスタンバイ状態においては、信号／ＣＰＤは
ローレベルにある。このとき、初段のトランジスタＭ１
はオフになるため、電源電圧Ｖｃｃへの逆流を防止する
ことができる。
【００３４】図５は、本発明の第５の実施例を示す。昇
圧回路５１は、例えば図１に示した回路と同じである。
昇圧回路５１の出力電圧Ｖｃｐは、昇圧レベル検知回路
５２の入力端子に供給される。
【００３５】昇圧レベル検知回路５２において、昇圧回
路の出力電圧Ｖｃｐは抵抗Ｒ１の一端に供給される。抵
抗Ｒ１の他端は、抵抗Ｒ２の一端と演算増幅器５４の反
転入力端子に接続される。この接続点の電圧をＶＧとす
る。抵抗Ｒ２の他端は接地されている。演算増幅器５４
の非反転入力端子には基準電圧ＶＲＥＦが供給される。
基準電圧ＶＲＥＦは、例えばバンドギャップレファレン
ス回路から供給される。図６は、一般的なバンドギャッ
プレファレンス回路を示す。このバンドギャップレファ
レンス回路は、温度依存性、電源電圧依存性の少ない基
準電圧ＶＲＥＦを生成する。演算増幅器５４は、オシレ
ータイネーブル信号ＯＳＣＥを出力する。
【００３６】オシレータイネーブル信号ＯＳＣＥは、リ
ングオシレータ５３の入力端子に供給される。リングオ
シレータ５３は、昇圧回路５１に供給されるクロックパ
ルス信号φ、／φを生成する。クロックパルス信号φ、
／φの波形は、図１３に示したものと同一である。
【００３７】以下、本実施例の動作を説明する。演算増
幅器５４の反転入力端子の電圧ＶＧは、［Ｒ２／（Ｒ１
＋Ｒ２）］・Ｖｃｐである。昇圧レベル検知回路５２
は、昇圧回路５１の出力電圧Ｖｃｐをモニターしてい
る。出力電圧Ｖｃｐが所定のレベルよりも低い場合、す
なわちＶＧ＜ＶＲＥＦである場合、昇圧レベル検知回路
５２の出力信号ＯＳＣＥはハイレベルとなる。リングオ
シレータ５１は、活性化し、パルス信号φ、／φを発生
する。よって、昇圧回路５１は昇圧動作を行う。
【００３８】出力電圧Ｖｃｐが所定のレベルよりも高く
なると、すなわちＶＧ＞ＶＲＥＦとなると、昇圧レベル
検知回路５２の出力信号ＯＳＣＥはローレベルとなる。
そのため、リングオシレータ５１は非活性となり、パル
ス信号／φはハイレベルとなる。よって、昇圧回路が非
活性になるとともに、昇圧回路５１の初段のトランジス
タＭ１がオフ状態になる。
【００３９】そのため、本実施例では、電源電圧Ｖｃｃ
への電流の逆流を防ぐことが可能となる。また、外部電
源電圧Ｖｃｃが昇圧レベルより高くなったとき、すなわ
ちＶｃｃ−（Ｎ＋１）ＶＴ＞［（Ｒ１＋Ｒ２）／Ｒ２］
×ＶＲＥＦのとき、ＶＧ＞ＶＲＥＦであるので、昇圧回
路の初段のトランジスタＭ１がオフ状態になり、昇圧回
路は非活性となる。そのため、従来例と異なり、出力電
圧ＶｃｐがＶｃｃ−（Ｎ＋１）ＶＴまで過充電されるこ
とはない。このように、外部電源電圧Ｖｃｃが変動して
も内部電源電圧は変動しなくなり、［（Ｒ１＋Ｒ２）／
Ｒ２］×ＶＲＥＦ＋（Ｎ＋１）ＶＴ以上の高い外部電源
電圧Ｖｃｃまで昇圧回路を安定して動作させることが可
能となる。
【００４０】このように、本実施例では電源電圧Ｖｃｃ
が高くなっても内部の素子には一定の電圧が印加され、
素子の信頼性が向上する。図７は、本発明の第６の実施
例を示す。
【００４１】この回路は、図５に示した回路における昇
圧回路５１を図２に示した昇圧回路５５に置き換えたも
のである。その他の構成要素は、図５に示した回路と同
一である。
【００４２】この回路の動作は、図５に示した回路と同
一である。本実施例は、第５の実施例及び第２の実施例
と同一の効果を有する。すなわち、外部電源電圧Ｖｃｃ
の変動に対する内部電源電圧の変動を抑えて、素子の信
頼性を向上させることができる。また、昇圧回路の内部
から電源電圧Ｖｃｃへの電流の逆流を防止できる。さら
に、昇圧回路５５のトランジスタをイントリンシック型
ｎチャネルＭＯＳトランジスタで構成するため、昇圧回
路の効率の向上が可能となる。
【００４３】図８は、本発明の第７の実施例を示す。昇
圧回路６１は、図３に示した昇圧回路と同じである。昇
圧回路６１の出力電圧Ｖｃｐは、昇圧レベル検知回路６
２の入力端子に供給される。
【００４４】昇圧レベル検知回路６２において、昇圧回
路の出力電圧Ｖｃｐは抵抗Ｒ１の一端に供給される。抵
抗Ｒ１の他端は、抵抗Ｒ２の一端と演算増幅器６４の反
転入力端子に接続される。この接続点の電圧をＶＧとす
る。抵抗Ｒ２の他端は接地されている。演算増幅器６４
の非反転入力端子には基準電圧ＶＲＥＦが供給される。
基準電圧ＶＲＥＦは、例えばバンドギャップレファレン
ス回路から供給される。演算増幅器６４にはチャージポ
ンプディスエーブル信号ＣＰＤが供給される。演算増幅
器６４は、オシレータイネーブル信号ＯＳＣＥを出力す
る。
【００４５】オシレータイネーブル信号ＯＳＣＥは、リ
ングオシレータ６３の入力端子に供給される。また、リ
ングオシレータ６３にはチャージポンプディスエーブル
信号ＣＰＤが供給される。リングオシレータ６３は、パ
ルス信号φ、／φを生成する。
【００４６】図９は、本実施例における信号ＣＰＤ、
φ、／φ、ＶＧ１、ＯＳＣＥの状態を表す。信号ＣＰＤ
がハイレベルの場合、演算増幅器６４は動作を停止し、
信号ＯＳＣＥはローレベルとなる。また、リングオシレ
ータ６２は、信号ＣＰＤ及び信号ＯＳＣＥがローレベル
であるため、動作を停止し、信号φ、／φはハイレベル
あるいはローレベルのいずれかの状態のままとなる。信
号／ＣＰＤはハイレベルとなるため、アンドゲートＧ１
の出力信号はローレベルとなる。そのため、昇圧回路６
１の初段のトランジスタＭ１はオフし、電源電圧Ｖｃｃ
への電流の逆流を防止することが可能となる。
【００４７】信号ＣＰＤがローレベルの場合、図１０に
示した回路は上述の第５の実施例と同様に動作する。本
実施例は、上述の第５の実施例及び第３の実施例と同一
の効果を有する。すなわち、昇圧回路を動作させない状
態では、昇圧回路の初段のトランジスタＭ１はオフにな
り、電源電圧Ｖｃｃへの逆流を防止することができる。
また、昇圧回路を動作する状態では、外部電源電圧Ｖｃ
ｃの変動に対する内部電源電圧の変動を抑えて素子の信
頼性を向上させることができ、さらに昇圧回路の内部か
ら電源電圧Ｖｃｃへの電流の逆流を防止できる。
【００４８】図１０は、本発明の第８の実施例を示す。
この回路は、図８に示した回路における昇圧回路６１を
図４に示した昇圧回路６５に置き換えたものである。そ
の他の構成要素は、図８に示した回路と同一である。
【００４９】この回路は、上述の第７の実施例と同様に
動作する。本実施例は、第５の実施例及び第４の実施例
と同一の効果を有する。すなわち、昇圧回路を動作させ
ない状態では、昇圧回路の初段のトランジスタＭ１はオ
フになり、電源電圧Ｖｃｃへの逆流を防止することがで
きる。また、昇圧回路を動作する状態では、外部電源電
圧Ｖｃｃの変動に対する内部電源電圧の変動を抑えて素
子の信頼性を向上させることができ、さらに昇圧回路の
内部から電源電圧Ｖｃｃへの電流の逆流を防止できる。
また、昇圧回路６５のトランジスタはイントリンシック
型ｎチャネルＭＯＳトランジスタで構成されているた
め、昇圧効率を向上させることができる。
【００５０】図１１は、本発明の昇圧回路を有する不揮
発性半導体メモリの全体図を示す。昇圧回路４１は、昇
圧電圧Ｖｃｐを発生する。基準電圧発生回路４２は、基
準電圧ＶＲＥＦを発生する。中間電圧発生回路４３は、
プログラムモードやベリファイモードなどの各モードに
対応して、基準電圧ＶＲＥＦを基準に昇圧電圧Ｖｃｐか
ら所定の出力電圧ＶＯＵＴを発生する。
【００５１】内部アドレス信号（又は外部アドレス信
号）Ａ０〜Ａｎは、アドレスレジスタ２４を経由してロ
ウデコーダ２５及びカラムデコーダ２６に供給される。
また、中間電圧発生回路４３の出力電圧ＶＯＵＴは、ロ
ウデコーダ２５を経由して、アドレス信号Ａ０〜Ａｎに
より選択された所定のワード線に印加される。
【００５２】なお、プログラムモード時においては、デ
ータは、入出力バッファ３２、書き込み回路２７及び選
択回路２８を経由して、メモリセルアレイ２９の所定の
メモリセルに与えられる。
【００５３】また、リードモード時においては、データ
は、選択回路２８及びセンスアンプ３０を経由してベリ
ファイに使用されるか、又はさらに入出力バッファ３２
を経由してチップ外部に出力される。
【００５４】また、イレースモード時においては、消去
切換回路３１によってメモリセルのソースに印加される
電圧が切り換えられる。本実施例では、本発明の昇圧回
路４１を用いることで上述の実施例に対応した効果を得
ることができる。すなわち、昇圧回路４１において電源
電圧Ｖｃｃへ電流が逆流しないようにすることができ
る。また、外部電源電圧Ｖｃｃの変動に対する内部電源
電圧の変動を抑えて素子の信頼性を向上させることがで
きる。なお、この昇圧回路は、不揮発性半導体記憶装置
に搭載されるだけでなく他の半導体記憶装置に用いるこ
とも当然可能である。
【００５５】
【発明の効果】以上説明したように、本発明によれば、
昇圧回路の２段目のトランジスタをブートする信号の逆
相の信号によって昇圧回路の初段のトランジスタをオン
／オフするため、昇圧回路の内部から電源への電流の逆
流を防止して昇圧回路の効率を向上できるとともに、電
源電圧が大きく変動しても出力電圧が変動しなくなり周
辺素子やメモリセルの信頼性を向上させ外部電源電圧の
許容レンジを広げることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図。
【図２】本発明の第２の実施例を示す図。
【図３】本発明の第３の実施例を示す図。
【図４】本発明の第４の実施例を示す図。
【図５】本発明の第５の実施例を示す図。
【図６】バンドギャップレファレンス回路を示す図。
【図７】本発明の第６の実施例を示す図。
【図８】本発明の第７の実施例を示す図。
【図９】図８に示した実施例における各信号の状態を示
す図。
【図１０】本発明の第８の実施例を示す図。
【図１１】本発明の昇圧回路を用いた不揮発性半導体メ
モリの全体図。
【図１２】従来の昇圧回路を示す図。
【図１３】クロックパルス信号の波形を示す図。
【図１４】図１２に示した回路の等価回路を示す図。
【図１５】図１２に示した回路の負荷特性を示す図。
【図１６】昇圧レベル検知回路付きの昇圧回路の従来例
を示す図。
【図１７】図１６に示した回路の負荷特性を示す図。
【符号の説明】
Ｍ１〜Ｍ４…ｎチャネルＭＯＳトランジスタ、 Ｍ５〜Ｍ８…イントリンシックｎチャネルＭＯＳトラン
ジスタ、 Ｃ１〜Ｃ３…キャパシタ、 Ｖｃｃ…電源電圧、 Ｖｏｕｔ…出力電圧、 φ、／φ…クロックパルス信号、 Ｇ１…アンドゲート、 ＣＰＤ…チャージポンプディスエーブル信号、 ５１、５５、６１、６５…昇圧回路、 ５２、６２…昇圧レベル検知回路、 ５３、６３…リングオシレータ、 ５４、６４…差動増幅器、 Ｒ１、Ｒ２…抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渥美 滋 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 平９−23639（ＪＰ，Ａ) 特開 平７−231647（ＪＰ，Ａ) 特開 平６−245489（ＪＰ，Ａ) 特開 平６−311732（ＪＰ，Ａ) 特開 昭63−268196（ＪＰ，Ａ) 特開 平６−261538（ＪＰ，Ａ) 特開 昭60−70965（ＪＰ，Ａ) 実開 昭63−160087（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/07 G11C 16/06

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】電源電圧を供給される電源端子と、 電流経路およびゲート端子を有し、且つ前記電流経路の
    一端が前記電源端子と接続された電荷転送トランジスタ
    と、前記電流経路の他端と接続された入力端子と、出 力端子
    と、それぞれがダイオード接続され且つ前記入力および
    出力端子間に直列接続された第１乃至第ｎトランジスタ
    と、それぞれが第１および第２電極を有する第１乃至第
    ｎキャパシタと、を有し、且つ前記第１乃至第ｎキャパ
    シタの前記第１電極は前記第１乃至第ｎトランジスタの
    ゲート端子とそれぞれ接続され、且つ奇数番目および偶
    数番目の前記第１乃至第ｎキャパシタの前記第２電極に
    制御信号及び前記制御信号の反転信号をそれぞれ供給さ
    れる、昇圧回路と、 を具備し、 前記電荷転送トランジスタの前記ゲート端子は、前記昇
    圧回路の動作時に前記制御信号の反転信号を供給され、
    前記昇圧回路の非動作時に接地電位を供給される ことを
    特徴とする半導体装置。
  2. 【請求項２】前記昇圧回路の前記出力端子の電位に応じ
    た電圧を供給される第１入力端子と、参照電圧を供給さ
    れる第２入力端子と、出力信号を出力する出力端子と、
    を有する作動増幅回路と、 前記作動増幅回路の前記出力端子と接続され、且つ前記
    制御信号と前記制御信号の反転信号とを生成する、信号
    生成回路と、 を具備することを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】前記制御信号はクロックパルス信号である
    ことを特徴とする請求項１または２に記載の半導体装
    置。
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