CN115116521B - 一种输入输出电路模块 - Google Patents

Abstract

本发明公开了一种输入输出电路模块，包括：独立前级驱动单元，用于分离输出驱动管N0和驱动管P0的栅极；浮阱结构电路，在进入非烧写模式时，对浮阱进行充电，使所述浮阱处于和所述电源电压同电位的状态；进入烧写模式时，切断所述浮阱和电源电压的通路，所述浮阱电压等于焊盘引脚的外加电压。本发明提供的输入输出电路模块的架构设计，既保证了此端口可加高压进行芯片程序烧写，同时在正常工作的模式下又可作为输出功能完整的I/O使用，增加了芯片的多用性，和灵活性。

Description

一种输入输出电路模块

技术领域

本发明涉及一种通用以及专用可编程内嵌可擦除存储器的单片机以及系统级集成电路芯片的设计应用模块，尤其是一种输入输出电路模块。

背景技术

I/O电路是集成电路芯片里面必不可少的一个功能模块，它是芯片对外部环境系统的接口，负责把外部信号接收到芯片内部，同时也负责把芯片内部产生发的信号输出给外部设备。

由于I/O电路模块是连接芯片内部微观世界和外部宏观环境的接口，所以它还兼有着防止外部静电对芯片的破坏作用，也就是I/O电路模块的防静电击穿保护，简称ESD特性，通常需要达到静电模拟人体模型5000V以上，以及模仿机器模型300V以上。

同时，作为接受外部信号的模块，它必须具有一定的抗干扰特性指标，作为输出模块，它又必须具有一定的驱动能力，以便驱动外部设备正常运作。

但是在内部集成可烧写存储器的MCU或系统芯片，有一个引脚是要加专门配合烧写操作的，需要在此引脚上加比芯片内部电压还要高的烧写电压，那么这种情况下，此I/O电路模块就必须舍去一部分输出功能，不能作为完整的输出模块用。

图1所示为传统通用I/O模块的架构图。

该输入输出模块包括缓冲器、N型晶体管N0作为输出驱动管和P型晶体管P0作为输出管，输出驱动管N0的源极耦接地电压，驱动管P0的漏极和输出驱动管N0的漏极均连接输出引脚，该输出引脚连接芯片焊盘PAD，也就是和外部环境接触的部分。

先针对输出功能而言，当Dr信号为逻辑电平1时，输出驱动管N0打开，驱动管P0关闭，这时候从引脚输出逻辑0电平，也就是地信号。当Dr信号为逻辑低电平0时，驱动管P0打开，输出驱动管N0关闭，引脚输出逻辑高电平也就是电源电平。

当该结构的I/O电路模块用作嵌入式可烧写存储器的烧录引脚时，在烧录程序的时候将出现图2示意的问题。

如果芯片内部电源是3V，而烧写时引脚要加5V的高压进入烧写模式，那么这时候就出现了问题，引脚的电压高于芯片内部电源的电压，从而会产生一股由引脚流向电源方向的反灌电流I_反灌电流，这种情况将导致两种后果：一个是引脚的电压会被拉下来进不到烧写模式，再一个就是产生的持续大电流有可能直接或间接的烧毁驱动管P0。

最希望的情况是烧写电压与芯片内部电压相同，这样的话就不会有任何问题，但是，实际中，烧写电压一定会比芯片内部电压高，因为芯片内部的存储程序单元必须要高压才能烧录进去。

所以通常作为烧写引脚的I/O模块都会舍去驱动管P0，即调整为如图3所述的电路结构。

这样一来，引脚加高压就不会有漏电了，可以正常进入烧写模式，但是这种端口会缺失正常的输出功能，不能输出逻辑高电平，导致其应用受到了大大限制。

发明内容

应当理解，本公开以上的一般性描述和以下的详细描述都是示例性和说明性的，并且旨在为本公开提供进一步的解释。

针对上述现有技术的缺陷，本发明提供了一种输入输出电路模块，在芯片烧写时加比芯片电源电压高的烧写电压，不会有漏电流产生，同时在正常工作模式下，它又可以做为通用I/O使用，具备完整的输入输出功能。

为了实现上述发明目的，本发明揭示了一种输入输出电路模块，其特征在于，包括：

独立前级驱动单元，用于分离输出驱动管N0和驱动管P0的栅极；

浮阱结构电路，在进入非烧写模式时，对浮阱进行充电，使所述浮阱处于和所述电源电压同电位的状态；进入烧写模式时，切断所述浮阱和电源电压的通路，所述浮阱电压等于焊盘引脚的外加电压。

比较好的是，本发明进一步提供了一种输入输出电路模块，其特征在于，所述浮阱结构电路进一步包括：

第一、第二、第三P型晶体管P1、P2和P3和接地电阻R0，第一P型晶体管P1栅极接电源电压，源极与驱动管P0的栅极相连，其漏极连接所述焊盘引脚；第二P型晶体管P2的源极接所述电源电压，漏极连接其N阱，栅极通过接地电阻R0接地电压；第三P型晶体管P3的栅极接所述电源电压，其源极通过接地电阻R0连接地电压，其漏极连接第一P型晶体管P1的漏极；

其中，第一P型晶体管P1和第二P型晶体P2，第三P型晶体管P3以及驱动管P0共为所述浮阱，所述浮阱为N浮阱。

比较好的是，本发明进一步提供了一种输入输出电路模块，其特征在于，所述浮阱结构电路进一步包括：

当进入非烧写模式，焊盘引脚无高压，第三P型晶体管P3关闭，第二P型晶体管P2的栅极经过接地电阻R0下拉处于导通状态，电源电压传送到所述N浮阱，第二P型晶体管P2导通，第一P型晶体管P1的栅极为电源电压致使第一P型晶体管P1处于截至状态，驱动管P0实现正常的I/O输出功能；

当进入烧写模式，焊盘引脚外加高压，第三P型晶体管P3和第一P型晶体管P1导通，此时焊盘高压通过第三P型晶体管P3加载到第二P型晶体P2的栅级，使得第二P型晶体管P2关闭，断掉了所述N浮阱和电源电压的通路，焊盘高压通过P1和P3施加到所述N浮阱使得所述浮阱电压等于外加高压，致使驱动管P0关闭，不会有电流从引脚反灌入电源。

比较好的是，本发明进一步提供了一种输入输出电路模块，其特征在于，在烧写模式下，焊盘引脚的外加高压远高于电源电压。

比较好的是，本发明进一步提供了一种输入输出电路模块，其特征在于，所述独立前级驱动单元包括：

第一缓冲器，与驱动管P0的栅极相连；

第二缓冲器，与所述输出驱动管N0的栅极相连。

比较好的是，本发明进一步提供了一种输入输出电路模块，其特征在于，驱动管P0的源极连接电源电压，其漏极连接输出驱动管N0的漏极，输出驱动管N0的源极接地电压。

所述第一、第二、第三P型晶体管P1、P2和P3是PMOS管。

比较好的是，本发明进一步提供了一种输入输出电路模块，其特征在于，所述外加高压为7V以上，所述电源电压为5V。

本发明提供的输入输出电路模块的架构设计，既保证了此端口可加高压进行芯片程序烧写，同时在正常工作的模式下又可作为输出功能完整的I/O使用，增加了芯片的多用性，和灵活性。

附图说明

现在将详细参考附图描述本公开的实施例。现在将详细参考本公开的优选实施例，其示例在附图中示出。在任何可能的情况下，在所有附图中将使用相同的标记来表示相同或相似的部分。此外，尽管本公开中所使用的术语是从公知公用的术语中选择的，但是本公开说明书中所提及的一些术语可能是申请人按他或她的判断来选择的，其详细含义在本文的描述的相关部分中说明。此外，要求不仅仅通过所使用的实际术语，而是还要通过每个术语所蕴含的意义来理解本公开。

下面，参照附图，对于熟悉本技术领域的人员而言，从对本发明的详细描述中，本发明的上述和其他目的、特征和优点将显而易见。

图1是传统通用I/O模块的架构图；

图2是图1中的架构模块在烧录程序出现问题的示意图；

图3是现有技术在图1基础上的一种改进架构图；

图4是本发明输入输出电路模块的电路图。

具体实施方式

为了更清楚地说明本申请的实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构或操作。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

在本申请的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本申请保护范围的限制；方位词“内、外”是指相对于各部件本身的轮廓的内外。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。此外，尽管本申请中所使用的术语是从公知公用的术语中选择的，但是本申请说明书中所提及的一些术语可能是申请人按他或她的判断来选择的，其详细含义在本文的描述的相关部分中说明。此外，要求不仅仅通过所使用的实际术语，而是还要通过每个术语所蕴含的意义来理解本申请。

本发明的I/O电路模块是针对内部可烧写存储器的系统芯片专用烧写引脚的I/O模块。

该电路模块可以在芯片烧写时，加比芯片电源电压高的烧写电压，不会有漏电流产生，同时在正常工作模式下，它又可以做为通用I/O使用，具备完整的输入输出功能。这样以来，就可以实现内部嵌入式可烧写存储器芯片的全引脚通用I/O。

本发明改进的I/O电路模块如图4。

首先由独立前级驱动单元将整个电路的前级分离，该独立前级驱动单元包括第一缓冲器buffer1和第二缓冲器buffer2，仅仅为了将驱动管P0的栅极和驱动管N0的栅极分别独立开来，所以增加第二缓冲器buffer2予以单独驱动输出驱动管N0。

此外，本发明的该电路中还增加了第一、第二、第三P型晶体管P1～P3，其中，第一P型晶体管P1栅极接电源电压VDD，源极与驱动管P0的栅极相连，晶体管P1的漏极连接焊盘pad引脚。

第二P型晶体管P2的源极接电源电压VDD，漏极连接到其N阱，栅极通过一个电阻R0接地电压。

第三P型晶体管P3的栅极接电源电压VDD，源极连接第二P型晶体管P2的栅极，即通过电阻R0连接地电压，其漏极连接第一P型晶体管P1的漏极，均与焊盘pad引脚相连。

在该电路中增加了一套浮阱结构。具体来说，在第二、第三、第一P型晶体管P2、P3、P1和驱动管P0中采用了浮阱结构，该些P型晶体管做在N阱里，N阱就构成该些P型晶体管的第四端，N阱接其他可变电位，这样N阱电位会根据电路的不同工作状态而浮动变化构成浮阱的结构。

其中，第一P型晶体管P1和第二P型晶体P2，第三P型晶体管P3以及驱动管P0共为N浮阱。

结合图4的电路，下面说明其工作原理。

当正常工作的情况下，也就是非烧写模式，焊盘pad的引脚没有加高电压。这时，第三P型晶体管P3关闭，第二P型晶体管P2的栅极经过一个下拉电阻R0被接到地上，从而第二P型晶体管P2处于导通状态，将电源电压VDD传送到浮阱，从而浮阱会处于和电源电压同电位的状态，第二P型晶体管P2处于导通状态，电源电压VDD传输到第二P型晶体管P2的漏端和浮阱的sub端上，因为P型晶体管是低电平开通，传输高电平。第一P型晶体管P1的栅极电压是VDD，拉到高电平，所以第一P型晶体管P1处于截至状态，不会对驱动管P0造成影响。

所以这种情况，当Dr为逻辑0的时候，驱动管P0导通，将逻辑电平1，从电源上传输到焊盘pad的管脚，从而实现了正常的I/O输出功能。

当电路进入烧写模式，此时焊盘pad引脚外加高压(这里假设是5V)，由于外加高压要比电源电压VDD高很多。所以这时第三P型晶体管P3和第一P型晶体管P1全部导通，由于电阻R0的存在将第二P型晶体管P2的栅极电压会被拉升到5V,此时第二P型晶体管P2关闭，断掉了浮阱和VDD的通路，浮阱不再由电源电压VDD提供电位，即在此高压烧录状态下，高压加在焊盘pad上，通常是7V以上，这时浮阱的电平就由高压提供。

由于第一P型晶体管P1管导通,驱动管P0的栅极被引脚高压拉升到了5V，同时由于第一P型晶体管P1的导通，引脚的高压也通过第一P型晶体管P1将高压传导给了浮阱，此时，浮阱的电压也为5V,这样以来，驱动管P0栅极和浮阱都是高压，即使引脚接了高压，也能使驱动管P0处于关闭状态，不会有电流从引脚反灌入电源。如此便可以正常的进入烧写模式。换句话说，在烧写时将驱动管P0栅极电压抬高，致使驱动管P0关断，从而防止电流倒灌。

这种输入输出电路模块的架构设计，既保证了此端口可加高压进行芯片程序烧写，同时在正常工作的模式下又可作为输出功能完整的I/O使用，增加了芯片的多用性，和灵活性。

上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述发明披露仅仅作为示例，而并不构成对本申请的限定。虽然此处并没有明确说明，本领域技术人员可能会对本申请进行各种修改、改进和修正。该类修改、改进和修正在本申请中被建议，所以该类修改、改进、修正仍属于本申请示范实施例的精神和范围。

同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个发明实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。

一些实施例中使用了描述成分、属性数量的数字，应当理解的是，此类用于实施例描述的数字，在一些示例中使用了修饰词“大约”、“近似”或“大体上”来修饰。除非另外说明，“大约”、“近似”或“大体上”表明所述数字允许有±20％的变化。相应地，在一些实施例中，说明书和权利要求中使用的数值参数均为近似值，该近似值根据个别实施例所需特点可以发生改变。在一些实施例中，数值参数应考虑规定的有效数位并采用一般位数保留的方法。尽管本申请一些实施例中用于确认其范围广度的数值域和参数为近似值，在具体实施例中，此类数值的设定在可行范围内尽可能精确。

虽然本申请已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本申请，在没有脱离本申请精神的情况下还可作出各种等效的变化或替换，因此，只要在本申请的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (6)

1.一种输入输出电路模块，其特征在于，包括：

独立前级驱动单元，用于分离输出驱动管N0和驱动管P0的栅极；

浮阱结构电路，在进入非烧写模式时，对浮阱进行充电，使所述浮阱处于和电源电压同电位的状态；进入烧写模式时，切断所述浮阱和电源电压的通路，所述浮阱电压等于焊盘引脚的外加电压，所述浮阱结构电路包括第一、第二、第三P型晶体管P1、P2和P3和接地电阻R0，第一P型晶体管P1栅极接电源电压，源极与驱动管P0的栅极相连，其漏极连接所述焊盘引脚；第二P型晶体管P2的源极接所述电源电压，漏极连接其N阱，栅极通过接地电阻R0接地电压；第三P型晶体管P3的栅极接所述电源电压，其源极通过接地电阻R0连接地电压，其漏极连接第一P型晶体管P1的漏极，其中，第一P型晶体管P1和第二P型晶体P2，第三P型晶体管P3以及驱动管P0共为所述浮阱，所述浮阱为N浮阱。

2.根据权利要求1所述的输入输出电路模块，其特征在于，所述浮阱结构电路进一步包括：

当进入非烧写模式，所述焊盘引脚无高压，第三P型晶体管P3关闭，第二P型晶体管P2的栅极经过接地电阻R0下拉处于导通状态，电源电压传送到所述N浮阱，第二P型晶体管P2导通，第一P型晶体管P1的栅极为电源电压致使第一P型晶体管P1处于截至状态，驱动管P0实现正常的I/O输出功能；

当进入烧写模式，所述焊盘引脚外加高压，第三P型晶体管P3和第一P型晶体管P1导通，此时所述焊盘引脚的外加高压通过第三P型晶体管P3加载到第二P型晶体P2的栅级，使得第二P型晶体管P2关闭，断掉了所述N浮阱和电源电压的通路，所述焊盘引脚的外加高压通过P1和P3施加到所述N浮阱使得所述浮阱电压等于外加高压，致使驱动管P0关闭，不会有电流从引脚反灌入电源。

3.根据权利要求2所述的输入输出电路模块，其特征在于，在烧写模式下，所述焊盘引脚的外加高压高于电源电压。

4.根据权利要求1所述的输入输出电路模块，其特征在于，所述独立前级驱动单元包括：

第一缓冲器，与驱动管P0的栅极相连；

第二缓冲器，与所述输出驱动管N0的栅极相连。

5.根据权利要求1所述的输入输出电路模块，其特征在于，驱动管P0的源极连接电源电压，其漏极连接输出驱动管N0的漏极，输出驱动管N0的源极接地电压，所述第一、第二、第三P型晶体管P1、P2和P3是PMOS管。

6.根据权利要求3所述的输入输出电路模块，其特征在于，所述外加高压为7V以上，所述电源电压为5V。