JPH06284705A - 上昇率を制御するチャージ・ポンプ - Google Patents
上昇率を制御するチャージ・ポンプInfo
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- JPH06284705A JPH06284705A JP4058694A JP4058694A JPH06284705A JP H06284705 A JPH06284705 A JP H06284705A JP 4058694 A JP4058694 A JP 4058694A JP 4058694 A JP4058694 A JP 4058694A JP H06284705 A JPH06284705 A JP H06284705A
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- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 上昇率を制御したチャージ・ポンプ２００を
提供する。 【構成】 チャージ・ポンプ６５，ＲＣ微分回路２５
８，およびトリガ回路２３８を含むものである。チャー
ジ・ポンプ６５はクロック信号を受信し、ＥＥＰＲＯＭ
の書き込みおよび消去のために高い出力電圧を出す。Ｒ
Ｃ微分回路２５８はこの高い出力電圧の上昇率に比例す
る制御電圧を出す。トリガ回路２３８は制御電圧を受け
取り、上昇率が設定した率を超えるときはチャージ・ポ
ンプ６５をディスエーブルするための制御信号を出す。
上昇率が設定した率を下回るときは、トリガ回路２３８
はチャージ・ポンプ６５をイネーブルするための制御信
号を出す。トリガ回路２３８にはそのスイッチング・ポ
イントを調整するヒステリシスがある。出力電圧の上昇
率を制御することによりＥＥＰＲＯＭセルのピーク・ト
ンネリング電流が減少するので信頼性が向上する。
提供する。 【構成】 チャージ・ポンプ６５，ＲＣ微分回路２５
８，およびトリガ回路２３８を含むものである。チャー
ジ・ポンプ６５はクロック信号を受信し、ＥＥＰＲＯＭ
の書き込みおよび消去のために高い出力電圧を出す。Ｒ
Ｃ微分回路２５８はこの高い出力電圧の上昇率に比例す
る制御電圧を出す。トリガ回路２３８は制御電圧を受け
取り、上昇率が設定した率を超えるときはチャージ・ポ
ンプ６５をディスエーブルするための制御信号を出す。
上昇率が設定した率を下回るときは、トリガ回路２３８
はチャージ・ポンプ６５をイネーブルするための制御信
号を出す。トリガ回路２３８にはそのスイッチング・ポ
イントを調整するヒステリシスがある。出力電圧の上昇
率を制御することによりＥＥＰＲＯＭセルのピーク・ト
ンネリング電流が減少するので信頼性が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、一般的にチャージ・ポ
ンプに関し、さらに特定すれば、上昇率を制御したチャ
ージ・ポンプに関するものである。
ンプに関し、さらに特定すれば、上昇率を制御したチャ
ージ・ポンプに関するものである。
【０００２】
【従来の技術】電気的消去型ＰＲＯＭ（ＥＥＰＲＯＭ）
は、プログラムの書き換え可能な不揮発性メモリの一種
である。ＥＥＰＲＯＭセルはアレイ状に配列され、横列
と縦列の交差するところに位置している。ＥＥＰＲＯＭ
セルは一般的にフローティングゲート・トランジスタお
よび選択用トランジスタとから成る。フローティングゲ
ート・トランジスタは制御電極を接地し、ドレイン電圧
を上げることによってプログラムを書き込むことができ
る。トンネリングにより電子が基板から薄いトンネリン
グ酸化層を通ってフローティング・ゲートに移動する。
トンネリングを引き起こすためには１８−２０ボルトも
のプログラミング電圧パルスが必要である。フローティ
ング・ゲート上に電荷が増えると電場が減少し電子の流
れが減る。プログラミングの間、同じ縦の列に位置して
いて選択されないＥＥＰＲＯＭを分離するために選択用
トランジスタが使用される。ＥＥＰＲＯＭセルの消去は
高いプログラミング電圧パルスをフローティングゲート
・トランジスタの制御電極に印加することによって成し
遂げられる。
は、プログラムの書き換え可能な不揮発性メモリの一種
である。ＥＥＰＲＯＭセルはアレイ状に配列され、横列
と縦列の交差するところに位置している。ＥＥＰＲＯＭ
セルは一般的にフローティングゲート・トランジスタお
よび選択用トランジスタとから成る。フローティングゲ
ート・トランジスタは制御電極を接地し、ドレイン電圧
を上げることによってプログラムを書き込むことができ
る。トンネリングにより電子が基板から薄いトンネリン
グ酸化層を通ってフローティング・ゲートに移動する。
トンネリングを引き起こすためには１８−２０ボルトも
のプログラミング電圧パルスが必要である。フローティ
ング・ゲート上に電荷が増えると電場が減少し電子の流
れが減る。プログラミングの間、同じ縦の列に位置して
いて選択されないＥＥＰＲＯＭを分離するために選択用
トランジスタが使用される。ＥＥＰＲＯＭセルの消去は
高いプログラミング電圧パルスをフローティングゲート
・トランジスタの制御電極に印加することによって成し
遂げられる。
【０００３】
【発明が解決しようとする課題】ＥＥＰＲＯＭにプログ
ラムを書き込むことのできる回数には限度があり、この
回数を超えると過剰なストレスにより故障が起こる。こ
の過剰ストレスの原因は高いプログラミング電圧パルス
である。ピーク・トンネリング電流はＥＥＰＲＯＭの信
頼性と寿命に直接関係があり、プログラミング電圧パル
スの上昇率に関連している。プログラミング電圧パルス
の上昇率が高過ぎる場合、ピーク・トンネリング電流が
薄い酸化層に過剰なストレスを与え、その結果信頼性が
低下し寿命が短くなる。
ラムを書き込むことのできる回数には限度があり、この
回数を超えると過剰なストレスにより故障が起こる。こ
の過剰ストレスの原因は高いプログラミング電圧パルス
である。ピーク・トンネリング電流はＥＥＰＲＯＭの信
頼性と寿命に直接関係があり、プログラミング電圧パル
スの上昇率に関連している。プログラミング電圧パルス
の上昇率が高過ぎる場合、ピーク・トンネリング電流が
薄い酸化層に過剰なストレスを与え、その結果信頼性が
低下し寿命が短くなる。
【０００４】一般的に、このＥＥＰＲＯＭアレイと同じ
集積回路上にあるチャージ・ポンプはプログラミング電
圧パルスの発生に使用される。このチャージ・ポンプに
は通常直列に接続された複数のポンプ・ステージがあ
り、それらは２つのノンオーバーラッピング・クロック
信号で駆動される。直列に接続されたポンプ・ステージ
はクロック信号の振幅を増大させる。チャージ・ポンプ
の出力端子に得られる実際の電圧はポンプ・ステージの
数とそのポンプ・ステージの電荷の移動効率に依存す
る。プログラミング電圧パルスをＥＥＰＲＯＭセルに印
加することに加えて、チャージ・ポンプはデコーディン
グを援助するためにも使用されるであろう。それゆえ
に、チャージ・ポンプは、プログラミング電圧パルスの
上昇率に影響する多様な負荷条件にさらされる。重い負
荷状態では上昇率は比較的低いであろう。負荷が突然軽
減されると上昇率は急激に増大し、フローティングゲー
ト・トランジスタのトンネリング酸化層に過剰なストレ
スをかける。
集積回路上にあるチャージ・ポンプはプログラミング電
圧パルスの発生に使用される。このチャージ・ポンプに
は通常直列に接続された複数のポンプ・ステージがあ
り、それらは２つのノンオーバーラッピング・クロック
信号で駆動される。直列に接続されたポンプ・ステージ
はクロック信号の振幅を増大させる。チャージ・ポンプ
の出力端子に得られる実際の電圧はポンプ・ステージの
数とそのポンプ・ステージの電荷の移動効率に依存す
る。プログラミング電圧パルスをＥＥＰＲＯＭセルに印
加することに加えて、チャージ・ポンプはデコーディン
グを援助するためにも使用されるであろう。それゆえ
に、チャージ・ポンプは、プログラミング電圧パルスの
上昇率に影響する多様な負荷条件にさらされる。重い負
荷状態では上昇率は比較的低いであろう。負荷が突然軽
減されると上昇率は急激に増大し、フローティングゲー
ト・トランジスタのトンネリング酸化層に過剰なストレ
スをかける。
【０００５】
【課題を解決するための手段】それゆえに、本発明の目
的は、チャージ・ポンプ，ＲＣ微分回路，およびトリガ
回路から成る、上昇率を制御したチャージ・ポンプの１
つの形態を提供するものである。このチャージ・ポンプ
はクロック信号を受信し、それに応答してそのクロック
信号の大きさよりも大きい出力電圧を与えるものであ
る。ＲＣ微分回路はチャージ・ポンプに結合しており、
出力電圧の受け取りに応答して、ＲＣ微分回路はこの出
力電圧の上昇率に比例する制御電圧を出す。
的は、チャージ・ポンプ，ＲＣ微分回路，およびトリガ
回路から成る、上昇率を制御したチャージ・ポンプの１
つの形態を提供するものである。このチャージ・ポンプ
はクロック信号を受信し、それに応答してそのクロック
信号の大きさよりも大きい出力電圧を与えるものであ
る。ＲＣ微分回路はチャージ・ポンプに結合しており、
出力電圧の受け取りに応答して、ＲＣ微分回路はこの出
力電圧の上昇率に比例する制御電圧を出す。
【０００６】トリガ回路はＲＣ微分回路に結合してお
り、制御電圧を受け取る。トリガ回路は設定したスイッ
チング・ポイント以上に増加する制御電圧に応答して第
１制御信号を与え、チャージ・ポンプをディスエーブル
する。また、トリガ回路は設定したスイッチング・ポイ
ント以下に減少する制御電圧に応答して第２制御信号を
与え、チャージ・ポンプをエネーブルする。これらの、
また他の特徴および利点は、添付の図面と共になされる
下記の詳細説明によってさらに明白に理解されるであろ
う。
り、制御電圧を受け取る。トリガ回路は設定したスイッ
チング・ポイント以上に増加する制御電圧に応答して第
１制御信号を与え、チャージ・ポンプをディスエーブル
する。また、トリガ回路は設定したスイッチング・ポイ
ント以下に減少する制御電圧に応答して第２制御信号を
与え、チャージ・ポンプをエネーブルする。これらの、
また他の特徴および利点は、添付の図面と共になされる
下記の詳細説明によってさらに明白に理解されるであろ
う。
【０００７】
【実施例】図１は本発明による上昇率を制御したチャー
ジ・ポンプ２００を一部を論理図で、一部を配線図で示
したものである。上昇率を制御したチャージ・ポンプ２
００はＮＡＮＤ論理ゲート２１０，２１６、インバータ
２１１，２１４，２１８，２３６、チャージ・ポンプ６
５、周波数分割回路２２０、トリガ回路２３８，ＲＣ微
分回路２５８、およびクロック制御論理回路２６８を含
む。周波数分割回路２２０は直列に接続されたＤタイプ
・フリップ・フロップ２２２〜２２９を含む。トリガ回
路２３８はＰチャネル型トランジスタ２４０，２４２，
２４４，２４８、Ｎチャネル型トランジスタ２４６，２
５０、およびバッファ／インバータ回路２５１を含む。
バッファ／インバータ回路２５１はインバータ２５２，
２５３，２５４，２５６を含む。ＲＣ微分回路２５８は
ＭＯＳ（金属酸化物半導体）コンデンサ２６０，切り換
えられたコンデンサ２６１を含む。切り換えられたコン
デンサ２６１はＮチャネル型トランジスタ２６２，２６
４，およびコンデンサ２６６を含む。クロック制御論理
回路はＮＡＮＤ論理ゲート２７０，２８２、およびイン
バータ２７２，２７４，２７６，２７８，２８０，２８
４，２８６，２８８，２９０を含む。
ジ・ポンプ２００を一部を論理図で、一部を配線図で示
したものである。上昇率を制御したチャージ・ポンプ２
００はＮＡＮＤ論理ゲート２１０，２１６、インバータ
２１１，２１４，２１８，２３６、チャージ・ポンプ６
５、周波数分割回路２２０、トリガ回路２３８，ＲＣ微
分回路２５８、およびクロック制御論理回路２６８を含
む。周波数分割回路２２０は直列に接続されたＤタイプ
・フリップ・フロップ２２２〜２２９を含む。トリガ回
路２３８はＰチャネル型トランジスタ２４０，２４２，
２４４，２４８、Ｎチャネル型トランジスタ２４６，２
５０、およびバッファ／インバータ回路２５１を含む。
バッファ／インバータ回路２５１はインバータ２５２，
２５３，２５４，２５６を含む。ＲＣ微分回路２５８は
ＭＯＳ（金属酸化物半導体）コンデンサ２６０，切り換
えられたコンデンサ２６１を含む。切り換えられたコン
デンサ２６１はＮチャネル型トランジスタ２６２，２６
４，およびコンデンサ２６６を含む。クロック制御論理
回路はＮＡＮＤ論理ゲート２７０，２８２、およびイン
バータ２７２，２７４，２７６，２７８，２８０，２８
４，２８６，２８８，２９０を含む。
【０００８】ＮＡＮＤ論理回路２１０は「ＫEXT」とい
う名前の外部クロック信号を受信するための第１入力端
子，第２入力端子，第３入力端子，および出力端子を有
する。インバータ２１１はＮＡＮＤ論理ゲート２１０の
出力端子に接続された入力端子、および出力端子を有す
る。チャージ・ポンプ６５はインバータ２１１の出力端
子に接続された第１入力端子，第２入力端子，および
「ＶPP」という名前の出力電圧を出力する出力端子を有
する。インバータ２１４はＮＡＮＤ論理ゲート２１０の
第２入力端子に接続された入力端子、およびチャージ・
ポンプ６５の第２入力端子に接続された出力端子を有す
る。ＮＡＮＤ論理ゲート２１６はＮＡＮＤ論理ゲート２
１０の第１入力端子に接続された第１入力端子、「反転
ＰＭＰＳＴＯＰ」という名前のポンプ・ストップ信号を
受信するための第２入力端子、および出力端子を有す
る。インバータ２１８はＮＡＮＤ論理ゲート２１６の出
力端子に接続された入力端子、および出力端子を有す
る。Ｄタイプ・フリップ・フロップ２２２〜２２９はそ
れぞれ「Ｄ」という名前の入力端子、「Ｋ」および「反
転Ｋ」という名前のクロック入力端子、および「Ｑ」お
よび「反転Ｑ」という名前の出力端子を有する。Ｄタイ
プ・フリップ・フロップ２２２はインバータ２１８の出
力端子に接続されたクロック端子Ｋ、およびＮＡＮＤ論
理ゲート２１６の出力端子に接続されたクロック端子反
転Ｋを有する。信号名または端子名の上の棒線は、その
信号または端子が同名で棒線のない信号または端子の論
理補数であることに注意すべきである。フリップ・フロ
ップ２２２〜２２９のそれぞれは入力端子Ｄに接続され
た出力端子反転Ｑを有する。フリップ・フロップ２２２
はフリップ・フロップ２２３のクロック端子Ｋに接続さ
れた出力端子Ｑを有し、フリップ・フロップ２２３はフ
リップ・フロップ２２４のクロック端子Ｋに接続された
出力端子Ｑを有し、以下同様である。フリップ・フロッ
プ２２２はフリップ・フロップ２２３のクロック端子反
転Ｋに接続された出力端子反転Ｑを有し、フリップ・フ
ロップ２２３はフリップ・フロップ２２４のクロック端
子反転Ｋに接続された出力端子反転Ｑを有し、以下同様
である。インバータ２３６はＮＡＮＤ論理ゲート２１６
の第２入力端子に接続された入力端子、および出力端子
を有する。
う名前の外部クロック信号を受信するための第１入力端
子，第２入力端子，第３入力端子，および出力端子を有
する。インバータ２１１はＮＡＮＤ論理ゲート２１０の
出力端子に接続された入力端子、および出力端子を有す
る。チャージ・ポンプ６５はインバータ２１１の出力端
子に接続された第１入力端子，第２入力端子，および
「ＶPP」という名前の出力電圧を出力する出力端子を有
する。インバータ２１４はＮＡＮＤ論理ゲート２１０の
第２入力端子に接続された入力端子、およびチャージ・
ポンプ６５の第２入力端子に接続された出力端子を有す
る。ＮＡＮＤ論理ゲート２１６はＮＡＮＤ論理ゲート２
１０の第１入力端子に接続された第１入力端子、「反転
ＰＭＰＳＴＯＰ」という名前のポンプ・ストップ信号を
受信するための第２入力端子、および出力端子を有す
る。インバータ２１８はＮＡＮＤ論理ゲート２１６の出
力端子に接続された入力端子、および出力端子を有す
る。Ｄタイプ・フリップ・フロップ２２２〜２２９はそ
れぞれ「Ｄ」という名前の入力端子、「Ｋ」および「反
転Ｋ」という名前のクロック入力端子、および「Ｑ」お
よび「反転Ｑ」という名前の出力端子を有する。Ｄタイ
プ・フリップ・フロップ２２２はインバータ２１８の出
力端子に接続されたクロック端子Ｋ、およびＮＡＮＤ論
理ゲート２１６の出力端子に接続されたクロック端子反
転Ｋを有する。信号名または端子名の上の棒線は、その
信号または端子が同名で棒線のない信号または端子の論
理補数であることに注意すべきである。フリップ・フロ
ップ２２２〜２２９のそれぞれは入力端子Ｄに接続され
た出力端子反転Ｑを有する。フリップ・フロップ２２２
はフリップ・フロップ２２３のクロック端子Ｋに接続さ
れた出力端子Ｑを有し、フリップ・フロップ２２３はフ
リップ・フロップ２２４のクロック端子Ｋに接続された
出力端子Ｑを有し、以下同様である。フリップ・フロッ
プ２２２はフリップ・フロップ２２３のクロック端子反
転Ｋに接続された出力端子反転Ｑを有し、フリップ・フ
ロップ２２３はフリップ・フロップ２２４のクロック端
子反転Ｋに接続された出力端子反転Ｑを有し、以下同様
である。インバータ２３６はＮＡＮＤ論理ゲート２１６
の第２入力端子に接続された入力端子、および出力端子
を有する。
【０００９】トリガ回路２３８のＮチャネル型トランジ
スタ２４６は「ＶDD」という名前の正の電源電圧端子に
接続されたドレイン、インバータ２３６の出力端子に接
続されたゲート、およびノード２０１に接続されたソー
スを有する。Ｐチャネル型トランジスタ２４０はＶDDに
接続されたソース、インバータ２１４の出力端子に接続
されたゲート、およびドレインを有する。Ｐチャネル型
トランジスタ２４２はＰチャネル型トランジスタ２４０
のドレインに接続されたソース、ゲート、およびドレイ
ンを有する。Ｐチャネル型トランジスタ２４４はＰチャ
ネル型トランジスタ２４０のドレインに接続されたソー
ス、「ＶSS」という名前の負の電源電圧端子に接続され
たゲート、およびＰチャネル型トランジスタ２４２のド
レインに接続されたドレインを有する。Ｐチャネル型ト
ランジスタ２４８はＰチャネル型トランジスタ２４２，
２４４のドレインに接続されたソース、ＶSSに接続され
たゲート、およびノード２０２に接続されたドレインを
有する。Ｎチャネル型トランジスタ２５０はＰチャネル
型トランジスタ２４８のドレインとノード２０２で接続
されたドレイン、Ｎチャネル型トランジスタ２４６のソ
ースとノード２０１で接続されたゲート、およびＶＳＳ
に接続されたソースを有する。インバータ２５２はＰチ
ャネル型トランジスタ２４８のドレインに接続された入
力端子、および出力端子がある。インバータ２５３はイ
ンバータ２５２の出力端子に接続された入力端子、およ
び出力端子を有する。インバータ２５４はインバータ２
５３の出力端子に接続された入力端子、および出力端子
を有する。インバータ２５６はインバータ２５４の出力
端子に接続された入力端子、およびＮＡＮＤ論理ゲート
２１０の第３入力端子に接続された出力端子を有する。
スタ２４６は「ＶDD」という名前の正の電源電圧端子に
接続されたドレイン、インバータ２３６の出力端子に接
続されたゲート、およびノード２０１に接続されたソー
スを有する。Ｐチャネル型トランジスタ２４０はＶDDに
接続されたソース、インバータ２１４の出力端子に接続
されたゲート、およびドレインを有する。Ｐチャネル型
トランジスタ２４２はＰチャネル型トランジスタ２４０
のドレインに接続されたソース、ゲート、およびドレイ
ンを有する。Ｐチャネル型トランジスタ２４４はＰチャ
ネル型トランジスタ２４０のドレインに接続されたソー
ス、「ＶSS」という名前の負の電源電圧端子に接続され
たゲート、およびＰチャネル型トランジスタ２４２のド
レインに接続されたドレインを有する。Ｐチャネル型ト
ランジスタ２４８はＰチャネル型トランジスタ２４２，
２４４のドレインに接続されたソース、ＶSSに接続され
たゲート、およびノード２０２に接続されたドレインを
有する。Ｎチャネル型トランジスタ２５０はＰチャネル
型トランジスタ２４８のドレインとノード２０２で接続
されたドレイン、Ｎチャネル型トランジスタ２４６のソ
ースとノード２０１で接続されたゲート、およびＶＳＳ
に接続されたソースを有する。インバータ２５２はＰチ
ャネル型トランジスタ２４８のドレインに接続された入
力端子、および出力端子がある。インバータ２５３はイ
ンバータ２５２の出力端子に接続された入力端子、およ
び出力端子を有する。インバータ２５４はインバータ２
５３の出力端子に接続された入力端子、および出力端子
を有する。インバータ２５６はインバータ２５４の出力
端子に接続された入力端子、およびＮＡＮＤ論理ゲート
２１０の第３入力端子に接続された出力端子を有する。
【００１０】ＲＣ微分回路２５８のＭＯＳコンデンサ２
６０はチャージ・ポンプ６５の出力端子に接続されて出
力電圧ＶPPを受け取るための第１端子、およびＮチャネ
ル型トランジスタ２４６のソースとノード２０１で接続
された第２端子を有する。Ｎチャネル型トランジスタ２
６２はＮチャネル型トランジスタ２４６のソースとノー
ド２０１で接続されたドレイン、ゲート、およびソース
を有する。Ｎチャネル型トランジスタ２６４はＮチャネ
ル型トランジスタ２６２のソースに接続されたドレイ
ン、ゲート、およびＶSSに接続されたソースを有する。
コンデンサ２６６はＮチャネル型トランジスタ２６４の
ドレインに接続された第１端子、Ｎチャネル型トランジ
スタ２６４のソースに接続された第２端子を有する。ク
ロック制御論理回路２６８のＮＡＮＤ論理ゲート２７０
はフリップ・フロップ２２９の出力端子Ｑに接続された
第１入力端子、第２入力端子、および出力端子を有す
る。インバータ２７２はＮＡＮＤ論理ゲート２７０の出
力端子に接続された入力端子、および出力端子を有す
る。インバータ２７４はインバータ２７２の出力端子に
接続された入力端子、および出力端子を有する。インバ
ータ２７６はインバータ２７４の出力端子に接続された
入力端子、およびＮチャネル型トランジスタ２６２のゲ
ートに接続されてクロック信号Ｋ1を出力するための出
力端子を有する。インバータ２７８はインバータ２７６
の出力端子に接続された入力端子、及び出力端子を有す
る。インバータ２８０はＮＡＮＤ論理ゲート２７０の第
１入力端子に接続された入力端子、および出力端子を有
する。ＮＡＮＤ論理ゲート２８２はインバータ２７８の
出力端子に接続された第１入力端子、インバータ２８０
の出力端子に接続された第２入力端子、および出力端子
を有する。インバータ２８４はＮＡＮＤ論理ゲート２８
２の出力端子に接続された入力端子、および出力端子を
有する。インバータ２８６はインバータ２８４の出力端
子に接続された入力端子、および出力端子を有する。イ
ンバータ２８８はインバータ２８６の出力端子に接続さ
れた入力端子、およびＮチャネル型トランジスタ２６４
のゲートに接続されてクロック信号Ｋ2を出力するため
の出力端子を有する。インバータ２９０はインバータ２
８８の出力端子に接続された入力端子、およびＮＡＮＤ
論理ゲート２７０の第２入力端子に接続された出力端子
を有する。
６０はチャージ・ポンプ６５の出力端子に接続されて出
力電圧ＶPPを受け取るための第１端子、およびＮチャネ
ル型トランジスタ２４６のソースとノード２０１で接続
された第２端子を有する。Ｎチャネル型トランジスタ２
６２はＮチャネル型トランジスタ２４６のソースとノー
ド２０１で接続されたドレイン、ゲート、およびソース
を有する。Ｎチャネル型トランジスタ２６４はＮチャネ
ル型トランジスタ２６２のソースに接続されたドレイ
ン、ゲート、およびＶSSに接続されたソースを有する。
コンデンサ２６６はＮチャネル型トランジスタ２６４の
ドレインに接続された第１端子、Ｎチャネル型トランジ
スタ２６４のソースに接続された第２端子を有する。ク
ロック制御論理回路２６８のＮＡＮＤ論理ゲート２７０
はフリップ・フロップ２２９の出力端子Ｑに接続された
第１入力端子、第２入力端子、および出力端子を有す
る。インバータ２７２はＮＡＮＤ論理ゲート２７０の出
力端子に接続された入力端子、および出力端子を有す
る。インバータ２７４はインバータ２７２の出力端子に
接続された入力端子、および出力端子を有する。インバ
ータ２７６はインバータ２７４の出力端子に接続された
入力端子、およびＮチャネル型トランジスタ２６２のゲ
ートに接続されてクロック信号Ｋ1を出力するための出
力端子を有する。インバータ２７８はインバータ２７６
の出力端子に接続された入力端子、及び出力端子を有す
る。インバータ２８０はＮＡＮＤ論理ゲート２７０の第
１入力端子に接続された入力端子、および出力端子を有
する。ＮＡＮＤ論理ゲート２８２はインバータ２７８の
出力端子に接続された第１入力端子、インバータ２８０
の出力端子に接続された第２入力端子、および出力端子
を有する。インバータ２８４はＮＡＮＤ論理ゲート２８
２の出力端子に接続された入力端子、および出力端子を
有する。インバータ２８６はインバータ２８４の出力端
子に接続された入力端子、および出力端子を有する。イ
ンバータ２８８はインバータ２８６の出力端子に接続さ
れた入力端子、およびＮチャネル型トランジスタ２６４
のゲートに接続されてクロック信号Ｋ2を出力するため
の出力端子を有する。インバータ２９０はインバータ２
８８の出力端子に接続された入力端子、およびＮＡＮＤ
論理ゲート２７０の第２入力端子に接続された出力端子
を有する。
【００１１】上昇率を制御したチャージ・ポンプ２００
は、ポンプ・ストップ信号反転ＰＭＰSTOPが論理高のと
きイネーブルにされて出力電圧ＶPPを出力する。外部ク
ロック信号ＫEXTはＮＡＮＤ論理ゲート２１０およびイ
ンバータ２１１を通じてチャージ・ポンプ６５に与えら
れる。チャージ・ポンプ６５の好適実施例を図２に示
す。しかしながら、チャージ・ポンプ６５は、約１８〜
２０ボルトの大きさをもつ出力電圧ＶPPを発生させるこ
とができればいかなる種類の高電圧チャージ・ポンプで
あってもよい。出力電圧ＶPPの上昇率はＲＣ微分回路２
５８によって制御される。ＲＣ微分回路２５８およびト
リガ回路２３８は出力電圧ＶPPを受け取り、フィードバ
ック制御信号を出して実際の上昇率が設定した上昇率を
超えた場合にチャージ・ポンプ６５をディスエーブルに
する。チャージ・ポンプ６５によるチャージの注入停止
とチャージの注入開始との間の電位差はヒステリシスを
用いて決定される。さらに、ノイズや他の過渡的な信号
の影響を抑えるためにもヒステリシスが用いられる。出
力電圧ＶPPの上昇率を制御することには、ＥＥＰＲＯＭ
セルの書き換え時にピーク・トンネリング電流を減少さ
せるという利点がある。書き換え時にピーク・トンネリ
ング電流を減少させることによってＥＥＰＲＯＭセルに
かかる過剰なストレスが回避され、従ってＥＥＰＲＯＭ
の信頼性が向上する。
は、ポンプ・ストップ信号反転ＰＭＰSTOPが論理高のと
きイネーブルにされて出力電圧ＶPPを出力する。外部ク
ロック信号ＫEXTはＮＡＮＤ論理ゲート２１０およびイ
ンバータ２１１を通じてチャージ・ポンプ６５に与えら
れる。チャージ・ポンプ６５の好適実施例を図２に示
す。しかしながら、チャージ・ポンプ６５は、約１８〜
２０ボルトの大きさをもつ出力電圧ＶPPを発生させるこ
とができればいかなる種類の高電圧チャージ・ポンプで
あってもよい。出力電圧ＶPPの上昇率はＲＣ微分回路２
５８によって制御される。ＲＣ微分回路２５８およびト
リガ回路２３８は出力電圧ＶPPを受け取り、フィードバ
ック制御信号を出して実際の上昇率が設定した上昇率を
超えた場合にチャージ・ポンプ６５をディスエーブルに
する。チャージ・ポンプ６５によるチャージの注入停止
とチャージの注入開始との間の電位差はヒステリシスを
用いて決定される。さらに、ノイズや他の過渡的な信号
の影響を抑えるためにもヒステリシスが用いられる。出
力電圧ＶPPの上昇率を制御することには、ＥＥＰＲＯＭ
セルの書き換え時にピーク・トンネリング電流を減少さ
せるという利点がある。書き換え時にピーク・トンネリ
ング電流を減少させることによってＥＥＰＲＯＭセルに
かかる過剰なストレスが回避され、従ってＥＥＰＲＯＭ
の信頼性が向上する。
【００１２】ＲＣ微分回路２５８およびトリガ回路２３
８は、出力電圧ＶPPの上昇率を設定した上昇率に抑え
る。好適実施例では、この設定した上昇率は約３５，０
００ボルト／秒である。上昇率、すなわち立上り時間は
ＲＣ時間定数を変えることによって調整することができ
る。「Ｃ」すなわちＲＣ微分回路２５８の静電容量はＭ
ＯＳコンデンサ２６０から与えられる。好適実施例で
は、ＭＯＳコンデンサ２６０はＰチャネル型トランジス
タで、そのドレインおよびソース端子は互いに接続され
て第１端子となっており、ゲートが第２端子となってい
るものである。他の実施例では他のタイプのコンデンサ
を使用することができる。「Ｒ」すなわちＲＣ微分回路
２５８の抵抗は切り換えられたコンデンサ２６１から与
えられる。切り換えられたコンデンサ２６１はＮチャネ
ル型トランジスタ２６２，２６４のゲートで、ノンオー
バラッピング・クロック信号を受信する。Ｎチャネル型
トランジスタ２６２，２６４は、コンデンサ２６６の接
地およびノード２０１への接続を交互に行うスイッチの
役割をする。このＲＣ時間定数は約６００マイクロ秒で
ある。しかしながら、時間定数は、クロック信号Ｋ1，
Ｋ2の周波数を変更するか、コンデンサ２６６または２
６０の静電容量を変更することによって変更することが
できる。好適実施例では切り換えられたコンデンサ２６
１の実効抵抗は約２０メガオームである。他の実施例に
おいては、ＲＣ微分回路２３８に抵抗を与えるための別
の手段として、値の大きい抵抗またはＭＯＳトランジス
タといったものが可能である。しかしながら、値の大き
い抵抗は、切り換えられたコンデンサよりも実質的に広
い面積を集積回路上に必要とするであろう。また、コン
デンサ２６６の静電容量は、値の大きい抵抗やＭＯＳト
ランジスタの抵抗値よりも容易に制御することができ
る。
８は、出力電圧ＶPPの上昇率を設定した上昇率に抑え
る。好適実施例では、この設定した上昇率は約３５，０
００ボルト／秒である。上昇率、すなわち立上り時間は
ＲＣ時間定数を変えることによって調整することができ
る。「Ｃ」すなわちＲＣ微分回路２５８の静電容量はＭ
ＯＳコンデンサ２６０から与えられる。好適実施例で
は、ＭＯＳコンデンサ２６０はＰチャネル型トランジス
タで、そのドレインおよびソース端子は互いに接続され
て第１端子となっており、ゲートが第２端子となってい
るものである。他の実施例では他のタイプのコンデンサ
を使用することができる。「Ｒ」すなわちＲＣ微分回路
２５８の抵抗は切り換えられたコンデンサ２６１から与
えられる。切り換えられたコンデンサ２６１はＮチャネ
ル型トランジスタ２６２，２６４のゲートで、ノンオー
バラッピング・クロック信号を受信する。Ｎチャネル型
トランジスタ２６２，２６４は、コンデンサ２６６の接
地およびノード２０１への接続を交互に行うスイッチの
役割をする。このＲＣ時間定数は約６００マイクロ秒で
ある。しかしながら、時間定数は、クロック信号Ｋ1，
Ｋ2の周波数を変更するか、コンデンサ２６６または２
６０の静電容量を変更することによって変更することが
できる。好適実施例では切り換えられたコンデンサ２６
１の実効抵抗は約２０メガオームである。他の実施例に
おいては、ＲＣ微分回路２３８に抵抗を与えるための別
の手段として、値の大きい抵抗またはＭＯＳトランジス
タといったものが可能である。しかしながら、値の大き
い抵抗は、切り換えられたコンデンサよりも実質的に広
い面積を集積回路上に必要とするであろう。また、コン
デンサ２６６の静電容量は、値の大きい抵抗やＭＯＳト
ランジスタの抵抗値よりも容易に制御することができ
る。
【００１３】周波数分割回路２２０は論理高信号を、イ
ンバータ２１８の出力端子からフリップ・フロップ２２
２〜２２９のそれぞれの入力端子Ｄにおいて受信する。
周波数分割回路２２０は一般的な周波数分割器であり、
８個のＤタイプ・フリップ・フロップが直列に接続され
ているので、フリップ・フロップ２２９の出力端子Ｑ
に、外部クロック信号ＫEXTの周波数よりもほぼ２の８
乗低い周波数をもつクロック信号を出す。フリップ・フ
ロップ２２９の出力端子Ｑに出されるクロック信号の周
波数は、周波数分割器２２０のフリップ・フロップの数
を減少または増加させることによってそれぞれ上方また
は下方に調節することができる。外部クロック信号ＫＥ
ＸＴはシステム・クロックまたは別個の発振回路から与
えられる。
ンバータ２１８の出力端子からフリップ・フロップ２２
２〜２２９のそれぞれの入力端子Ｄにおいて受信する。
周波数分割回路２２０は一般的な周波数分割器であり、
８個のＤタイプ・フリップ・フロップが直列に接続され
ているので、フリップ・フロップ２２９の出力端子Ｑ
に、外部クロック信号ＫEXTの周波数よりもほぼ２の８
乗低い周波数をもつクロック信号を出す。フリップ・フ
ロップ２２９の出力端子Ｑに出されるクロック信号の周
波数は、周波数分割器２２０のフリップ・フロップの数
を減少または増加させることによってそれぞれ上方また
は下方に調節することができる。外部クロック信号ＫＥ
ＸＴはシステム・クロックまたは別個の発振回路から与
えられる。
【００１４】ＲＣ微分回路２５８は出力ノード２０１に
出力電圧ＶPPの上昇率に比例する制御電圧を出す。ノー
ド２０１の電圧は次式で表すことができる。 Ｖ201＝ＲＣ（ｄＶpp／ｄｔ） ここでＶ201はノード２０１の制御電圧を表し、Ｒは切
り換えられたコンデンサ２６１の抵抗を表し、Ｃはコン
デンサ２６０の静電容量を表す。それゆえに、ノード２
０１の制御電圧は出力電圧ＶPPの変化率に比例してお
り、ヒステリシス付きで設定したスイッチ・ポイントを
もつトリガ回路２３８に受け取られる。ヒステリシスは
インバータ２５４の出力端子とＰチャネル型トランジス
タ２４２のゲートとの間のフィードバック・パスによっ
て与えられる。好適実施例のヒステリシス電圧は約２０
０ミリボルトである。
出力電圧ＶPPの上昇率に比例する制御電圧を出す。ノー
ド２０１の電圧は次式で表すことができる。 Ｖ201＝ＲＣ（ｄＶpp／ｄｔ） ここでＶ201はノード２０１の制御電圧を表し、Ｒは切
り換えられたコンデンサ２６１の抵抗を表し、Ｃはコン
デンサ２６０の静電容量を表す。それゆえに、ノード２
０１の制御電圧は出力電圧ＶPPの変化率に比例してお
り、ヒステリシス付きで設定したスイッチ・ポイントを
もつトリガ回路２３８に受け取られる。ヒステリシスは
インバータ２５４の出力端子とＰチャネル型トランジス
タ２４２のゲートとの間のフィードバック・パスによっ
て与えられる。好適実施例のヒステリシス電圧は約２０
０ミリボルトである。
【００１５】以下原理を述べると、ノード２０１の制御
電圧がＮチャネル型トランジスタ２５０のスイッチング
・ポイントよりも低い時は、出力電圧ＶPPの上昇率が設
定した率よりも小さいことを示しているのでＮチャネル
型トランジスタ２５０は実質的に非導電性である。ノー
ド２０２の電圧は論理高電圧であり、トリガ回路２３８
は論理高制御信号をＮＡＮＤ論理ゲート２１０の第３入
力端子に与えてチャージ・ポンプをイネーブルに、すな
わち活性化する。Ｐチャネル型トランジスタ２４４，２
４８は比較的弱く受動的な負荷となり、またＰチャネル
型トランジスタ２４２はトリガ回路２３８のヒステリシ
スを与える。ノード２０２の電圧が論理高の時、インバ
ータ２５４の出力端子の電圧は論理低である。Ｐチャネ
ル型トランジスタ２４２は導電性であり、Ｐチャネル型
トランジスタ２４２，２４４，２４８の電圧降下を減少
させる。これによりノード２０２の電圧がさらに上昇
し、トリガ回路２３８が過渡状態およびノイズに対する
抵抗力を増すので、トリガ回路２３８の設定スイッチ・
ポイントのプラス・マイナス約１００ミリボルトずつの
変化が有効に行われる。ノード２０１の電圧は比較的小
さい電圧変動を持ち、Ｎチャネル型トランジスタ２５０
のしきい値電圧に実質的に中心を置いている。インバー
タ２５２，２５３，２５４，２５６は、チャージ・ポン
プ６５の活性化および不活性化を確実に行うための電圧
変動が十分にあるようにするためのバッファの役割を果
たす。
電圧がＮチャネル型トランジスタ２５０のスイッチング
・ポイントよりも低い時は、出力電圧ＶPPの上昇率が設
定した率よりも小さいことを示しているのでＮチャネル
型トランジスタ２５０は実質的に非導電性である。ノー
ド２０２の電圧は論理高電圧であり、トリガ回路２３８
は論理高制御信号をＮＡＮＤ論理ゲート２１０の第３入
力端子に与えてチャージ・ポンプをイネーブルに、すな
わち活性化する。Ｐチャネル型トランジスタ２４４，２
４８は比較的弱く受動的な負荷となり、またＰチャネル
型トランジスタ２４２はトリガ回路２３８のヒステリシ
スを与える。ノード２０２の電圧が論理高の時、インバ
ータ２５４の出力端子の電圧は論理低である。Ｐチャネ
ル型トランジスタ２４２は導電性であり、Ｐチャネル型
トランジスタ２４２，２４４，２４８の電圧降下を減少
させる。これによりノード２０２の電圧がさらに上昇
し、トリガ回路２３８が過渡状態およびノイズに対する
抵抗力を増すので、トリガ回路２３８の設定スイッチ・
ポイントのプラス・マイナス約１００ミリボルトずつの
変化が有効に行われる。ノード２０１の電圧は比較的小
さい電圧変動を持ち、Ｎチャネル型トランジスタ２５０
のしきい値電圧に実質的に中心を置いている。インバー
タ２５２，２５３，２５４，２５６は、チャージ・ポン
プ６５の活性化および不活性化を確実に行うための電圧
変動が十分にあるようにするためのバッファの役割を果
たす。
【００１６】出力電圧ＶPPの上昇率は、負荷が減少する
と増加する可能性がある。出力電圧ＶPPの上昇率が設定
した上昇率以上に増加すると、ノード２０１の制御電圧
がＮチャネル型トランジスタ２５０のスイッチング・ポ
イント以上に増加する。Ｎチャネル型トランジスタ２５
０は導電性となり、その結果インバータ２５２の入力端
子のノード２０２にに論理負が与えられる。トリガ回路
２３８は論理負の制御信号をＮＡＮＤ論理ゲート２１０
の第３入力端子に与えて出力電圧ＶPPの上昇率が設定し
た上昇率以下に減少するまでチャージ・ポンプ６５をデ
ィスエーブル、すなわち不活性にする。インバータ２５
４の出力端子の電圧は論理高の電圧であり、Ｐチャネル
型トランジスタ２４２を実質的に非導電性にする。これ
によりＰチャネル型トランジスタ２４２，２４４，２４
８の電圧降下が拡大し、従ってノード２０２の電圧がさ
らに減少し、ノード２０２の電圧が低く保たれることに
なるのである。トリガ回路２３８は、シュミット・トリ
ガのように、ほとんどいかなる種類のトリガ回路であっ
てもよい。
と増加する可能性がある。出力電圧ＶPPの上昇率が設定
した上昇率以上に増加すると、ノード２０１の制御電圧
がＮチャネル型トランジスタ２５０のスイッチング・ポ
イント以上に増加する。Ｎチャネル型トランジスタ２５
０は導電性となり、その結果インバータ２５２の入力端
子のノード２０２にに論理負が与えられる。トリガ回路
２３８は論理負の制御信号をＮＡＮＤ論理ゲート２１０
の第３入力端子に与えて出力電圧ＶPPの上昇率が設定し
た上昇率以下に減少するまでチャージ・ポンプ６５をデ
ィスエーブル、すなわち不活性にする。インバータ２５
４の出力端子の電圧は論理高の電圧であり、Ｐチャネル
型トランジスタ２４２を実質的に非導電性にする。これ
によりＰチャネル型トランジスタ２４２，２４４，２４
８の電圧降下が拡大し、従ってノード２０２の電圧がさ
らに減少し、ノード２０２の電圧が低く保たれることに
なるのである。トリガ回路２３８は、シュミット・トリ
ガのように、ほとんどいかなる種類のトリガ回路であっ
てもよい。
【００１７】Ｐチャネル型トランジスタ２４０はトリガ
回路２３８にイネーブル機能を与え、ポンプ・ストップ
信号反転ＰＭＰSTOPが論理高のとき導電性となる。反転
ＰＭＰSTOPが論理低のときは、上昇率を制御したチャー
ジ・ポンプ２００はディスエーブルにされる。出力電圧
ＶPPは実質的にＶDDに減少される。Ｐチャネル型トラン
ジスタ２４０は実質的に非導電性であり、上昇率を制御
したチャージ・ポンプ２００がディスエーブルにされて
いるときはＤＣ電流がトリガ回路２３８を流れるのを防
いで消費電力を減らす。Ｎチャネル型トランジスタ２４
６は導電性となり、Ｎチャネル型トランジスタ２６２，
２６４のドレインでの注入による「ラッチ・アップ」の
起こる可能性を防ぐ。
回路２３８にイネーブル機能を与え、ポンプ・ストップ
信号反転ＰＭＰSTOPが論理高のとき導電性となる。反転
ＰＭＰSTOPが論理低のときは、上昇率を制御したチャー
ジ・ポンプ２００はディスエーブルにされる。出力電圧
ＶPPは実質的にＶDDに減少される。Ｐチャネル型トラン
ジスタ２４０は実質的に非導電性であり、上昇率を制御
したチャージ・ポンプ２００がディスエーブルにされて
いるときはＤＣ電流がトリガ回路２３８を流れるのを防
いで消費電力を減らす。Ｎチャネル型トランジスタ２４
６は導電性となり、Ｎチャネル型トランジスタ２６２，
２６４のドレインでの注入による「ラッチ・アップ」の
起こる可能性を防ぐ。
【００１８】図２は本発明によるチャージ・ポンプ６５
を一部をブロック図で、一部を配線図で、一部を論理図
で示したものである。チャージ・ポンプ６５には直列に
接続されたポンプ・ステージ６６、プレドライバ論理回
路６８、およびポンプ・ドライバ回路７０，７２があ
る。ポンプ・ドライバ回路７０は、直列に接続されたポ
ンプ・ステージ６６に「ＫBST1」という名前の増幅され
たクロック信号を出す。ポンプ・ドライバ回路７２は、
直列に接続されたポンプ・ステージ６６に「ＫBST2」と
いう名前の増幅されたクロック信号を出す。直列に接続
されたポンプ・ステージ６６にはＮチャネル型トランジ
スタ７３，７４，ポンプ・ステージ７５〜８０，および
コンデンサ８１〜８６がある。プレドライバ論理回路６
８にはインバータ８７，９１，９５，９６，フリップ・
フロップ８８，８９，ＮＯＲ論理ゲート９２，９３，お
よびＮＡＮＤ論理ゲート９４，９７がある。好適実施例
においては、全てのＮチャネル型およびＰチャネル型ト
ランジスタはＭＯＳ（金属酸化物半導体）トランジスタ
である。
を一部をブロック図で、一部を配線図で、一部を論理図
で示したものである。チャージ・ポンプ６５には直列に
接続されたポンプ・ステージ６６、プレドライバ論理回
路６８、およびポンプ・ドライバ回路７０，７２があ
る。ポンプ・ドライバ回路７０は、直列に接続されたポ
ンプ・ステージ６６に「ＫBST1」という名前の増幅され
たクロック信号を出す。ポンプ・ドライバ回路７２は、
直列に接続されたポンプ・ステージ６６に「ＫBST2」と
いう名前の増幅されたクロック信号を出す。直列に接続
されたポンプ・ステージ６６にはＮチャネル型トランジ
スタ７３，７４，ポンプ・ステージ７５〜８０，および
コンデンサ８１〜８６がある。プレドライバ論理回路６
８にはインバータ８７，９１，９５，９６，フリップ・
フロップ８８，８９，ＮＯＲ論理ゲート９２，９３，お
よびＮＡＮＤ論理ゲート９４，９７がある。好適実施例
においては、全てのＮチャネル型およびＰチャネル型ト
ランジスタはＭＯＳ（金属酸化物半導体）トランジスタ
である。
【００１９】直列に接続されたポンプ・ステージ６６で
は、Ｎチャネル型トランジスタ７３には「ＶDD」と呼ば
れる電源電圧端子に接続されたゲートおよびドレイン、
およびソースがある。Ｎチャネル型トランジスタ７４に
はＶDDに接続されたドレイン、Ｎチャネル型トランジス
タ７３のドレインに接続されたソース、およびゲートが
ある。Ｎチャネル型トランジスタ７３，７４は直列に接
続されたポンプ・ステージ６６の第１ポンプ・ステージ
となる。ポンプ・ステージ７５〜８０にはそれぞれ「Ｉ
Ｎ」という名前の入力端子、「ＯＵＴ」という名前の出
力端子、および「Ｋ」という名前のクロック端子があ
る。ポンプ・ステージ７５の入力端子ＩＮはＮチャネル
型トランジスタ７３，７４のソースに接続されてＶIと
いう名前の入力電圧を受取り、ポンプ・ステージ７５の
出力端子ＯＵＴは「ＶO1」という名前の電圧をポンプ・
ステージ７６の入力端子ＩＮに出す。ポンプ・ステージ
７６の出力端子ＯＵＴは「ＶO2」という名前の電圧をポ
ンプ・ステージ７７の入力端子ＩＮに出す、等々であ
る。ポンプ・ステージ８０の出力端子ＯＵＴは「ＶPP」
という名前の増幅された出力電圧を出す。ポンプ・ステ
ージ７５〜８０はそれぞれ図３の従来技術によるポンプ
・ステージ５５と同じものである。
は、Ｎチャネル型トランジスタ７３には「ＶDD」と呼ば
れる電源電圧端子に接続されたゲートおよびドレイン、
およびソースがある。Ｎチャネル型トランジスタ７４に
はＶDDに接続されたドレイン、Ｎチャネル型トランジス
タ７３のドレインに接続されたソース、およびゲートが
ある。Ｎチャネル型トランジスタ７３，７４は直列に接
続されたポンプ・ステージ６６の第１ポンプ・ステージ
となる。ポンプ・ステージ７５〜８０にはそれぞれ「Ｉ
Ｎ」という名前の入力端子、「ＯＵＴ」という名前の出
力端子、および「Ｋ」という名前のクロック端子があ
る。ポンプ・ステージ７５の入力端子ＩＮはＮチャネル
型トランジスタ７３，７４のソースに接続されてＶIと
いう名前の入力電圧を受取り、ポンプ・ステージ７５の
出力端子ＯＵＴは「ＶO1」という名前の電圧をポンプ・
ステージ７６の入力端子ＩＮに出す。ポンプ・ステージ
７６の出力端子ＯＵＴは「ＶO2」という名前の電圧をポ
ンプ・ステージ７７の入力端子ＩＮに出す、等々であ
る。ポンプ・ステージ８０の出力端子ＯＵＴは「ＶPP」
という名前の増幅された出力電圧を出す。ポンプ・ステ
ージ７５〜８０はそれぞれ図３の従来技術によるポンプ
・ステージ５５と同じものである。
【００２０】コンデンサ８１はＮチャネル型トランジス
タ７３，７４のドレインに接続された第１端子、および
増幅されたクロック信号ＫBST2を受信するための第２端
子を有する。コンデンサ８２はポンプ・ステージ７６の
入力端子ＩＮに接続された第１端子、および増幅された
クロック信号ＫBST1を受信するための第２端子を有す
る。コンデンサ８３はポンプ・ステージ７７の入力端子
ＩＮに接続された第１端子、および増幅されたクロック
信号ＫBST2を受信するための第２端子を有する。コンデ
ンサ８４はポンプ・ステージ７８の入力端子ＩＮに接続
された第１端子、および増幅されたクロック信号ＫBST1
を受信するための第２端子を有する。コンデンサ８５は
ポンプ・ステージ７９の入力端子ＩＮに接続された第１
端子、および増幅されたクロック信号ＫBST2を受信する
ための第２端子を有する。コンデンサ８６にはポンプ・
ステージ８０の入力端子ＩＮに接続された第１端子、お
よび増幅されたクロック信号ＫBST1を受信するための第
２端子を有する。
タ７３，７４のドレインに接続された第１端子、および
増幅されたクロック信号ＫBST2を受信するための第２端
子を有する。コンデンサ８２はポンプ・ステージ７６の
入力端子ＩＮに接続された第１端子、および増幅された
クロック信号ＫBST1を受信するための第２端子を有す
る。コンデンサ８３はポンプ・ステージ７７の入力端子
ＩＮに接続された第１端子、および増幅されたクロック
信号ＫBST2を受信するための第２端子を有する。コンデ
ンサ８４はポンプ・ステージ７８の入力端子ＩＮに接続
された第１端子、および増幅されたクロック信号ＫBST1
を受信するための第２端子を有する。コンデンサ８５は
ポンプ・ステージ７９の入力端子ＩＮに接続された第１
端子、および増幅されたクロック信号ＫBST2を受信する
ための第２端子を有する。コンデンサ８６にはポンプ・
ステージ８０の入力端子ＩＮに接続された第１端子、お
よび増幅されたクロック信号ＫBST1を受信するための第
２端子を有する。
【００２１】プレドライバ論理回路６８においては、Ｋ
EXTという名前の単一終端の外部クロック信号がインバ
ータ８７の入力端子およびＤタイプ・フリップ・フロッ
プ８８，８９の「Ｋ」という名前のクロック端子に出さ
れる。インバータ８７の出力端子は「反転Ｋ」という名
前のフリップ・フロップ８８，８９のクロック端子に接
続されている。フリップ・フロップ８８，８９はそれぞ
れ「Ｄ」という名前の入力端子を持ち、フリップ・フロ
ップ８８の「反転Ｑ」という名前の反転出力端子に接続
される。インバータ９１はフリップ・フロップ８８の
「Ｑ」という名前の出力端子に結合した入力端子および
出力端子を有する。ＮＯＲ論理ゲート９２は「ＰＭＰST
OP」という名前の信号を受信するための第１入力端子、
インバータ９１の出力端子に接続された第２入力端子、
および「ＫINT4」という名前の内部クロック信号を出力
するための出力端子を有する。ＮＯＲ論理ゲート９３は
信号ＰＭＰSTOPを受信するための第１入力端子、ＮＯＲ
論理ゲート９２の出力端子に接続された第２入力端子、
および「ＫINT2」という名前の内部クロック信号を出力
するための出力端子を有する。ＮＡＮＤ論理ゲート９４
はインバータ９１の出力端子に接続された第１入力端
子、フリップ・フロップ８９の出力端子Ｑに接続された
第２入力端子、および出力端子を有する。インバータ９
５はＮＡＮＤ論理ゲート９４の出力端子に接続された入
力端子、および「ＫINT1」という名前の内部クロック信
号を出力するための出力端子を有する。インバータ９６
はフリップ・フロップ８９の出力端子Ｑに接続された入
力端子、および出力端子を有する。ＮＡＮＤ論理ゲート
９７はＮＯＲ論理ゲート９２の出力端子に接続された第
１入力端子、インバータ９６の出力端子に接続された第
２入力端子、および出力端子を有する。インバータ９８
はＮＡＮＤ論理ゲート９７の出力端子に接続された入力
端子、および「ＫINT3」という名前の内部クロック信号
を出力するための出力端子を有する。論理ゲートはそれ
ぞれ論理動作を表すのであって、単一のロジック・ゲー
トを表すのではないことに注意すること。
EXTという名前の単一終端の外部クロック信号がインバ
ータ８７の入力端子およびＤタイプ・フリップ・フロッ
プ８８，８９の「Ｋ」という名前のクロック端子に出さ
れる。インバータ８７の出力端子は「反転Ｋ」という名
前のフリップ・フロップ８８，８９のクロック端子に接
続されている。フリップ・フロップ８８，８９はそれぞ
れ「Ｄ」という名前の入力端子を持ち、フリップ・フロ
ップ８８の「反転Ｑ」という名前の反転出力端子に接続
される。インバータ９１はフリップ・フロップ８８の
「Ｑ」という名前の出力端子に結合した入力端子および
出力端子を有する。ＮＯＲ論理ゲート９２は「ＰＭＰST
OP」という名前の信号を受信するための第１入力端子、
インバータ９１の出力端子に接続された第２入力端子、
および「ＫINT4」という名前の内部クロック信号を出力
するための出力端子を有する。ＮＯＲ論理ゲート９３は
信号ＰＭＰSTOPを受信するための第１入力端子、ＮＯＲ
論理ゲート９２の出力端子に接続された第２入力端子、
および「ＫINT2」という名前の内部クロック信号を出力
するための出力端子を有する。ＮＡＮＤ論理ゲート９４
はインバータ９１の出力端子に接続された第１入力端
子、フリップ・フロップ８９の出力端子Ｑに接続された
第２入力端子、および出力端子を有する。インバータ９
５はＮＡＮＤ論理ゲート９４の出力端子に接続された入
力端子、および「ＫINT1」という名前の内部クロック信
号を出力するための出力端子を有する。インバータ９６
はフリップ・フロップ８９の出力端子Ｑに接続された入
力端子、および出力端子を有する。ＮＡＮＤ論理ゲート
９７はＮＯＲ論理ゲート９２の出力端子に接続された第
１入力端子、インバータ９６の出力端子に接続された第
２入力端子、および出力端子を有する。インバータ９８
はＮＡＮＤ論理ゲート９７の出力端子に接続された入力
端子、および「ＫINT3」という名前の内部クロック信号
を出力するための出力端子を有する。論理ゲートはそれ
ぞれ論理動作を表すのであって、単一のロジック・ゲー
トを表すのではないことに注意すること。
【００２２】ポンプ・ドライバ回路７０は内部クロック
信号ＫINT1を受信するための第１入力端子、「ＩＮＨ
2」という名前の抑制信号を受信するための第２入力端
子、内部クロック信号ＫINT2を受信するための第３入力
端子、増幅されたクロック信号ＫBST1を出力するための
第１出力端子、および「ＩＮＨ1」という名前の抑制信
号を出力するための第２出力端子を有する。ポンプ・ド
ライバ回路７２には内部クロック信号ＫINT3を受信する
ための第１入力端子、抑制信号ＩＮＨ1を受信するため
の第２入力端子、内部クロック信号ＫINT4を受信するた
めの第３入力端子、増幅されたクロック信号ＫBST2を出
力するための第１出力端子、および抑制信号ＩＮＨ2を
出力するための第２出力端子を有する。
信号ＫINT1を受信するための第１入力端子、「ＩＮＨ
2」という名前の抑制信号を受信するための第２入力端
子、内部クロック信号ＫINT2を受信するための第３入力
端子、増幅されたクロック信号ＫBST1を出力するための
第１出力端子、および「ＩＮＨ1」という名前の抑制信
号を出力するための第２出力端子を有する。ポンプ・ド
ライバ回路７２には内部クロック信号ＫINT3を受信する
ための第１入力端子、抑制信号ＩＮＨ1を受信するため
の第２入力端子、内部クロック信号ＫINT4を受信するた
めの第３入力端子、増幅されたクロック信号ＫBST2を出
力するための第１出力端子、および抑制信号ＩＮＨ2を
出力するための第２出力端子を有する。
【００２３】外部クロック信号ＫEXTは設定した周波数
でプレドライバ論理回路６８に与えられる。好適実施例
では、外部クロック信号ＫEXTはシステム・クロックで
ある。フリップ・フロップ８８，８９は一般的なＤタイ
プ・フリップ・フロップである。フリップ・フロップ８
８は周波数分割器として働き、その出力Ｑは外部クロッ
ク信号ＫEXTの半分の周波数を持つ。フリップ・フロッ
プ８９は、外部クロック信号ＫEXTに関して９０度の移
相を持つ信号を出力端子に出す。次に、フリップ・フロ
ップ８８，８９の出力端子ＱはＮＡＮＤ論理ゲート９
４，９７，ＮＯＲ論理ゲート９２，９３，およびインバ
ータ９１，９５，９６，９８によって組み合わされ、内
部クロック信号ＫINT1，ＫINT2，ＫINT3，ＫINT4を出
す。内部クロック信号ＫINT1，ＫINT2の波形を図６およ
び図７に示す。内部クロック信号ＫINT3は内部クロック
信号ＫINT1の補数であり、内部クロック信号ＫINT4は内
部クロック信号ＫINT2の補数である。ＮＯＲ論理ゲート
９２，９３の第１入力端子は論理信号ＰＭＰSTOPを受信
する。論理信号ＰＭＰSTOPが論理高のとき、内部クロッ
ク信号ＫINT1，ＫINT2，ＫINT3，ＫINT4が論理低として
与えられているとチャージ・ポンプ６５はディスエーブ
ルにされる。これにより、チャージ・ポンプ６５は内部
クロック信号が既知の状態に初期化されていれば再スタ
ート可能となる。
でプレドライバ論理回路６８に与えられる。好適実施例
では、外部クロック信号ＫEXTはシステム・クロックで
ある。フリップ・フロップ８８，８９は一般的なＤタイ
プ・フリップ・フロップである。フリップ・フロップ８
８は周波数分割器として働き、その出力Ｑは外部クロッ
ク信号ＫEXTの半分の周波数を持つ。フリップ・フロッ
プ８９は、外部クロック信号ＫEXTに関して９０度の移
相を持つ信号を出力端子に出す。次に、フリップ・フロ
ップ８８，８９の出力端子ＱはＮＡＮＤ論理ゲート９
４，９７，ＮＯＲ論理ゲート９２，９３，およびインバ
ータ９１，９５，９６，９８によって組み合わされ、内
部クロック信号ＫINT1，ＫINT2，ＫINT3，ＫINT4を出
す。内部クロック信号ＫINT1，ＫINT2の波形を図６およ
び図７に示す。内部クロック信号ＫINT3は内部クロック
信号ＫINT1の補数であり、内部クロック信号ＫINT4は内
部クロック信号ＫINT2の補数である。ＮＯＲ論理ゲート
９２，９３の第１入力端子は論理信号ＰＭＰSTOPを受信
する。論理信号ＰＭＰSTOPが論理高のとき、内部クロッ
ク信号ＫINT1，ＫINT2，ＫINT3，ＫINT4が論理低として
与えられているとチャージ・ポンプ６５はディスエーブ
ルにされる。これにより、チャージ・ポンプ６５は内部
クロック信号が既知の状態に初期化されていれば再スタ
ート可能となる。
【００２４】波形の周期すなわちサイクルは波形のいず
れか２つの最高点または最低点の間の時間の長さであ
る。波形のデューティ・サイクルとは波形の全周期の間
で波形が高である時間の割合である。例えば、７０％デ
ューティ・サイクルの波形は周期全体の７０％が高で周
期の残りの３０％が低である。５０％デューティ・サイ
クルの波形は周期全体の５０％が高で周期の残りの５０
％が低である。また、２０％デューティ・サイクルの波
形は周期全体の２０％が高で周期の残りの８０％が低で
ある。内部クロック信号ＫINT1，ＫINT3は２相のノンオ
ーバラッピング・クロック信号で約２０〜２５％のデュ
ーティ・サイクルを持つ。内部クロック信号ＫINT2，Ｋ
INT4は２相のノンオーバラッピング・クロック信号で約
５０％のデューティ・サイクルを持つ。
れか２つの最高点または最低点の間の時間の長さであ
る。波形のデューティ・サイクルとは波形の全周期の間
で波形が高である時間の割合である。例えば、７０％デ
ューティ・サイクルの波形は周期全体の７０％が高で周
期の残りの３０％が低である。５０％デューティ・サイ
クルの波形は周期全体の５０％が高で周期の残りの５０
％が低である。また、２０％デューティ・サイクルの波
形は周期全体の２０％が高で周期の残りの８０％が低で
ある。内部クロック信号ＫINT1，ＫINT3は２相のノンオ
ーバラッピング・クロック信号で約２０〜２５％のデュ
ーティ・サイクルを持つ。内部クロック信号ＫINT2，Ｋ
INT4は２相のノンオーバラッピング・クロック信号で約
５０％のデューティ・サイクルを持つ。
【００２５】増幅されたクロック信号ＫBST1，ＫBST2は
２相のノンオーバラッピング・クロック信号としてポン
プ・ドライバ回路７０，７２からそれぞれ与えられる。
ポンプ・ドライバ回路７０の実施例を図４および図５に
示す。図４のポンプ・ドライバ回路７０はＶDDの約２倍
の大きさの電圧変動を持つクロック信号ＫBST1を発生さ
せる。図５のポンプ・ドライバ回路７０’はＶDDの約３
倍の大きさに等しい電圧変動を持つクロック信号Ｋ’BS
T1を発生させる。それぞれの実施例は後に詳細に説明す
る。抑制信号ＩNH1およびＩNH2により、増幅されたクロ
ック信号ＫBST1およびＫBST2はノンオーバラッピングと
なる。
２相のノンオーバラッピング・クロック信号としてポン
プ・ドライバ回路７０，７２からそれぞれ与えられる。
ポンプ・ドライバ回路７０の実施例を図４および図５に
示す。図４のポンプ・ドライバ回路７０はＶDDの約２倍
の大きさの電圧変動を持つクロック信号ＫBST1を発生さ
せる。図５のポンプ・ドライバ回路７０’はＶDDの約３
倍の大きさに等しい電圧変動を持つクロック信号Ｋ’BS
T1を発生させる。それぞれの実施例は後に詳細に説明す
る。抑制信号ＩNH1およびＩNH2により、増幅されたクロ
ック信号ＫBST1およびＫBST2はノンオーバラッピングと
なる。
【００２６】図３は従来技術のポンプ・ステージ５５の
配線図を示す。ポンプ・ステージ５５はポンプ・ステー
ジ７５〜８０のそれぞれの回路を表す。ポンプ・ステー
ジ５５はＮチャネル型トランジスタ５６，５８，６０，
６１、およびコンデンサ５７，５９を有する。ダイオー
ドに接続するＮチャネル型トランジスタ５６は互いに接
続されたゲートおよびドレイン，およびソースを有す
る。コンデンサ５７はＮチャネル型トランジスタ５６の
ソースに接続された第１端子、および「ＩＮ」という名
前の入力端子に接続された第２端子を有する。Ｎチャネ
ル型トランジスタ５８はコンデンサ５７の第２端子に接
続されたゲートおよびドレイン、およびＮチャネル型ト
ランジスタ５６のゲートおよびドレインに接続されたソ
ースを有する。コンデンサ５９はＮチャネル型トランジ
スタ５８のソースに接続された第１端子、および「Ｋ」
という名前のクロック端子に接続された第２端子を有す
る。ダイオードに接続されたＮチャネル型トランジスタ
６０はＮチャネル型トランジスタ５６のソースに接続さ
れたゲートおよびドレイン、およびコンデンサ５７の第
２端子の接続されたソースを有する。Ｎチャネル型パス
・トランジスタ６１は入力端子ＩＮに接続された第１ド
レイン／ソース端子、「ＯＵＴ」という名前の出力端子
に接続された第２ドレイン／ソース端子、およびＮチャ
ネル型トランジスタ５６のソースに接続されたゲートを
有する。
配線図を示す。ポンプ・ステージ５５はポンプ・ステー
ジ７５〜８０のそれぞれの回路を表す。ポンプ・ステー
ジ５５はＮチャネル型トランジスタ５６，５８，６０，
６１、およびコンデンサ５７，５９を有する。ダイオー
ドに接続するＮチャネル型トランジスタ５６は互いに接
続されたゲートおよびドレイン，およびソースを有す
る。コンデンサ５７はＮチャネル型トランジスタ５６の
ソースに接続された第１端子、および「ＩＮ」という名
前の入力端子に接続された第２端子を有する。Ｎチャネ
ル型トランジスタ５８はコンデンサ５７の第２端子に接
続されたゲートおよびドレイン、およびＮチャネル型ト
ランジスタ５６のゲートおよびドレインに接続されたソ
ースを有する。コンデンサ５９はＮチャネル型トランジ
スタ５８のソースに接続された第１端子、および「Ｋ」
という名前のクロック端子に接続された第２端子を有す
る。ダイオードに接続されたＮチャネル型トランジスタ
６０はＮチャネル型トランジスタ５６のソースに接続さ
れたゲートおよびドレイン、およびコンデンサ５７の第
２端子の接続されたソースを有する。Ｎチャネル型パス
・トランジスタ６１は入力端子ＩＮに接続された第１ド
レイン／ソース端子、「ＯＵＴ」という名前の出力端子
に接続された第２ドレイン／ソース端子、およびＮチャ
ネル型トランジスタ５６のソースに接続されたゲートを
有する。
【００２７】以下原理を述べると、Ｎチャネル型トラン
ジスタ７３，７４（図２を参照）は直列に接続されたポ
ンプ・ステージ６６のための第１ポンプ・ステージとし
て働き、ポンプ・ステージ７５の入力端子ＩＮに入力電
圧端子ＶIを与える。Ｎチャネル型トランジスタ７３は
ダイオードに接続され、コンデンサ８１をＶDDからしき
い値の電圧降下（ＶT）を差し引いたものに等しい電圧
にプレチャージする。増幅されたクロック信号ＫBST1が
論理高であり、増幅されたクロック信号ＫBST2が論理低
であるとき、Ｎチャネル型トランジスタは導電性であ
り、入力電圧ＶIは実質的にＶDDに等しく、コンデンサ
８１の第２端子の電位は０ボルト（すなわち接地電位）
である。増幅されたクロック信号ＫBST1は論理低とな
り、それによってＮチャネル型トランジスタ７４が実質
的に非導電性となり、また増幅されたクロック信号ＫBS
T2が（ノンオーバラップになるための遅延後に）論理高
となって、増幅されたクロック信号ＫBST2の電圧変動を
超えるＶDDにほぼ等しい電圧に、入力電圧ＶIを増幅す
る。入力電圧ＶIはポンプ・ステージ７５の入力端子Ｉ
Ｎに与えられる。
ジスタ７３，７４（図２を参照）は直列に接続されたポ
ンプ・ステージ６６のための第１ポンプ・ステージとし
て働き、ポンプ・ステージ７５の入力端子ＩＮに入力電
圧端子ＶIを与える。Ｎチャネル型トランジスタ７３は
ダイオードに接続され、コンデンサ８１をＶDDからしき
い値の電圧降下（ＶT）を差し引いたものに等しい電圧
にプレチャージする。増幅されたクロック信号ＫBST1が
論理高であり、増幅されたクロック信号ＫBST2が論理低
であるとき、Ｎチャネル型トランジスタは導電性であ
り、入力電圧ＶIは実質的にＶDDに等しく、コンデンサ
８１の第２端子の電位は０ボルト（すなわち接地電位）
である。増幅されたクロック信号ＫBST1は論理低とな
り、それによってＮチャネル型トランジスタ７４が実質
的に非導電性となり、また増幅されたクロック信号ＫBS
T2が（ノンオーバラップになるための遅延後に）論理高
となって、増幅されたクロック信号ＫBST2の電圧変動を
超えるＶDDにほぼ等しい電圧に、入力電圧ＶIを増幅す
る。入力電圧ＶIはポンプ・ステージ７５の入力端子Ｉ
Ｎに与えられる。
【００２８】増幅された論理高のクロック信号ＫBST1が
ポンプ・ステージ７５，７７，７９のクロック端子Ｋに
与えられると、ＶTに等しいバイアス電圧がダイオード
に接続されたＮチャネル型トランジスタ６０に設定され
る（図３）。前のサイクル、すなわち増幅されたクロッ
ク信号ＫBST2が論理高であるとき、ポンプ・ステージ７
６，７８，８０の、ダイオードに接続されたＮチャネル
型トランジスタ６０は１ＶTバイアス電圧をそれらのポ
ンプ・ステージに設定していたのである。このバイアス
状態が設定されているので、増幅されたクロック信号Ｋ
BST2が論理高になると、入力電圧ＶIは増幅されたクロ
ック信号ＫBST1の電圧変動に等しい電圧だけ増幅され、
Ｎチャネル型パス・トランジスタ６１（図３）を通じて
出力端子ＯＵＴに送られる。後続のポンプ・ステージは
それぞれ、増幅されたクロック信号ＫBST1およびＫBST2
の電圧変動と実質的に等しい電圧だけ、入力端子に受け
取った電圧を増幅するのであるが、これはポンプ・ステ
ージ８０の出力端子が約１８から２１ボルトに等しい増
幅された出力電圧ＶPPを出力するまで行われる。
ポンプ・ステージ７５，７７，７９のクロック端子Ｋに
与えられると、ＶTに等しいバイアス電圧がダイオード
に接続されたＮチャネル型トランジスタ６０に設定され
る（図３）。前のサイクル、すなわち増幅されたクロッ
ク信号ＫBST2が論理高であるとき、ポンプ・ステージ７
６，７８，８０の、ダイオードに接続されたＮチャネル
型トランジスタ６０は１ＶTバイアス電圧をそれらのポ
ンプ・ステージに設定していたのである。このバイアス
状態が設定されているので、増幅されたクロック信号Ｋ
BST2が論理高になると、入力電圧ＶIは増幅されたクロ
ック信号ＫBST1の電圧変動に等しい電圧だけ増幅され、
Ｎチャネル型パス・トランジスタ６１（図３）を通じて
出力端子ＯＵＴに送られる。後続のポンプ・ステージは
それぞれ、増幅されたクロック信号ＫBST1およびＫBST2
の電圧変動と実質的に等しい電圧だけ、入力端子に受け
取った電圧を増幅するのであるが、これはポンプ・ステ
ージ８０の出力端子が約１８から２１ボルトに等しい増
幅された出力電圧ＶPPを出力するまで行われる。
【００２９】ＶDDよりも大きい電圧変動をもつ、直列に
接続されたポンプ・ステージ６６にクロック信号を与え
ることにより、ポンプ・ステージ７５〜８０のバイアス
電圧は、ＶDDが低いときまたはポンプ・ステージ７５〜
８０のＶTが比較的大きいときでさえも維持されるの
で、チャージの移動効率が向上する。好適実施例では、
コンデンサ８１〜８６は高電圧プレーナ・コンデンサで
ある。しかしながら、他の実施例ではＭＯＳトランジス
タ・コンデンサやポリシリコン・コンデンサといった別
の種類のコンデンサを使用することもできる。
接続されたポンプ・ステージ６６にクロック信号を与え
ることにより、ポンプ・ステージ７５〜８０のバイアス
電圧は、ＶDDが低いときまたはポンプ・ステージ７５〜
８０のＶTが比較的大きいときでさえも維持されるの
で、チャージの移動効率が向上する。好適実施例では、
コンデンサ８１〜８６は高電圧プレーナ・コンデンサで
ある。しかしながら、他の実施例ではＭＯＳトランジス
タ・コンデンサやポリシリコン・コンデンサといった別
の種類のコンデンサを使用することもできる。
【００３０】Ｎチャネル型パス・トランジスタ６１のゲ
ート対ソース電圧（ＶGS）はパス・トランジスタ６１を
導電性にするためにそのしきい値電圧（ＶT）以上でな
ければならない。Ｎチャネル型トランジスタ５６，５
８，６０、およびコンデンサ５７，５９から成るブート
ストラップ回路により、ポンプ・ステージ７５〜８０の
それぞれのＮチャネル型パス・トランジスタ６１のＶGS
は、ブートストラッピングにより、またはパス・トラン
ジスタ６１のゲート電圧を増幅することにより、ＶT以
上になる。これにより、より多くの電荷が各ポンプ・ス
テージを通過することになるのでチャージ・ポンプ１０
の効率が上がる。
ート対ソース電圧（ＶGS）はパス・トランジスタ６１を
導電性にするためにそのしきい値電圧（ＶT）以上でな
ければならない。Ｎチャネル型トランジスタ５６，５
８，６０、およびコンデンサ５７，５９から成るブート
ストラップ回路により、ポンプ・ステージ７５〜８０の
それぞれのＮチャネル型パス・トランジスタ６１のＶGS
は、ブートストラッピングにより、またはパス・トラン
ジスタ６１のゲート電圧を増幅することにより、ＶT以
上になる。これにより、より多くの電荷が各ポンプ・ス
テージを通過することになるのでチャージ・ポンプ１０
の効率が上がる。
【００３１】図４はポンプ・ドライバ回路７０を一部を
論理図で、一部を配線図で示したものである。ポンプ・
ドライバ回路７０は制御論理回路１１０および電圧ブー
スティング回路１１２を有する。制御論理回路１１０は
Ｐチャネル型トランジスタ１１１、Ｎチャネル型トラン
ジスタ１１２，１１３、インバータ１１６，１１７，１
１９，１２１，１２２，１２３，１２４，１２７，１２
８，１２９，１３２，１３３，１３４，１３７，１３
９、およびＮＡＮＤ論理ゲート１１８，１２６，１３
１，１３６，１３８を有する。電圧増幅回路１１２はＮ
チャネル型トランジスタ１４１，１４２，１４３，１４
４，１５２，１５３，１５４，１５５，１５６，１５
７、Ｐチャネル型トランジスタ１４８，１４９，１５
１、およびコンデンサ１４６，１４７を有する。
論理図で、一部を配線図で示したものである。ポンプ・
ドライバ回路７０は制御論理回路１１０および電圧ブー
スティング回路１１２を有する。制御論理回路１１０は
Ｐチャネル型トランジスタ１１１、Ｎチャネル型トラン
ジスタ１１２，１１３、インバータ１１６，１１７，１
１９，１２１，１２２，１２３，１２４，１２７，１２
８，１２９，１３２，１３３，１３４，１３７，１３
９、およびＮＡＮＤ論理ゲート１１８，１２６，１３
１，１３６，１３８を有する。電圧増幅回路１１２はＮ
チャネル型トランジスタ１４１，１４２，１４３，１４
４，１５２，１５３，１５４，１５５，１５６，１５
７、Ｐチャネル型トランジスタ１４８，１４９，１５
１、およびコンデンサ１４６，１４７を有する。
【００３２】制御論理回路１１０のＰチャネル型トラン
ジスタ１１１は電源電圧端子ＶDDに接続されたソース、
ゲート、およびドレインを有する。Ｎチャネル型トラン
ジスタ１１２にはＰチャネル型トランジスタ１１１のド
レインに接続されたドレイン、内部クロック信号ＫINT1
を受信するためのゲート、およびソースを有する。Ｎチ
ャネル型トランジスタ１１３はＮチャネル型トランジス
タ１１２のソースに接続されたドレイン、Ｐチャネル型
トランジスタ１１１のゲートに接続されたゲート、「Ｖ
SS」という名前の電源電圧端子に接続されたソースを有
する。インバータ１１６はＰチャネル型トランジスタ１
１１のドレインに接続された出力端子、および入力端子
を有する。インバータ１１７はインバータ１１６の出力
端子に接続された入力端子、およびインバータ１１６の
入力端子に接続された出力端子を有する。ＮＡＮＤ論理
ゲート１１８はインバータ１１７の出力端子に接続され
た第１入力端子、第２入力端子、および出力端子を有す
る。インバータ１１９はＮＡＮＤ論理ゲート１１８の出
力端子に接続された入力端子、および出力端子を有す
る。インバータ１２１はインバータ１１９の出力端子に
接続された入力端子、および出力端子を有する。インバ
ータ１２２はインバータ１２９の出力端子に接続された
入力端子、および出力端子を有する。インバータ１２３
はインバータ１２２の出力端子に接続された入力端子、
および出力端子を有する。インバータ１２４はインバー
タ１２３の出力端子に接続された入力端子、およびＮＡ
ＮＤ論理ゲート１１８の第２入力端子に接続された出力
端子を有する。ＮＡＮＤ論理ゲート１２６はインバータ
１２１の出力端子に接続された第１入力端子、およびＰ
チャネル型トランジスタ１１１のドレインに接続された
第２入力端子、および出力端子を有する。インバータ１
２７はＮＡＮＤ論理ゲート１２６の出力端子に接続され
た入力端子、および出力端子を有する。インバータ１２
８はインバータ１２７の出力端子に接続された入力端
子、および出力端子を有する。インバータ１２９はイン
バータ１２８の出力端子に接続された入力端子、および
インバータ１２２の入力端子に接続された出力端子を有
する。ＮＡＮＤ論理ゲート１３１は内部クロック信号Ｋ
INT2を受信するための第１入力端子、抑制信号ＩＮＨ2
を受信するための第２入力端子、および出力端子を有す
る。インバータ１３２はＮＡＮＤ論理ゲート１３１の出
力端子に接続された入力端子、および出力端子を有す
る。インバータ１３３はインバータ１３２の出力端子に
接続された入力端子、および出力端子を有する。ＮＡＮ
Ｄ論理ゲート１３６はインバータ１３３の出力端子に接
続された第１入力端子、第２入力端子、およびＰチャネ
ル型トランジスタ１１１およびＮチャネル型トランジス
タ１１３のゲートに接続された出力端子を有する。イン
バータ１３４はＮＡＮＤ論理ゲート１３６の第２入力端
子に接続された出力端子、および入力端子を有する。イ
ンバータ１３７はインバータ１２２の出力端子に接続さ
れた入力端子、および抑制信号ＩＮＨ1を出力するため
の出力端子を有する。ＮＡＮＤ論理ゲー１３８はインバ
ータ１２９の出力端子に接続された第１入力端子、ＮＡ
ＮＤ論理ゲート１３１の出力端子に接続された第２入力
端子、および出力端子を有する。インバータ１３９はＮ
ＡＮＤ論理ゲート１３８の出力端子に接続された入力端
子、および出力端子を有する。
ジスタ１１１は電源電圧端子ＶDDに接続されたソース、
ゲート、およびドレインを有する。Ｎチャネル型トラン
ジスタ１１２にはＰチャネル型トランジスタ１１１のド
レインに接続されたドレイン、内部クロック信号ＫINT1
を受信するためのゲート、およびソースを有する。Ｎチ
ャネル型トランジスタ１１３はＮチャネル型トランジス
タ１１２のソースに接続されたドレイン、Ｐチャネル型
トランジスタ１１１のゲートに接続されたゲート、「Ｖ
SS」という名前の電源電圧端子に接続されたソースを有
する。インバータ１１６はＰチャネル型トランジスタ１
１１のドレインに接続された出力端子、および入力端子
を有する。インバータ１１７はインバータ１１６の出力
端子に接続された入力端子、およびインバータ１１６の
入力端子に接続された出力端子を有する。ＮＡＮＤ論理
ゲート１１８はインバータ１１７の出力端子に接続され
た第１入力端子、第２入力端子、および出力端子を有す
る。インバータ１１９はＮＡＮＤ論理ゲート１１８の出
力端子に接続された入力端子、および出力端子を有す
る。インバータ１２１はインバータ１１９の出力端子に
接続された入力端子、および出力端子を有する。インバ
ータ１２２はインバータ１２９の出力端子に接続された
入力端子、および出力端子を有する。インバータ１２３
はインバータ１２２の出力端子に接続された入力端子、
および出力端子を有する。インバータ１２４はインバー
タ１２３の出力端子に接続された入力端子、およびＮＡ
ＮＤ論理ゲート１１８の第２入力端子に接続された出力
端子を有する。ＮＡＮＤ論理ゲート１２６はインバータ
１２１の出力端子に接続された第１入力端子、およびＰ
チャネル型トランジスタ１１１のドレインに接続された
第２入力端子、および出力端子を有する。インバータ１
２７はＮＡＮＤ論理ゲート１２６の出力端子に接続され
た入力端子、および出力端子を有する。インバータ１２
８はインバータ１２７の出力端子に接続された入力端
子、および出力端子を有する。インバータ１２９はイン
バータ１２８の出力端子に接続された入力端子、および
インバータ１２２の入力端子に接続された出力端子を有
する。ＮＡＮＤ論理ゲート１３１は内部クロック信号Ｋ
INT2を受信するための第１入力端子、抑制信号ＩＮＨ2
を受信するための第２入力端子、および出力端子を有す
る。インバータ１３２はＮＡＮＤ論理ゲート１３１の出
力端子に接続された入力端子、および出力端子を有す
る。インバータ１３３はインバータ１３２の出力端子に
接続された入力端子、および出力端子を有する。ＮＡＮ
Ｄ論理ゲート１３６はインバータ１３３の出力端子に接
続された第１入力端子、第２入力端子、およびＰチャネ
ル型トランジスタ１１１およびＮチャネル型トランジス
タ１１３のゲートに接続された出力端子を有する。イン
バータ１３４はＮＡＮＤ論理ゲート１３６の第２入力端
子に接続された出力端子、および入力端子を有する。イ
ンバータ１３７はインバータ１２２の出力端子に接続さ
れた入力端子、および抑制信号ＩＮＨ1を出力するため
の出力端子を有する。ＮＡＮＤ論理ゲー１３８はインバ
ータ１２９の出力端子に接続された第１入力端子、ＮＡ
ＮＤ論理ゲート１３１の出力端子に接続された第２入力
端子、および出力端子を有する。インバータ１３９はＮ
ＡＮＤ論理ゲート１３８の出力端子に接続された入力端
子、および出力端子を有する。
【００３３】電圧増幅回路１１２のＮチャネル型トラン
ジスタ１４１はＶDDに接続されたドレイン、ＶDDに接続
されたゲート、およびソースを有する。Ｎチャネル型ト
ランジスタ１４２はＶDDに接続されたドレイン、ゲー
ト、およびＮチャネル型トランジスタ１４１のソースに
接続されたソースを有する。Ｎチャネル型トランジスタ
１４３はＶDDに接続されたドレイン、Ｎチャネル型トラ
ンジスタ１４２のソースに接続されたゲート、およびＮ
チャネル型トランジスタ１４２のゲートに接続されたソ
ースを有する。Ｎチャネル型トランジスタ１４４はＶDD
に接続されたドレイン、ＶDDに接続されたゲート、およ
びＮチャネル型トランジスタ１４３のソースに接続され
たソースを有する。ブートストラップ・コンデンサ１４
６はＮチャネル型トランジスタ１４１，１４２のソース
に接続された第１端子、およびインバータ１２９の出力
端子に接続された第２端子を有する。増幅コンデンサ１
４７にはＮチャネル型トランジスタ１４３，１４４のソ
ースに接続された第１端子、および第２端子がある。Ｐ
チャネル型トランジスタ１４８にはＶDDに接続されたソ
ース、インバータ１３３の出力端子に接続されたゲー
ト、およびドレインを有する。Ｐチャネル型トランジス
タ１４９はＮチャネル型トランジスタ１４３のソースに
接続されたソース、Ｐチャネル型トランジスタ１４８の
ゲートに接続されたゲート、および増幅されたクロック
信号ＫBST1を出力するための出力ノード１０１に接続さ
れたドレインを有する。Ｐチャネル型トランジスタ１４
９は半導体基板のＮウェル領域に位置し、Ｎウェル端子
はそのソース端子に接続される。Ｐチャネル型トランジ
スタ１５１はＰチャネル型トランジスタ１４８のドレイ
ンに接続されたソース、インバータ１２１の出力端子に
接続されたゲート、およびコンデンサ１４７の第２端子
に接続されたドレインを有する。Ｎチャネル型トランジ
スタ１５２はＰチャネル型トランジスタ１５１のドレイ
ンに接続されたドレイン、インバータ１２９の出力端子
に接続されたゲート、およびＶSSに接続されたソースを
有する。Ｎチャネル型トランジスタ１５３はＰチャネル
型トランジスタ１４９のドレインに出力ノード１０１で
接続されたドレイン、ＶDDに接続されたゲート、および
ソースを有する。Ｎチャネル型トランジスタ１５４はＶ
DDに接続されたドレイン、Ｐチャネル型トランジスタ１
４９のドレインに出力ノード１０１で接続されたゲー
ト、およびインバータ１３４の入力端子に接続されたソ
ースを有する。Ｎチャネル型トランジスタ１５５はＮチ
ャネル型トランジスタ１５３のソースと接続された第１
ドレイン／ソース端子、Ｎチャネル型トランジスタ１５
４のソースと接続された第２ドレイン／ソース端子、お
よびインバータ１３３の出力端子と接続されたゲートを
有する。Ｎチャネル型トランジスタ１５６はＮチャネル
型トランジスタ１５３のソースと接続されたドレイン、
インバータ１３３の出力端子と接続されたゲート，およ
びＶSSと接続されたソースを有する。Ｎチャネル型トラ
ンジスタ１５７はＰチャネル型トランジスタ１４９のド
レインと出力ノード１０１で接続されたドレイン、イン
バータ１３９の出力端子と接続されたゲート、およびＶ
SSと接続されたソースを有する。ポンプ・ドライバ回路
７２（図３）の回路はポンプ・ドライバ回路７０と同一
であり、同様に作動するので図には示していない。
ジスタ１４１はＶDDに接続されたドレイン、ＶDDに接続
されたゲート、およびソースを有する。Ｎチャネル型ト
ランジスタ１４２はＶDDに接続されたドレイン、ゲー
ト、およびＮチャネル型トランジスタ１４１のソースに
接続されたソースを有する。Ｎチャネル型トランジスタ
１４３はＶDDに接続されたドレイン、Ｎチャネル型トラ
ンジスタ１４２のソースに接続されたゲート、およびＮ
チャネル型トランジスタ１４２のゲートに接続されたソ
ースを有する。Ｎチャネル型トランジスタ１４４はＶDD
に接続されたドレイン、ＶDDに接続されたゲート、およ
びＮチャネル型トランジスタ１４３のソースに接続され
たソースを有する。ブートストラップ・コンデンサ１４
６はＮチャネル型トランジスタ１４１，１４２のソース
に接続された第１端子、およびインバータ１２９の出力
端子に接続された第２端子を有する。増幅コンデンサ１
４７にはＮチャネル型トランジスタ１４３，１４４のソ
ースに接続された第１端子、および第２端子がある。Ｐ
チャネル型トランジスタ１４８にはＶDDに接続されたソ
ース、インバータ１３３の出力端子に接続されたゲー
ト、およびドレインを有する。Ｐチャネル型トランジス
タ１４９はＮチャネル型トランジスタ１４３のソースに
接続されたソース、Ｐチャネル型トランジスタ１４８の
ゲートに接続されたゲート、および増幅されたクロック
信号ＫBST1を出力するための出力ノード１０１に接続さ
れたドレインを有する。Ｐチャネル型トランジスタ１４
９は半導体基板のＮウェル領域に位置し、Ｎウェル端子
はそのソース端子に接続される。Ｐチャネル型トランジ
スタ１５１はＰチャネル型トランジスタ１４８のドレイ
ンに接続されたソース、インバータ１２１の出力端子に
接続されたゲート、およびコンデンサ１４７の第２端子
に接続されたドレインを有する。Ｎチャネル型トランジ
スタ１５２はＰチャネル型トランジスタ１５１のドレイ
ンに接続されたドレイン、インバータ１２９の出力端子
に接続されたゲート、およびＶSSに接続されたソースを
有する。Ｎチャネル型トランジスタ１５３はＰチャネル
型トランジスタ１４９のドレインに出力ノード１０１で
接続されたドレイン、ＶDDに接続されたゲート、および
ソースを有する。Ｎチャネル型トランジスタ１５４はＶ
DDに接続されたドレイン、Ｐチャネル型トランジスタ１
４９のドレインに出力ノード１０１で接続されたゲー
ト、およびインバータ１３４の入力端子に接続されたソ
ースを有する。Ｎチャネル型トランジスタ１５５はＮチ
ャネル型トランジスタ１５３のソースと接続された第１
ドレイン／ソース端子、Ｎチャネル型トランジスタ１５
４のソースと接続された第２ドレイン／ソース端子、お
よびインバータ１３３の出力端子と接続されたゲートを
有する。Ｎチャネル型トランジスタ１５６はＮチャネル
型トランジスタ１５３のソースと接続されたドレイン、
インバータ１３３の出力端子と接続されたゲート，およ
びＶSSと接続されたソースを有する。Ｎチャネル型トラ
ンジスタ１５７はＰチャネル型トランジスタ１４９のド
レインと出力ノード１０１で接続されたドレイン、イン
バータ１３９の出力端子と接続されたゲート、およびＶ
SSと接続されたソースを有する。ポンプ・ドライバ回路
７２（図３）の回路はポンプ・ドライバ回路７０と同一
であり、同様に作動するので図には示していない。
【００３４】制御論理回路１１０は内部クロック信号Ｋ
INT1およびＫINT2を受信し、電圧増幅回路１１２にシー
ケンシングと制御論理を与える。次に電圧増幅回路１１
２はＶDDの大きさよりも大きく設定した電圧レベルの大
きさの電圧変動をもつ、増幅されたクロック信号ＫBST1
を出す。図６に示すように、増幅されたクロック信号Ｋ
BST1およびＫBST2は２つの期間、すなわちプレチャージ
期間および増幅期間に与えられる。プレチャージ期間で
は、出力ノード１０１はＶDDにプレチャージされ、コン
デンサ１４７はＶDDにチャージされる。増幅期間では、
増幅されたクロック信号ＫBST1は、ＶDDにコンデンサ１
４７に蓄積された電荷を加え、あらゆる寄生的ダイオー
ド損失を差し引いたものにおおよそ等しい電圧で、出力
ノード１０１に出される。それゆえに、好適実施例で
は、増幅されたクロック信号ＫBST1は約１．７ＶDDで出
される。増幅されたクロック信号ＫBST2の電圧変動はＫ
BST1の大きさと等しい大きさをもつ。
INT1およびＫINT2を受信し、電圧増幅回路１１２にシー
ケンシングと制御論理を与える。次に電圧増幅回路１１
２はＶDDの大きさよりも大きく設定した電圧レベルの大
きさの電圧変動をもつ、増幅されたクロック信号ＫBST1
を出す。図６に示すように、増幅されたクロック信号Ｋ
BST1およびＫBST2は２つの期間、すなわちプレチャージ
期間および増幅期間に与えられる。プレチャージ期間で
は、出力ノード１０１はＶDDにプレチャージされ、コン
デンサ１４７はＶDDにチャージされる。増幅期間では、
増幅されたクロック信号ＫBST1は、ＶDDにコンデンサ１
４７に蓄積された電荷を加え、あらゆる寄生的ダイオー
ド損失を差し引いたものにおおよそ等しい電圧で、出力
ノード１０１に出される。それゆえに、好適実施例で
は、増幅されたクロック信号ＫBST1は約１．７ＶDDで出
される。増幅されたクロック信号ＫBST2の電圧変動はＫ
BST1の大きさと等しい大きさをもつ。
【００３５】図６を参照すると、時刻ｔ１の前には、内
部クロック信号ＫINT1およびＫINT2は双方とも論理低電
圧で論理サイクルをスタートしている。Ｎチャネル型ト
ランジスタ１１２は実質的に非導電性であり、論理高が
ＮＡＮＤ論理ゲート１３１の出力端子に出される。これ
によりＮチャネル型トランジスタ１５６，１５７は双方
とも導電性となり、出力ノード１０１は論理低電圧とな
る。Ｎチャネル型トランジスタ１５４は実質的に非導電
性であるから、論理低電圧がそのソースに出される。論
理低電圧はインバータ１３４の入力端子に与えられ、こ
れがＮＡＮＤ論理ゲート１３６の第２入力端子に論理高
を与える。ＮＡＮＤ論理ゲート１３６の入力端子は双方
とも論理高電圧であるから、Ｐチャネル型トランジスタ
１１１およびＮチャネル型トランジスタ１１２のゲート
に論理低が与えられることになる。それゆえに、Ｐチャ
ネル型トランジスタ１１１は導電性であり、Ｎチャネル
型トランジスタ１１２，１１３は双方とも実質的に非導
電性であり、その結果論理高がインバータ１１７の入力
端子に与えられる。論理高電圧がインバータ１１９，１
２１を通じてＰチャネル型トランジスタ１５１のゲート
に与えられ、その結果Ｐチャネル型トランジスタ１５１
が実質的に非導電性となる。論理高電圧がＮＡＮＤ論理
ゲート１２６の第１および第２入力端子に与えられ、そ
の結果ＮＡＮＤ論理ゲート１２６はその出力端子が論理
低となる。その後論理高がインバータ１２７，１２８，
１２９を通じてＮチャネル型トランジスタ１５２のゲー
トに与えられ、その結果Ｎチャネル型トランジスタ１５
２が導電性になる。これによって増幅コンデンサ１４７
の第２端子がＶSSの電位に引き寄せられる。インバータ
１２９の出力端子の論理高はブートストラップ・コンデ
ンサ１４６の第２端子をほぼＶDDに等しい電圧に引き寄
せるので、Ｎチャネル型トランジスタ１４３のゲートの
電圧がＶDD以上に増幅される。Ｎチャネル型トランジス
タ１４３は導電性であり、コンデンサ１４７を実質的に
ＶDDにプレチャージする。Ｎチャネル型トランジスタ１
４３のゲートをＶDD以上に増幅することにより、Ｎチャ
ネル型トランジスタ１４３のしきい値電圧降下が避けら
れ、増幅コンデンサ１４７はおおよそＶDDにチャージさ
れる。
部クロック信号ＫINT1およびＫINT2は双方とも論理低電
圧で論理サイクルをスタートしている。Ｎチャネル型ト
ランジスタ１１２は実質的に非導電性であり、論理高が
ＮＡＮＤ論理ゲート１３１の出力端子に出される。これ
によりＮチャネル型トランジスタ１５６，１５７は双方
とも導電性となり、出力ノード１０１は論理低電圧とな
る。Ｎチャネル型トランジスタ１５４は実質的に非導電
性であるから、論理低電圧がそのソースに出される。論
理低電圧はインバータ１３４の入力端子に与えられ、こ
れがＮＡＮＤ論理ゲート１３６の第２入力端子に論理高
を与える。ＮＡＮＤ論理ゲート１３６の入力端子は双方
とも論理高電圧であるから、Ｐチャネル型トランジスタ
１１１およびＮチャネル型トランジスタ１１２のゲート
に論理低が与えられることになる。それゆえに、Ｐチャ
ネル型トランジスタ１１１は導電性であり、Ｎチャネル
型トランジスタ１１２，１１３は双方とも実質的に非導
電性であり、その結果論理高がインバータ１１７の入力
端子に与えられる。論理高電圧がインバータ１１９，１
２１を通じてＰチャネル型トランジスタ１５１のゲート
に与えられ、その結果Ｐチャネル型トランジスタ１５１
が実質的に非導電性となる。論理高電圧がＮＡＮＤ論理
ゲート１２６の第１および第２入力端子に与えられ、そ
の結果ＮＡＮＤ論理ゲート１２６はその出力端子が論理
低となる。その後論理高がインバータ１２７，１２８，
１２９を通じてＮチャネル型トランジスタ１５２のゲー
トに与えられ、その結果Ｎチャネル型トランジスタ１５
２が導電性になる。これによって増幅コンデンサ１４７
の第２端子がＶSSの電位に引き寄せられる。インバータ
１２９の出力端子の論理高はブートストラップ・コンデ
ンサ１４６の第２端子をほぼＶDDに等しい電圧に引き寄
せるので、Ｎチャネル型トランジスタ１４３のゲートの
電圧がＶDD以上に増幅される。Ｎチャネル型トランジス
タ１４３は導電性であり、コンデンサ１４７を実質的に
ＶDDにプレチャージする。Ｎチャネル型トランジスタ１
４３のゲートをＶDD以上に増幅することにより、Ｎチャ
ネル型トランジスタ１４３のしきい値電圧降下が避けら
れ、増幅コンデンサ１４７はおおよそＶDDにチャージさ
れる。
【００３６】時刻ｔ１からプレチャージ期間が始まる
（図６）。時刻ｔ１では、プレドライバ回路６８（図
３）からの内部クロック信号ＫINT2は論理高であり、内
部クロック信号ＫINT1は論理低である。論理低の内部ク
ロック信号ＫINT1はＮチャネル型トランジスタ１１２の
ゲートに与えられ、その結果Ｎチャネル型トランジスタ
１１２は実質的に非導電性になる。論理高の内部クロッ
ク信号ＫINT2はＮＡＮＤ論理ゲート１３１の第１入力端
子に与えられ、抑制信号ＩＮＨ2はＮＡＮＤ論理ゲート
１３１の第２入力端子に与えられる。抑制信号ＩＮＨ1
およびＩＮＨ2により、増幅されたクロック信号ＫBST1
およびＫBST2は確実にノンオーバラッピング・クロック
信号となる。内部クロック信号ＫINT2および抑制信号Ｉ
ＮＨ2が双方とも論理高であるときは、出力ノード１０
１はおおよそＶDDにプレチャージされる。ＮＡＮＤ論理
ゲート１３１はその出力端子に論理低信号を出し、その
結果Ｎチャネル型トランジスタ１５６，１５７が実質的
に非導電性となり、Ｐチャネル型トランジスタ１４８，
１４９は導電性になる。出力ノード１０１は、増幅され
た電圧レベルがゲートにあるため導電性になっているＮ
チャネル型トランジスタ１４３を通じておおよそＶDDに
プレチャージされる。ダイオードに接続されたＮチャネ
ル型トランジスタ１４４によりコンデンサ１４７が初期
の始動の間にＶDD−ＶTに確実にプレチャージされるこ
とに注意すべきである。Ｎチャネル型トランジスタ１５
４は出力ノード１０１が論理高のとき導電性となり、従
ってインバータ１３４の入力端子に論理高を与える。
（図６）。時刻ｔ１では、プレドライバ回路６８（図
３）からの内部クロック信号ＫINT2は論理高であり、内
部クロック信号ＫINT1は論理低である。論理低の内部ク
ロック信号ＫINT1はＮチャネル型トランジスタ１１２の
ゲートに与えられ、その結果Ｎチャネル型トランジスタ
１１２は実質的に非導電性になる。論理高の内部クロッ
ク信号ＫINT2はＮＡＮＤ論理ゲート１３１の第１入力端
子に与えられ、抑制信号ＩＮＨ2はＮＡＮＤ論理ゲート
１３１の第２入力端子に与えられる。抑制信号ＩＮＨ1
およびＩＮＨ2により、増幅されたクロック信号ＫBST1
およびＫBST2は確実にノンオーバラッピング・クロック
信号となる。内部クロック信号ＫINT2および抑制信号Ｉ
ＮＨ2が双方とも論理高であるときは、出力ノード１０
１はおおよそＶDDにプレチャージされる。ＮＡＮＤ論理
ゲート１３１はその出力端子に論理低信号を出し、その
結果Ｎチャネル型トランジスタ１５６，１５７が実質的
に非導電性となり、Ｐチャネル型トランジスタ１４８，
１４９は導電性になる。出力ノード１０１は、増幅され
た電圧レベルがゲートにあるため導電性になっているＮ
チャネル型トランジスタ１４３を通じておおよそＶDDに
プレチャージされる。ダイオードに接続されたＮチャネ
ル型トランジスタ１４４によりコンデンサ１４７が初期
の始動の間にＶDD−ＶTに確実にプレチャージされるこ
とに注意すべきである。Ｎチャネル型トランジスタ１５
４は出力ノード１０１が論理高のとき導電性となり、従
ってインバータ１３４の入力端子に論理高を与える。
【００３７】次に論理低がＮＡＮＤ論理ゲート１３６の
第２入力端子に与えられ、その結果ＮＡＮＤ論理ゲート
１３６が論理高をＰチャネル型トランジスタ１１１およ
びＮチャネル型トランジスタ１１３のゲートに与える。
Ｐチャネル型トランジスタ１１１は非導電性であり、Ｎ
チャネル型トランジスタ１１３は導電性である。しかし
ながら、インバータ１１７の出力端子は、内部クロック
信号ＫINT1が時刻ｔ３で論理高になるまでインバータ１
１６によって論理低に「ラッチ」された状態になる。
第２入力端子に与えられ、その結果ＮＡＮＤ論理ゲート
１３６が論理高をＰチャネル型トランジスタ１１１およ
びＮチャネル型トランジスタ１１３のゲートに与える。
Ｐチャネル型トランジスタ１１１は非導電性であり、Ｎ
チャネル型トランジスタ１１３は導電性である。しかし
ながら、インバータ１１７の出力端子は、内部クロック
信号ＫINT1が時刻ｔ３で論理高になるまでインバータ１
１６によって論理低に「ラッチ」された状態になる。
【００３８】時刻ｔ３では、内部クロック信号ＫINT1は
論理高となり、その結果Ｎチャネル型トランジスタ１１
２が導電性となる。Ｐチャネル型トランジスタ１１１は
非導電性であり、Ｎチャネル型トランジスタ１１３は導
伝性であるので、その結果インバータ１１７の入力端子
は論理低になる。ＮＡＮＤ論理ゲート１１８の出力端子
は論理高で一時的に不変である。ＮＡＮＤ論理ゲート１
２６の出力端子は論理低から論理高に移り、その結果Ｎ
チャネル型トランジスタ１５２が実質的に非導電性とな
る。次にＮＡＮＤ論理ゲート１１８の第２入力端子はイ
ンバータ１２２，１２３，１２４を通じて論理高に移
り、その結果ＮＡＮＤ論理ゲート１１８の出力端子が論
理低となる。Ｐチャネル型トランジスタ１５１のゲート
は論理低であり、その結果Ｐチャネル型トランジスタ１
５１が導電性となる。Ｐチャネル型トランジスタ１４
８，１５１は双方とも今や導電性であり、Ｎチャネル型
トランジスタ１５２は実質的に非導電性であるから、コ
ンデンサ１４７の第２端子をＶDDにほぼ等しい電圧に増
幅する。コンデンサ１４７に蓄積された電荷はＰチャネ
ル型トランジスタ１４９を通じて出力ノード１０１に与
えられ、その結果出力ノード１０１は、ほぼＶDDに等し
い電圧によってそのプレチャージ電圧以上に増幅され
る。それゆえに、増幅されたクロック信号ＫBST1は、ほ
ぼ２ＶDDからＰチャネル型トランジスタ１４９に寄生す
るダイオード損失を差し引いたもので与えられる。
論理高となり、その結果Ｎチャネル型トランジスタ１１
２が導電性となる。Ｐチャネル型トランジスタ１１１は
非導電性であり、Ｎチャネル型トランジスタ１１３は導
伝性であるので、その結果インバータ１１７の入力端子
は論理低になる。ＮＡＮＤ論理ゲート１１８の出力端子
は論理高で一時的に不変である。ＮＡＮＤ論理ゲート１
２６の出力端子は論理低から論理高に移り、その結果Ｎ
チャネル型トランジスタ１５２が実質的に非導電性とな
る。次にＮＡＮＤ論理ゲート１１８の第２入力端子はイ
ンバータ１２２，１２３，１２４を通じて論理高に移
り、その結果ＮＡＮＤ論理ゲート１１８の出力端子が論
理低となる。Ｐチャネル型トランジスタ１５１のゲート
は論理低であり、その結果Ｐチャネル型トランジスタ１
５１が導電性となる。Ｐチャネル型トランジスタ１４
８，１５１は双方とも今や導電性であり、Ｎチャネル型
トランジスタ１５２は実質的に非導電性であるから、コ
ンデンサ１４７の第２端子をＶDDにほぼ等しい電圧に増
幅する。コンデンサ１４７に蓄積された電荷はＰチャネ
ル型トランジスタ１４９を通じて出力ノード１０１に与
えられ、その結果出力ノード１０１は、ほぼＶDDに等し
い電圧によってそのプレチャージ電圧以上に増幅され
る。それゆえに、増幅されたクロック信号ＫBST1は、ほ
ぼ２ＶDDからＰチャネル型トランジスタ１４９に寄生す
るダイオード損失を差し引いたもので与えられる。
【００３９】増幅期間は時刻ｔ３とｔ５との間で、この
とき内部クロック信号ＫINT1は論理高である。この増幅
期間に、抑制信号ＩＮＨ1がポンプ・ドライバ回路７２
に論理低で与えられ、増幅されたクロック信号ＫBST2
が、ＫBST1が論理低になるまでは論理高にならないよう
にしている。コンデンサ１４７からの増幅された電圧は
Ｎチャネル型トランジスタ１４２のゲートをブートスト
ラップする役目もあり、その結果ポンプ・ドライバ回路
７０の増幅期間にコンデンサ１４６がほぼＶDDにチャー
ジされる。
とき内部クロック信号ＫINT1は論理高である。この増幅
期間に、抑制信号ＩＮＨ1がポンプ・ドライバ回路７２
に論理低で与えられ、増幅されたクロック信号ＫBST2
が、ＫBST1が論理低になるまでは論理高にならないよう
にしている。コンデンサ１４７からの増幅された電圧は
Ｎチャネル型トランジスタ１４２のゲートをブートスト
ラップする役目もあり、その結果ポンプ・ドライバ回路
７０の増幅期間にコンデンサ１４６がほぼＶDDにチャー
ジされる。
【００４０】時刻ｔ５において、内部クロック信号ＫIN
T2が論理低に戻り、その結果Ｎチャネル型トランジスタ
１５６，１５７が導電性となり、Ｐチャネル型トランジ
スタ１４８，１４９が実質的に非導電性となる。出力ノ
ード１０１の電圧は図６に示すように時刻ｔ５の後は論
理低に減じられる。内部クロック信号ＫINT1は論理低に
戻り、その結果Ｎチャネル型トランジスタ１５２が導電
性となり、Ｐチャネル型トランジスタ１５１が実質的に
非導電性となる。これにより、コンデンサ１４７の第２
端子の電圧がほぼＶSSの電位に減り、もう１つのプレチ
ャージ周期が始まる。
T2が論理低に戻り、その結果Ｎチャネル型トランジスタ
１５６，１５７が導電性となり、Ｐチャネル型トランジ
スタ１４８，１４９が実質的に非導電性となる。出力ノ
ード１０１の電圧は図６に示すように時刻ｔ５の後は論
理低に減じられる。内部クロック信号ＫINT1は論理低に
戻り、その結果Ｎチャネル型トランジスタ１５２が導電
性となり、Ｐチャネル型トランジスタ１５１が実質的に
非導電性となる。これにより、コンデンサ１４７の第２
端子の電圧がほぼＶSSの電位に減り、もう１つのプレチ
ャージ周期が始まる。
【００４１】Ｐチャネル型トランジスタ１４９のＮウェ
ル端子は高電位（増幅コンデンサ１４７の第１端子）に
接続され、Ｐチャネル型トランジスタ１４９に寄生する
ダイオードの急激なバイアスを防止している。Ｎチャネ
ル型トランジスタ１５３はＮチャネル型トランジスタ１
５６をフィールドで促進される故障から守るために与え
られる。Ｎチャネル型トランジスタ１５４，１５５はノ
ード１０１の電圧レベルを感知し、インバータ１３４の
入力端子にフィードバック信号を与える。Ｎチャネル型
トランジスタ１５５は比較的弱く、Ｎチャネル型トラン
ジスタ１５４は比較的強い。増幅コンデンサ１４７はプ
レーナ・コンデンサであり、直列に接続されたポンプ・
ステージ６６（図３）に高いドライブ能力を与えるため
に比較的大きくなっている。
ル端子は高電位（増幅コンデンサ１４７の第１端子）に
接続され、Ｐチャネル型トランジスタ１４９に寄生する
ダイオードの急激なバイアスを防止している。Ｎチャネ
ル型トランジスタ１５３はＮチャネル型トランジスタ１
５６をフィールドで促進される故障から守るために与え
られる。Ｎチャネル型トランジスタ１５４，１５５はノ
ード１０１の電圧レベルを感知し、インバータ１３４の
入力端子にフィードバック信号を与える。Ｎチャネル型
トランジスタ１５５は比較的弱く、Ｎチャネル型トラン
ジスタ１５４は比較的強い。増幅コンデンサ１４７はプ
レーナ・コンデンサであり、直列に接続されたポンプ・
ステージ６６（図３）に高いドライブ能力を与えるため
に比較的大きくなっている。
【００４２】図５には本発明の別の実施例のポンプ・ド
ライバ回路７０’を一部を論理図で、一部を配線図で示
す。ポンプ・ドライバ回路７０’は図４のポンプ・ドラ
イバ回路７０の代用をすることができる。ポンプ・ドラ
イバ回路７０’は、３ＶDDにほぼ等しく増幅されたクロ
ック信号を、直列に接続されたポンプ・ステージ６６
（図３）に与える。これによりチャージ・ポンプ６５は
非常に低い電源電圧で作動することができる。ポンプ・
ドライバ回路７０’には制御論理回路１１０および電圧
増幅回路１７０がある。図５の制御論理回路１１０は図
４の制御論理回路１１０と同じ構成および同じ機能をも
つので参照番号を同じくしている。電圧増幅回路１７０
はＮチャネル型トランジスタ１７１，１７２，１７３，
１７４，１７６，１８６，１８７，１８９，１９１，１
９２，１９３，１９４、コンデンサ１７７，１７８，１
７９、およびＰチャネル型トランジスタ１８１，１８
２，１８３，１８４，１８８を有する。
ライバ回路７０’を一部を論理図で、一部を配線図で示
す。ポンプ・ドライバ回路７０’は図４のポンプ・ドラ
イバ回路７０の代用をすることができる。ポンプ・ドラ
イバ回路７０’は、３ＶDDにほぼ等しく増幅されたクロ
ック信号を、直列に接続されたポンプ・ステージ６６
（図３）に与える。これによりチャージ・ポンプ６５は
非常に低い電源電圧で作動することができる。ポンプ・
ドライバ回路７０’には制御論理回路１１０および電圧
増幅回路１７０がある。図５の制御論理回路１１０は図
４の制御論理回路１１０と同じ構成および同じ機能をも
つので参照番号を同じくしている。電圧増幅回路１７０
はＮチャネル型トランジスタ１７１，１７２，１７３，
１７４，１７６，１８６，１８７，１８９，１９１，１
９２，１９３，１９４、コンデンサ１７７，１７８，１
７９、およびＰチャネル型トランジスタ１８１，１８
２，１８３，１８４，１８８を有する。
【００４３】Ｎチャネル型トランジス１７１はダイオー
ドに接続され、ＶDDに接続されたドレインおよびゲー
ト、およびソースを持つ。Ｎチャネル型トランジスタ１
７２はＶDDに接続されたドレイン、Ｎチャネル型トラン
ジスタ１７１のソースに接続されたゲートおよびソース
を有する。Ｎチャネル型トランジスタ１７３はＶDDに接
続されたドレイン、Ｎチャネル型トランジスタ１７２の
ソースに接続されたゲート、およびＮチャネル型トラン
ジスタ１７２のゲートに接続されたソースを有する。Ｎ
チャネル型トランジスタ１７４はＶDDに接続されたドレ
イン、Ｎチャネル型トランジスタ１７３のゲートに接続
されたゲート、およびソースを有する。Ｎチャネル型ト
ランジスタ１７６はダイオードに接続され、ＶDDに接続
されたドレインおよびゲート、およびＮチャネル型トラ
ンジスタ１７４のソースに接続されたソースを持つ。コ
ンデンサ１７７はＮチャネル型トランジスタ１７１，１
７２のソースに接続された第１端子、およびインバータ
１２２の入力端子に接続された第２端子を有する。コン
デンサ１７８はＮチャネル型トランジスタ１７３のソー
スに接続された第１端子、および第２端子を有する。コ
ンデンサ１７９はＮチャネル型トランジスタ１７４，１
７６のソースに接続された第１端子、および第２端子を
有する。Ｐチャネル型トランジスタ１８１はＶDDに接続
されたソース、インバータ１３３の出力端子に接続され
たゲート、およびドレインを有する。Ｐチャネル型トラ
ンジスタ１８３はＰチャネル型トランジスタ１８１のド
レインに接続されたソース、インバータ１２１の出力端
子に接続されたゲート、およびコンデンサ１７８の第２
端子に接続されたドレインを有する。Ｐチャネル型トラ
ンジスタ１８２はコンデンサ１７８の第１端子に接続さ
れたソースおよび基板端子、Ｐチャネル型トランジスタ
１８１のゲートに接続されたゲート、およびドレインを
有する。Ｐチャネル型トランジスタ１８４はＰチャネル
型トランジスタ１８２のドレインに接続されたソース、
Ｐチャネル型トランジスタ１８２のソースに接続された
基板端子、Ｐチャネル型トランジスタ１８３のゲートに
接続されたゲート、およびコンデンサ１７９の第２端子
に接続されたドレインを有する。Ｎチャネル型トランジ
スタ１８６はＰチャネル型トランジスタ１８３のドレイ
ンに接続されたドレイン、インバータ１２９の入力端子
に接続されたゲート、およびＶSSに接続されたソースを
有する。Ｎチャネル型トランジスタ１８７はＰチャネル
型トランジスタ１８４のドレインに接続されたソース、
Ｎチャネル型トランジスタ１８６のゲートに接続された
ゲート、およびＶSSに接続されたソースを有する。Ｐチ
ャネル型トランジスタ１８８はＮチャネル型トランジス
タ１７４，１７６のソースに接続されたソースおよび基
板端子、インバータ１３３の出力端子に接続されたゲー
ト、および出力ノード１０２に接続されて「Ｋ’BST1」
という名前の増幅されたクロック信号を出すドレインを
有する。Ｐチャネル型トランジスタ１８２，１８４，１
８８は半導体基板のＮウェル領域に位置する。Ｐチャネ
ル型トランジスタ１８２，１８８はそれらのソース端子
に接続されたＮウェル端子を有する。Ｐチャネル型トラ
ンジスタ１８４はＰチャネル型トランジスタ１８２のソ
ースに接続されたＮウェル端子を有する。Ｎチャネル型
トランジスタ１８９にはＰチャネル型トランジスタ１８
８のドレインに出力ノード１０２で接続されたドレイ
ン、ＶDDに接続されたゲート、およびソースを有する。
Ｎチャネル型トランジスタ１９１はＶDDに接続されたド
レイン、Ｐチャネル型トランジスタ１８８のドレインに
出力ノード１０２で接続されたゲート、およびインバー
タ１３４の入力端子に接続されたソースを有する。Ｎチ
ャネル型トランジスタ１９２はＮチャネル型トランジス
タ１８９のソースに接続された第１ドレイン／ソース端
子、インバータ１３３の出力端子に接続されたゲート、
およびＮチャネル型トランジスタ１９１のソースに接続
された第２ドレイン／ソース端子を有する。Ｎチャネル
型トランジスタ１９３はＮチャネル型トランジスタ１８
９のソースに接続されたドレイン、インバータ１３３の
出力端子に接続されたゲート、およびＶSSに接続された
ソースを有する。Ｎチャネル型トランジスタ１９４はＰ
チャネル型トランジスタ１８８のドレインに出力ノード
１０２で接続されたドレイン、インバータ１３９の出力
端子に接続されたゲート、およびＶSSに接続されたソー
スを有する。以下原理を述べると、ポンプ・ドライバ回
路７０’は増幅されたクロック信号Ｋ’BST1を図３のチ
ャージ・ポンプ６５の直列に接続されたポンプ・ステー
ジ６６に与える。７０’と同一の第２ポンプ・ドライバ
回路（図示せず）が、ＫBST2に相当する増幅されたクロ
ック信号Ｋ’BST2を与えるために使用することができ
る。ポンプ・ドライバ回路７０’は図４のポンプ・ドラ
イバ回路７０と同様に作動する。しかしながら、ポンプ
・ドライバ回路７０’は増幅期間に、増幅されたクロッ
ク信号Ｋ’BST1をほぼ３ＶDDで与える。これは３．３ボ
ルトまたはそれ以下のような非常に低い電源電圧で作動
する余裕を見込むものである。
ドに接続され、ＶDDに接続されたドレインおよびゲー
ト、およびソースを持つ。Ｎチャネル型トランジスタ１
７２はＶDDに接続されたドレイン、Ｎチャネル型トラン
ジスタ１７１のソースに接続されたゲートおよびソース
を有する。Ｎチャネル型トランジスタ１７３はＶDDに接
続されたドレイン、Ｎチャネル型トランジスタ１７２の
ソースに接続されたゲート、およびＮチャネル型トラン
ジスタ１７２のゲートに接続されたソースを有する。Ｎ
チャネル型トランジスタ１７４はＶDDに接続されたドレ
イン、Ｎチャネル型トランジスタ１７３のゲートに接続
されたゲート、およびソースを有する。Ｎチャネル型ト
ランジスタ１７６はダイオードに接続され、ＶDDに接続
されたドレインおよびゲート、およびＮチャネル型トラ
ンジスタ１７４のソースに接続されたソースを持つ。コ
ンデンサ１７７はＮチャネル型トランジスタ１７１，１
７２のソースに接続された第１端子、およびインバータ
１２２の入力端子に接続された第２端子を有する。コン
デンサ１７８はＮチャネル型トランジスタ１７３のソー
スに接続された第１端子、および第２端子を有する。コ
ンデンサ１７９はＮチャネル型トランジスタ１７４，１
７６のソースに接続された第１端子、および第２端子を
有する。Ｐチャネル型トランジスタ１８１はＶDDに接続
されたソース、インバータ１３３の出力端子に接続され
たゲート、およびドレインを有する。Ｐチャネル型トラ
ンジスタ１８３はＰチャネル型トランジスタ１８１のド
レインに接続されたソース、インバータ１２１の出力端
子に接続されたゲート、およびコンデンサ１７８の第２
端子に接続されたドレインを有する。Ｐチャネル型トラ
ンジスタ１８２はコンデンサ１７８の第１端子に接続さ
れたソースおよび基板端子、Ｐチャネル型トランジスタ
１８１のゲートに接続されたゲート、およびドレインを
有する。Ｐチャネル型トランジスタ１８４はＰチャネル
型トランジスタ１８２のドレインに接続されたソース、
Ｐチャネル型トランジスタ１８２のソースに接続された
基板端子、Ｐチャネル型トランジスタ１８３のゲートに
接続されたゲート、およびコンデンサ１７９の第２端子
に接続されたドレインを有する。Ｎチャネル型トランジ
スタ１８６はＰチャネル型トランジスタ１８３のドレイ
ンに接続されたドレイン、インバータ１２９の入力端子
に接続されたゲート、およびＶSSに接続されたソースを
有する。Ｎチャネル型トランジスタ１８７はＰチャネル
型トランジスタ１８４のドレインに接続されたソース、
Ｎチャネル型トランジスタ１８６のゲートに接続された
ゲート、およびＶSSに接続されたソースを有する。Ｐチ
ャネル型トランジスタ１８８はＮチャネル型トランジス
タ１７４，１７６のソースに接続されたソースおよび基
板端子、インバータ１３３の出力端子に接続されたゲー
ト、および出力ノード１０２に接続されて「Ｋ’BST1」
という名前の増幅されたクロック信号を出すドレインを
有する。Ｐチャネル型トランジスタ１８２，１８４，１
８８は半導体基板のＮウェル領域に位置する。Ｐチャネ
ル型トランジスタ１８２，１８８はそれらのソース端子
に接続されたＮウェル端子を有する。Ｐチャネル型トラ
ンジスタ１８４はＰチャネル型トランジスタ１８２のソ
ースに接続されたＮウェル端子を有する。Ｎチャネル型
トランジスタ１８９にはＰチャネル型トランジスタ１８
８のドレインに出力ノード１０２で接続されたドレイ
ン、ＶDDに接続されたゲート、およびソースを有する。
Ｎチャネル型トランジスタ１９１はＶDDに接続されたド
レイン、Ｐチャネル型トランジスタ１８８のドレインに
出力ノード１０２で接続されたゲート、およびインバー
タ１３４の入力端子に接続されたソースを有する。Ｎチ
ャネル型トランジスタ１９２はＮチャネル型トランジス
タ１８９のソースに接続された第１ドレイン／ソース端
子、インバータ１３３の出力端子に接続されたゲート、
およびＮチャネル型トランジスタ１９１のソースに接続
された第２ドレイン／ソース端子を有する。Ｎチャネル
型トランジスタ１９３はＮチャネル型トランジスタ１８
９のソースに接続されたドレイン、インバータ１３３の
出力端子に接続されたゲート、およびＶSSに接続された
ソースを有する。Ｎチャネル型トランジスタ１９４はＰ
チャネル型トランジスタ１８８のドレインに出力ノード
１０２で接続されたドレイン、インバータ１３９の出力
端子に接続されたゲート、およびＶSSに接続されたソー
スを有する。以下原理を述べると、ポンプ・ドライバ回
路７０’は増幅されたクロック信号Ｋ’BST1を図３のチ
ャージ・ポンプ６５の直列に接続されたポンプ・ステー
ジ６６に与える。７０’と同一の第２ポンプ・ドライバ
回路（図示せず）が、ＫBST2に相当する増幅されたクロ
ック信号Ｋ’BST2を与えるために使用することができ
る。ポンプ・ドライバ回路７０’は図４のポンプ・ドラ
イバ回路７０と同様に作動する。しかしながら、ポンプ
・ドライバ回路７０’は増幅期間に、増幅されたクロッ
ク信号Ｋ’BST1をほぼ３ＶDDで与える。これは３．３ボ
ルトまたはそれ以下のような非常に低い電源電圧で作動
する余裕を見込むものである。
【００４４】図７を参照すると、時刻ｔ１の前は、内部
クロック信号ＫINT1，ＫINT2は双方とも論理低電圧とな
っている。Ｎチャネル型トランジスタ１１２は実質的に
非導電性であり、論理高がＮＡＮＤ論理ゲート１３１の
出力端子に与えられる。これによりＮチャネル型トラン
ジスタ１９３，１９４の双方が導電性となり、出力ノー
ド１０２が論理低電圧に減少する。Ｎチャネル型トラン
ジスタ１９１は実質的に非導電性であり、その結果論理
低電圧がそのソース端子に与えられる。論理低電圧がイ
ンバータ１３４の入力端子に与えられ、このインバータ
１３４がＮＡＮＤ論理ゲート１３６の第２入力端子に論
理高を与える。ＮＡＮＤ論理ゲート１３６の入力端子は
双方とも論理高電圧であり、その結果Ｐチャネル型トラ
ンジスタ１１１およびＮチャネル型トランジスタ１１２
のゲートに論理低が与えられる。それゆえに、Ｐチャネ
ル型トランジスタ１１１は導電性であり、Ｎチャネル型
トランジスタ１１２，１１３の双方とも実質的に非導電
性であり、その結果インバータ１１７の入力端子に論理
高が与えられる。論理高電圧がＰチャネル型トランジス
タ１８３，１８４のゲートに与えられ、その結果Ｐチャ
ネル型トランジスタ１８３，１８４が実質的に非導電性
となる。論理高電圧がＮＡＮＤ論理ゲート１２６の第１
および第２入力端子に与えられ、その結果ＮＡＮＤ論理
ゲート１２６がその入力端子で論理低となる。次に論理
高がインバータ１２７，１２８，１２９を通じてＮチャ
ネル型トランジスタ１８６，１８７のゲートに与えら
れ、その結果Ｎチャネル型トランジスタ１８６，１８７
が導電性となる。これにより増幅コンデンサ１７８，１
７９の第２端子がＶＳＳの電位に引かれる。インバータ
１２９の出力端子の論理高はブートストラップ・コンデ
ンサ１７７の第２端子をほぼＶDDに等しい電圧まで引き
付け、その結果Ｎチャネル型トランジスタ１７３，１７
４のゲートの電圧がＶDD以上に増幅される。Ｎチャネル
型トランジスタ１７３，１７４は導電性であり、増幅コ
ンデンサ１７８，１７９を実質的にＶDDまでプレチャー
ジする。Ｎチャネル型トランジスタ１７３，１７４のゲ
ートをＶDD以上に増幅することにより、Ｎチャネル型ト
ランジスタ１７３，１７４にわたるしきい値電圧降下が
避けられ、増幅コンデンサ１７８，１７９がＶDDにチャ
ージされることになる。
クロック信号ＫINT1，ＫINT2は双方とも論理低電圧とな
っている。Ｎチャネル型トランジスタ１１２は実質的に
非導電性であり、論理高がＮＡＮＤ論理ゲート１３１の
出力端子に与えられる。これによりＮチャネル型トラン
ジスタ１９３，１９４の双方が導電性となり、出力ノー
ド１０２が論理低電圧に減少する。Ｎチャネル型トラン
ジスタ１９１は実質的に非導電性であり、その結果論理
低電圧がそのソース端子に与えられる。論理低電圧がイ
ンバータ１３４の入力端子に与えられ、このインバータ
１３４がＮＡＮＤ論理ゲート１３６の第２入力端子に論
理高を与える。ＮＡＮＤ論理ゲート１３６の入力端子は
双方とも論理高電圧であり、その結果Ｐチャネル型トラ
ンジスタ１１１およびＮチャネル型トランジスタ１１２
のゲートに論理低が与えられる。それゆえに、Ｐチャネ
ル型トランジスタ１１１は導電性であり、Ｎチャネル型
トランジスタ１１２，１１３の双方とも実質的に非導電
性であり、その結果インバータ１１７の入力端子に論理
高が与えられる。論理高電圧がＰチャネル型トランジス
タ１８３，１８４のゲートに与えられ、その結果Ｐチャ
ネル型トランジスタ１８３，１８４が実質的に非導電性
となる。論理高電圧がＮＡＮＤ論理ゲート１２６の第１
および第２入力端子に与えられ、その結果ＮＡＮＤ論理
ゲート１２６がその入力端子で論理低となる。次に論理
高がインバータ１２７，１２８，１２９を通じてＮチャ
ネル型トランジスタ１８６，１８７のゲートに与えら
れ、その結果Ｎチャネル型トランジスタ１８６，１８７
が導電性となる。これにより増幅コンデンサ１７８，１
７９の第２端子がＶＳＳの電位に引かれる。インバータ
１２９の出力端子の論理高はブートストラップ・コンデ
ンサ１７７の第２端子をほぼＶDDに等しい電圧まで引き
付け、その結果Ｎチャネル型トランジスタ１７３，１７
４のゲートの電圧がＶDD以上に増幅される。Ｎチャネル
型トランジスタ１７３，１７４は導電性であり、増幅コ
ンデンサ１７８，１７９を実質的にＶDDまでプレチャー
ジする。Ｎチャネル型トランジスタ１７３，１７４のゲ
ートをＶDD以上に増幅することにより、Ｎチャネル型ト
ランジスタ１７３，１７４にわたるしきい値電圧降下が
避けられ、増幅コンデンサ１７８，１７９がＶDDにチャ
ージされることになる。
【００４５】プレチャージ期間は図７に示すように時刻
ｔ１から始まる。時刻ｔ１ではプレドライバ回路６８
（図３）からの内部クロック信号ＫINT2は論理高であ
り、内部クロック信号ＫINT1は論理低である。論理低の
内部クロック信号ＫINT1はＮチャネル型トランジスタ１
１２のゲートに与えられ、その結果Ｎチャネル型トラン
ジスタ１１２が実質的に非導電性になる。論理高の内部
クロック信号ＫINT2はＮＡＮＤ論理ゲート１３１の第１
入力端子に与えられ、抑制信号ＩＮＨ2はＮＡＮＤ論理
ゲート１３１の第２入力端子に与えられる。抑制信号Ｉ
ＮＨ1およびＩＮＨ2により、増幅されたクロック信号Ｋ
BST1およびＫBST2は確実にノンオーバラッピング・クロ
ック信号となる。内部クロック信号ＫINT2および抑制信
号ＩＮＨ2が双方とも論理高であるときは、出力ノード
１０２はほぼＶDDにプレチャージされる。ＮＡＮＤ論理
ゲート１３１は論理低信号をその出力端子に出し、その
結果Ｎチャネル型トランジスタ１９３，１９４は実質的
に非導電性となり、Ｐチャネル型トランジスタ１８１，
１８２，１８８は導電性となる。出力ノード１０２は図
７の時刻ｔ２で示すように、ダイオードに接続されたＮ
チャネル型トランジスタ１７６およびＰチャネル型トラ
ンジスタ１８８を通じてほぼＶDDにプレチャージされ
る。Ｎチャネル型トランジスタ１９１は出力ノード１０
２が論理高のとき導電性であるから、インバータ１３４
の入力端子に論理高を与える。次に論理低がＮＡＮＤ論
理ゲート１３６の第２入力端子に与えられ、その結果Ｎ
ＡＮＤ論理ゲート１３６はＰチャネル型トランジスタ１
１１およびＮチャネル型トランジスタ１１３のゲートに
論理高を与える。Ｐチャネル型トランジスタ１１１は非
導電性であり、Ｎチャネル型トランジスタ１１３は導電
性である。しかしながら、インバータ１１７の出力端子
は、内部クロック信号ＫINT1が時刻ｔ３で論理高になる
までインバータ１１６によって論理低に「ラッチ」され
た状態になる。
ｔ１から始まる。時刻ｔ１ではプレドライバ回路６８
（図３）からの内部クロック信号ＫINT2は論理高であ
り、内部クロック信号ＫINT1は論理低である。論理低の
内部クロック信号ＫINT1はＮチャネル型トランジスタ１
１２のゲートに与えられ、その結果Ｎチャネル型トラン
ジスタ１１２が実質的に非導電性になる。論理高の内部
クロック信号ＫINT2はＮＡＮＤ論理ゲート１３１の第１
入力端子に与えられ、抑制信号ＩＮＨ2はＮＡＮＤ論理
ゲート１３１の第２入力端子に与えられる。抑制信号Ｉ
ＮＨ1およびＩＮＨ2により、増幅されたクロック信号Ｋ
BST1およびＫBST2は確実にノンオーバラッピング・クロ
ック信号となる。内部クロック信号ＫINT2および抑制信
号ＩＮＨ2が双方とも論理高であるときは、出力ノード
１０２はほぼＶDDにプレチャージされる。ＮＡＮＤ論理
ゲート１３１は論理低信号をその出力端子に出し、その
結果Ｎチャネル型トランジスタ１９３，１９４は実質的
に非導電性となり、Ｐチャネル型トランジスタ１８１，
１８２，１８８は導電性となる。出力ノード１０２は図
７の時刻ｔ２で示すように、ダイオードに接続されたＮ
チャネル型トランジスタ１７６およびＰチャネル型トラ
ンジスタ１８８を通じてほぼＶDDにプレチャージされ
る。Ｎチャネル型トランジスタ１９１は出力ノード１０
２が論理高のとき導電性であるから、インバータ１３４
の入力端子に論理高を与える。次に論理低がＮＡＮＤ論
理ゲート１３６の第２入力端子に与えられ、その結果Ｎ
ＡＮＤ論理ゲート１３６はＰチャネル型トランジスタ１
１１およびＮチャネル型トランジスタ１１３のゲートに
論理高を与える。Ｐチャネル型トランジスタ１１１は非
導電性であり、Ｎチャネル型トランジスタ１１３は導電
性である。しかしながら、インバータ１１７の出力端子
は、内部クロック信号ＫINT1が時刻ｔ３で論理高になる
までインバータ１１６によって論理低に「ラッチ」され
た状態になる。
【００４６】時刻ｔ３では、内部クロック信号ＫINT1は
論理高となるのでＮチャネル型トランジスタ１１２は導
電性になる。Ｐチャネル型トランジスタ１１１は非導電
性でＮチャネル型トランジスタ１１３が導電性であるこ
とから、インバータ１１７の入力端子が論理低となる。
ＮＡＮＤ論理ゲート１１８の出力端子は論理高で一時的
に不変である。ＮＡＮＤ論理ゲート１２６の出力端子は
論理低から論理高に移り、その結果Ｎチャネル型トラン
ジスタ１８６，１８７が実質的に非導電性になる。その
後ＮＡＮＤ論理ゲート１１８の第２入力端子はインバー
タ１２２，１２３，１２４を通じて論理高に移り、その
結果ＮＡＮＤ論理ゲート１１８の出力端子が論理低とな
る。Ｐチャネル型トランジスタ１８３，１８４のゲート
は論理低であるから、Ｐチャネル型トランジスタ１８
３，１８４は導電性となる。Ｐチャネル型トランジスタ
１８１，１８３，１８２，１８４はこの時導電性であ
り、Ｎチャネル型トランジスタ１８６，１８７は実質的
に非導電性であるから、増幅コンデンサ１７８，１７９
の第２端子はほぼＶDDに増幅される。増幅コンデンサ１
７８に蓄積された電荷はＰチャネル型トランジスタ１８
２，１８４を通じて増幅コンデンサ１７９の第２端子に
与えられ、その結果増幅コンデンサ１７９の第２端子は
ほぼ２ＶDDに等しい電圧となり、出力ノード１０２の電
圧はＰチャネル型トランジスタ１８８を通じてほぼ３Ｖ
DDに増幅される。それゆえに、増幅されたクロック信号
ＫBST1は、３ＶDDからＰチャネル型トランジスタ１８
２，１８４，１８８の全ての寄生的ダイオード損失を差
し引いたもので与えられる。
論理高となるのでＮチャネル型トランジスタ１１２は導
電性になる。Ｐチャネル型トランジスタ１１１は非導電
性でＮチャネル型トランジスタ１１３が導電性であるこ
とから、インバータ１１７の入力端子が論理低となる。
ＮＡＮＤ論理ゲート１１８の出力端子は論理高で一時的
に不変である。ＮＡＮＤ論理ゲート１２６の出力端子は
論理低から論理高に移り、その結果Ｎチャネル型トラン
ジスタ１８６，１８７が実質的に非導電性になる。その
後ＮＡＮＤ論理ゲート１１８の第２入力端子はインバー
タ１２２，１２３，１２４を通じて論理高に移り、その
結果ＮＡＮＤ論理ゲート１１８の出力端子が論理低とな
る。Ｐチャネル型トランジスタ１８３，１８４のゲート
は論理低であるから、Ｐチャネル型トランジスタ１８
３，１８４は導電性となる。Ｐチャネル型トランジスタ
１８１，１８３，１８２，１８４はこの時導電性であ
り、Ｎチャネル型トランジスタ１８６，１８７は実質的
に非導電性であるから、増幅コンデンサ１７８，１７９
の第２端子はほぼＶDDに増幅される。増幅コンデンサ１
７８に蓄積された電荷はＰチャネル型トランジスタ１８
２，１８４を通じて増幅コンデンサ１７９の第２端子に
与えられ、その結果増幅コンデンサ１７９の第２端子は
ほぼ２ＶDDに等しい電圧となり、出力ノード１０２の電
圧はＰチャネル型トランジスタ１８８を通じてほぼ３Ｖ
DDに増幅される。それゆえに、増幅されたクロック信号
ＫBST1は、３ＶDDからＰチャネル型トランジスタ１８
２，１８４，１８８の全ての寄生的ダイオード損失を差
し引いたもので与えられる。
【００４７】増幅期間、すなわち内部クロック信号ＫIN
T1が論理高のときは、抑制信号ＩＮＨ1がポンプ・ドラ
イバ回路７２に与えられて増幅されたクロック信号が重
なり合わないようにしているのである。増幅コンデンサ
１７８，１７９からの増幅された電圧はＮチャネル型ト
ランジスタ１７２，１７４をブートストラップする役割
も果たし、その結果増幅コンデンサ１７７は増幅期間に
ＶDDにプレチャージされる。
T1が論理高のときは、抑制信号ＩＮＨ1がポンプ・ドラ
イバ回路７２に与えられて増幅されたクロック信号が重
なり合わないようにしているのである。増幅コンデンサ
１７８，１７９からの増幅された電圧はＮチャネル型ト
ランジスタ１７２，１７４をブートストラップする役割
も果たし、その結果増幅コンデンサ１７７は増幅期間に
ＶDDにプレチャージされる。
【００４８】時刻ｔ５では、内部クロック信号ＫINT2が
論理低に戻り、その結果Ｎチャネル型トランジスタ１９
３，１９４が導電性となり、Ｐチャネル型トランジスタ
１８１，１８２，１８８が実質的に非導電性となる。出
力ノード１０２の電圧は図７に示すように時刻ｔ５の後
では論理低になる。内部クロック信号ＫINT1は論理低に
戻り、その結果Ｎチャネル型トランジスタ１８６，１８
７が導電性となり、またその結果Ｐチャネル型トランジ
スタ１８３，１８４が実質的に非導電性となる。これに
よりコンデンサ１７８，１７９の第２端子の電圧はほぼ
ＶSSの電位に減り、次のプレチャージ周期が始まる。
論理低に戻り、その結果Ｎチャネル型トランジスタ１９
３，１９４が導電性となり、Ｐチャネル型トランジスタ
１８１，１８２，１８８が実質的に非導電性となる。出
力ノード１０２の電圧は図７に示すように時刻ｔ５の後
では論理低になる。内部クロック信号ＫINT1は論理低に
戻り、その結果Ｎチャネル型トランジスタ１８６，１８
７が導電性となり、またその結果Ｐチャネル型トランジ
スタ１８３，１８４が実質的に非導電性となる。これに
よりコンデンサ１７８，１７９の第２端子の電圧はほぼ
ＶSSの電位に減り、次のプレチャージ周期が始まる。
【００４９】Ｐチャネル型トランジスタ１８２，１８
４，１８８のＮウェル端子は高電位に接続されてＰチャ
ネル型トランジスタ１８２，１８４，１８８の寄生的ダ
イオードの急激なバイアス化を防いでいる。Ｎチャネル
型トランジスタ１８９はＮチャネル型トランジスタ１９
３をフィールドで促進される故障から守るためにある。
Ｎチャネル型トランジスタ１９１，１９２はノード１０
２の電圧レベルを感知し、インバータ１３４の入力端子
にフィードバック信号を出す。Ｎチャネル型トランジス
タ１９２は比較的弱くＮチャネル型トランジスタ１９１
は比較的強い。増幅コンデンサ１７８，１７９はプレー
ナ・コンデンサであり、図４の増幅コンデンサ１４７と
ほぼ同じ合成電荷を出すサイズに定められている。コン
デンサ１４７（図４）およびコンデンサ１７８，１７９
は、使用できる表面積といったレイアウト上の制約を考
慮してできるだけ大きくすることが望ましい。
４，１８８のＮウェル端子は高電位に接続されてＰチャ
ネル型トランジスタ１８２，１８４，１８８の寄生的ダ
イオードの急激なバイアス化を防いでいる。Ｎチャネル
型トランジスタ１８９はＮチャネル型トランジスタ１９
３をフィールドで促進される故障から守るためにある。
Ｎチャネル型トランジスタ１９１，１９２はノード１０
２の電圧レベルを感知し、インバータ１３４の入力端子
にフィードバック信号を出す。Ｎチャネル型トランジス
タ１９２は比較的弱くＮチャネル型トランジスタ１９１
は比較的強い。増幅コンデンサ１７８，１７９はプレー
ナ・コンデンサであり、図４の増幅コンデンサ１４７と
ほぼ同じ合成電荷を出すサイズに定められている。コン
デンサ１４７（図４）およびコンデンサ１７８，１７９
は、使用できる表面積といったレイアウト上の制約を考
慮してできるだけ大きくすることが望ましい。
【００５０】チャージ・ポンプ６５には、直列に接続さ
れたポンプ・ステージ６６が十分に電荷を移動させるこ
とのできる電源電圧の範囲を広げるという利点があり、
従って低電圧、一例としてバッテリ電源の適用を考慮す
ることができるのである。また、直列に接続されたポン
プ・ステージ６６に増幅されたクロック信号を与えるこ
とにより、要求される出力電圧ＶＰＰを得るために必要
なポンプ・ステージの数が減少する。このポンプ・ステ
ージの数の減少の効果はクロック・サイクルごとの電荷
出力の増加である。さらに、従来技術のチャージ・ポン
プ１０に関して、ポンプ・ステージの数が少ないために
電流ドライブ能力が増加する。その上に、レイアウトの
単位面積当たりの電荷出力が実質的に向上する。
れたポンプ・ステージ６６が十分に電荷を移動させるこ
とのできる電源電圧の範囲を広げるという利点があり、
従って低電圧、一例としてバッテリ電源の適用を考慮す
ることができるのである。また、直列に接続されたポン
プ・ステージ６６に増幅されたクロック信号を与えるこ
とにより、要求される出力電圧ＶＰＰを得るために必要
なポンプ・ステージの数が減少する。このポンプ・ステ
ージの数の減少の効果はクロック・サイクルごとの電荷
出力の増加である。さらに、従来技術のチャージ・ポン
プ１０に関して、ポンプ・ステージの数が少ないために
電流ドライブ能力が増加する。その上に、レイアウトの
単位面積当たりの電荷出力が実質的に向上する。
【００５１】本発明は好適実施例に関連して記述したも
のであるが、当業者には、本発明はこれまでに具体的に
説明し記述したものの他に幾多の変形が可能であり、多
数の具体例を含むということが明らかであろう。従っ
て、本発明の真の精神および範囲内に存在する変形例
は、すべて特許請求の範囲に含まれるものである。
のであるが、当業者には、本発明はこれまでに具体的に
説明し記述したものの他に幾多の変形が可能であり、多
数の具体例を含むということが明らかであろう。従っ
て、本発明の真の精神および範囲内に存在する変形例
は、すべて特許請求の範囲に含まれるものである。
【図１】本発明による、上昇率を制御したチャージ・ポ
ンプを一部を論理図で、一部を配線図で示したものであ
る。
ンプを一部を論理図で、一部を配線図で示したものであ
る。
【図２】本発明によるチャージ・ポンプを一部をブロッ
ク図で、一部を配線図で、一部を論理図で示したもので
ある。
ク図で、一部を配線図で、一部を論理図で示したもので
ある。
【図３】図２のチャージ・ポンプのポンプ・ステージを
配線図で示したものである。
配線図で示したものである。
【図４】図２のチャージ・ポンプのポンプ・ドライバ回
路の一具体例を一部を論理図で、一部を配線図で示した
ものである。
路の一具体例を一部を論理図で、一部を配線図で示した
ものである。
【図５】本発明の別の具体例による、図２のチャージ・
ポンプのポンプ・ドライバ回路を、一部を論理図で、一
部を配線図で示したものである。
ポンプのポンプ・ドライバ回路を、一部を論理図で、一
部を配線図で示したものである。
【図６】図４のポンプ・ドライバ回路の種々の信号のタ
イミング図である。
イミング図である。
【図７】図５のポンプ・ドライバ回路の種々の信号のタ
イミング図である。
イミング図である。
５５ ポンプ・ステージ ５６ Ｎチャネル型トランジスタ ５７ コンデンサ ５８ Ｎチャネル型トランジスタ ５９ コンデンサ ６０，６１ Ｎチャネル型トランジスタ ６５ チャージ・ポンプ ６６ ポンプ・ステージ ６８ プレドライバ論理回路 ７０，７０’，７２ ポンプ・ドライバ回路 ７３，７４ Ｎチャネル型トランジスタ ７５，７６，７７，７８，７９，８０ ポンプ・ステー
ジ ８１，８２，８３，８４，８５，８６ コンデンサ ８７ インバータ ８８，８９ Ｄタイプ・フリップ・フロップ ９１ インバータ ９２，９３ ＮＯＲ論理ゲート ９４ ＮＡＮＤ論理ゲート ９５，９６ インバータ ９７ ＮＡＮＤ論理ゲート ９８ インバータ １０１ 出力ノード １０２ 出力ノード １１０ 制御論理回路 １１１ Ｐチャネル型トランジスタ １１２，１１３ Ｎチャネル型トランジスタ １１６，１１７ インバータ １１８ ＮＡＮＤ論理ゲート １１９ インバータ １２１，１２２，１２３，１２４ インバータ １２６ ＮＡＮＤ論理ゲート １２７，１２８，１２９ インバータ １３１ ＮＡＮＤ論理ゲート １３２，１３３，１３４ インバータ １３６ ＮＡＮＤ論理ゲート １３７ インバータ １３８ ＮＡＮＤ論理ゲート １３９ インバータ １４１，１４２，１４３，１４４ Ｎチャネル型トラン
ジスタ １４６，１４７ コンデンサ １４８，１４９ Ｐチャネル型トランジスタ １５１ Ｐチャネル型トランジスタ １５２，１５３，１５４，１５５，１５６，１５７ Ｎ
チャネル型トランジスタ １７０ 電圧増幅回路 １７１，１７２，１７３，１７４ Ｎチャネル型トラン
ジスタ １７６ Ｎチャネル型トランジスタ １７７，１７８，１７９ コンデンサ １８１，１８２，１８３，１８４ Ｐチャネル型トラン
ジスタ １８６，１８７ Ｎチャネル型トランジスタ １８８ Ｐチャネル型トランジスタ １８９ Ｎチャネル型トランジスタ １９１，１９２，１９３，１９４ Ｎチャネル型トラン
ジスタ ２００ 上昇率を制御したチャージ・ポンプ ２０１ ノード ２０２ ノード ２１０ ＮＡＮＤ論理ゲート ２１１ インバータ ２１４ インバータ ２１６ ＮＡＮＤ論理ゲート ２１８ インバータ ２２０ 周波数分割回路 ２２２，２２３，２２４，２２５，２２６，２２７，２
２８，２２９ Ｄタイプ・フリップ・フロップ ２３６ インバータ ２３８ トリガ回路 ２４０ Ｐチャネル型トランジスタ ２４２ Ｐチャネル型トランジスタ ２４４ Ｐチャネル型トランジスタ負荷手段 ２４６ Ｎチャネル型トランジスタ ２４８ Ｐチャネル型トランジスタ負荷手段 ２５０ Ｎチャネル型トランジスタスイッチ ２５１ バッファ／インバータ回路 ２５２，２５３，２５４ インバータ ２５６ インバータ ２５８ ＲＣ微分回路 ２６０ コンデンサ ２６１ 切り換えられたコンデンサ回路 ２６２ Ｎチャネル型トランジスタ ２６４ Ｎチャネル型トランジスタ ２６６ コンデンサ ２６８ クロック制御論理回路 ２７０ ＮＡＮＤ論理ゲート ２７２ インバータ ２７４ インバータ ２７６ インバータ ２７８ インバータ ２８０ インバータ ２８２ ＮＡＮＤ論理ゲート ２８４ インバータ ２８６ インバータ ２８８ インバータ ２９０ インバータ Ｄ入力端子 ＩＮＨ1，ＩＮＨ2 抑制信号 Ｋ，反転Ｋ クロック入力端子 Ｋ1，Ｋ2 出力端子 ＫBST1，ＫBST2 増幅されたクロック信号 Ｋ’BST1，Ｋ’BST2 増幅されたクロック信号 ＫEXT 外部クロック信号 ＫINT1，ＫINT2，ＫINT3，ＫINT4 内部クロック信号 Ｑ，反転Ｑ 出力端子 ｔ１，ｔ２，ｔ３，ｔ４，ｔ５ 時刻 ＶDD 電源電圧端子 ＶI 入力電圧 ＶO1，ＶO2，ＶO3，ＶO4，ＶO5 ＶPP 出力電圧 ＶSS 電源電圧端子
ジ ８１，８２，８３，８４，８５，８６ コンデンサ ８７ インバータ ８８，８９ Ｄタイプ・フリップ・フロップ ９１ インバータ ９２，９３ ＮＯＲ論理ゲート ９４ ＮＡＮＤ論理ゲート ９５，９６ インバータ ９７ ＮＡＮＤ論理ゲート ９８ インバータ １０１ 出力ノード １０２ 出力ノード １１０ 制御論理回路 １１１ Ｐチャネル型トランジスタ １１２，１１３ Ｎチャネル型トランジスタ １１６，１１７ インバータ １１８ ＮＡＮＤ論理ゲート １１９ インバータ １２１，１２２，１２３，１２４ インバータ １２６ ＮＡＮＤ論理ゲート １２７，１２８，１２９ インバータ １３１ ＮＡＮＤ論理ゲート １３２，１３３，１３４ インバータ １３６ ＮＡＮＤ論理ゲート １３７ インバータ １３８ ＮＡＮＤ論理ゲート １３９ インバータ １４１，１４２，１４３，１４４ Ｎチャネル型トラン
ジスタ １４６，１４７ コンデンサ １４８，１４９ Ｐチャネル型トランジスタ １５１ Ｐチャネル型トランジスタ １５２，１５３，１５４，１５５，１５６，１５７ Ｎ
チャネル型トランジスタ １７０ 電圧増幅回路 １７１，１７２，１７３，１７４ Ｎチャネル型トラン
ジスタ １７６ Ｎチャネル型トランジスタ １７７，１７８，１７９ コンデンサ １８１，１８２，１８３，１８４ Ｐチャネル型トラン
ジスタ １８６，１８７ Ｎチャネル型トランジスタ １８８ Ｐチャネル型トランジスタ １８９ Ｎチャネル型トランジスタ １９１，１９２，１９３，１９４ Ｎチャネル型トラン
ジスタ ２００ 上昇率を制御したチャージ・ポンプ ２０１ ノード ２０２ ノード ２１０ ＮＡＮＤ論理ゲート ２１１ インバータ ２１４ インバータ ２１６ ＮＡＮＤ論理ゲート ２１８ インバータ ２２０ 周波数分割回路 ２２２，２２３，２２４，２２５，２２６，２２７，２
２８，２２９ Ｄタイプ・フリップ・フロップ ２３６ インバータ ２３８ トリガ回路 ２４０ Ｐチャネル型トランジスタ ２４２ Ｐチャネル型トランジスタ ２４４ Ｐチャネル型トランジスタ負荷手段 ２４６ Ｎチャネル型トランジスタ ２４８ Ｐチャネル型トランジスタ負荷手段 ２５０ Ｎチャネル型トランジスタスイッチ ２５１ バッファ／インバータ回路 ２５２，２５３，２５４ インバータ ２５６ インバータ ２５８ ＲＣ微分回路 ２６０ コンデンサ ２６１ 切り換えられたコンデンサ回路 ２６２ Ｎチャネル型トランジスタ ２６４ Ｎチャネル型トランジスタ ２６６ コンデンサ ２６８ クロック制御論理回路 ２７０ ＮＡＮＤ論理ゲート ２７２ インバータ ２７４ インバータ ２７６ インバータ ２７８ インバータ ２８０ インバータ ２８２ ＮＡＮＤ論理ゲート ２８４ インバータ ２８６ インバータ ２８８ インバータ ２９０ インバータ Ｄ入力端子 ＩＮＨ1，ＩＮＨ2 抑制信号 Ｋ，反転Ｋ クロック入力端子 Ｋ1，Ｋ2 出力端子 ＫBST1，ＫBST2 増幅されたクロック信号 Ｋ’BST1，Ｋ’BST2 増幅されたクロック信号 ＫEXT 外部クロック信号 ＫINT1，ＫINT2，ＫINT3，ＫINT4 内部クロック信号 Ｑ，反転Ｑ 出力端子 ｔ１，ｔ２，ｔ３，ｔ４，ｔ５ 時刻 ＶDD 電源電圧端子 ＶI 入力電圧 ＶO1，ＶO2，ＶO3，ＶO4，ＶO5 ＶPP 出力電圧 ＶSS 電源電圧端子
Claims (3)
- 【請求項１】 上昇率を制御するチャージ・ポンプ（２
００）であって：クロック信号を受信し、それに応答し
て前記クロック信号の大きさよりも大きい出力電圧を導
出するチャージ・ポンプ（６５）；前記チャージ・ポン
プ（６５）に結合し、前記出力電圧を受け取り前記出力
電圧の上昇率に比例する制御電圧を導出するＲＣ微分回
路（２５８）；および前記ＲＣ微分回路（２５８）に結
合し、前記制御電圧を受け取り、設定したスイッチング
・ポイント以上に増加する前記制御電圧に応答して前記
チャージ・ポンプ（６５）をディスエーブルするための
第１制御信号を導出し、また設定したスイッチング・ポ
イント以下に減少する前記制御電圧に応答して前記チャ
ージ・ポンプ（６５）をエネーブルするための第２制御
信号を導出するトリガ回路（２３８）；から構成される
ことを特徴とする、上昇率を制御するチャージ・ポン
プ。 - 【請求項２】 上昇率を制御するチャージ・ポンプ（２
００）であって：クロック信号を受信し、それに応答し
て前記クロック信号の大きさよりも大きい出力電圧を導
出するための、直列に接続された複数のポンプ・ステー
ジ（６６）を有するチャージ・ポンプ（６５）；ＲＣ微
分回路（２５８）であって：前記チャージ・ポンプ（６
５）に結合し、前記出力電圧を受け取るための第１端子
を有し、また前記出力電圧の上昇率に比例する制御電圧
を導出する第２端子を有する第１コンデンサ（２６
０）；および前記第１コンデンサ（２６０）の前記第２
端子に結合する第１端子、および負の電源電圧端子に結
合する第２端子を有し、第１および第２ノンオーバラッ
プ・クロック信号を受信し、前記第１コンデンサ（２６
０）の前記第２端子を前記負の電源電圧端子に抵抗を介
して結合する切り換えられたコンデンサ回路（２６
１）；から構成されるＲＣ微分回路；および前記ＲＣ微
分回路（２５８）に結合し、前記制御電圧を受け取り、
設定したスイッチング・ポイント以上に増加する前記制
御信号に応答して前記チャージ・ポンプ（６５）をディ
スエーブルする第１制御信号を導出し、また設定したス
イッチング・ポイント以下に減少する前記制御信号に応
答して前記チャージ・ポンプ（６５）をイネーブルする
第２信号を導出するトリガ回路（２３８）；から構成さ
れることを特徴とする、上昇率を制御するチャージ・ポ
ンプ。 - 【請求項３】 上昇率を制御したチャージ・ポンプ（２
００）であって：クロック信号を受信し、それに応答し
て前記クロック信号の大きさよりも大きい出力電圧を導
出する、直列に接続された複数のポンプ・ステージ（６
６）を有するチャージ・ポンプ（６５）；ＲＣ微分回路
（２５８）であって：前記チャージ・ポンプ（６５）に
結合し、前記出力電圧を受け取るための第１端子を有
し、また前記出力電圧の上昇率に比例する制御電圧を導
出する第２端子を有する第１コンデンサ（２６０）；お
よび前記第１コンデンサ（２６０）の前記第２端子に結
合する第１端子、および負の電源電圧端子に結合する第
２端子を有し、第１および第２ノンオーバラップ・クロ
ック信号を受信し、前記第１コンデンサ（２６０）の前
記第２端子を前記負の電源電圧端子に抵抗を介して結合
する切り換えられたコンデンサ回路（２６１）；から構
成されるＲＣ微分回路；およびヒステリシスをもつトリ
ガ回路（２３８）であって：正の電源電圧端子に結合す
る第１端子、制御端子、および第２端子を有し、 前記トリガ回路（２３８）に負荷を与えるための負荷手
段（２４４，２４８）；および前記負荷手段（２４４，
２４８）の前記第２端子に結合する第１端子を有するス
イッチ（２５０）であって、設定したスイッチング・ポ
イント以上に増加する前記制御電圧に応答して前記チャ
ージ・ポンプ（６５）をイネーブルするための第１制御
信号を導出し、前記設定したスイッチング・ポイント以
下に減少する前記制御電圧に応答して前記負荷手段（２
４４，２４８）をディスエーブルする第２制御信号を導
出し、前記負の電源電圧端子に結合する第２端子を有す
るスイッチ（２５０）；から構成される、ヒステリシス
をもつトリガ回路；から構成されることを特徴とする、
上昇率を制御するチャージ・ポンプ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/028,006 US5365121A (en) | 1993-03-08 | 1993-03-08 | Charge pump with controlled ramp rate |
| US028006 | 1993-03-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06284705A true JPH06284705A (ja) | 1994-10-07 |
| JP3323936B2 JP3323936B2 (ja) | 2002-09-09 |
Family
ID=21841028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058694A Expired - Fee Related JP3323936B2 (ja) | 1993-03-08 | 1994-02-16 | 上昇率を制御するチャージ・ポンプ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5365121A (ja) |
| JP (1) | JP3323936B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN107659128A (zh) * | 2017-07-06 | 2018-02-02 | 深圳市华芯邦科技有限公司 | Dc/dc开关变换器功率输出晶体管集成驱动电路 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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