JPH077912B2 - 昇圧回路 - Google Patents
昇圧回路Info
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- JPH077912B2 JPH077912B2 JP22940288A JP22940288A JPH077912B2 JP H077912 B2 JPH077912 B2 JP H077912B2 JP 22940288 A JP22940288 A JP 22940288A JP 22940288 A JP22940288 A JP 22940288A JP H077912 B2 JPH077912 B2 JP H077912B2
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、昇圧回路に関わり、主としてFAMOS（Floatin
g gate avalanche injection MOS）トランジスタをセル
として有する半導体不揮発性メモリの駆動に用いられる
昇圧回路に関する。
g gate avalanche injection MOS）トランジスタをセル
として有する半導体不揮発性メモリの駆動に用いられる
昇圧回路に関する。
（従来の技術） FAMOSトランジスタをセルとするEPROMや一括消去型EEPR
OM等では、書き込みつまりセルのフローティングゲート
に電子を注入するために、プログラム電位Vppと呼ばれ
る高電位が与えられる。
OM等では、書き込みつまりセルのフローティングゲート
に電子を注入するために、プログラム電位Vppと呼ばれ
る高電位が与えられる。
第４図にそのようなEPROMの書き込み時の等価回路例を
示す。プログラム電位Vppは図に示すようにＮチャネル
トランジスタN1,N2を介してセルトランジスタN3のドレ
インに印加される。ここに、トランジスタN1は書き込み
トランジスタ、トランジスタN2は選択トランジスタと呼
ばれる。
示す。プログラム電位Vppは図に示すようにＮチャネル
トランジスタN1,N2を介してセルトランジスタN3のドレ
インに印加される。ここに、トランジスタN1は書き込み
トランジスタ、トランジスタN2は選択トランジスタと呼
ばれる。
第５図に示すように、セルトランジスタN3のドレインＤ
に高電位が印加されかつコントロールゲートCGにプログ
ラム電位VPPが印加されると、アバランシェ注入により
電子がフローティングゲートFGに注入される。電子が注
入されたセルはその閾値電圧VTHが上昇し、書き込みが
なされたことになる。一方、電子が注入されないセルは
閾値電圧VTHが変化せず、この閾値電圧の相違により
“0",“1"のプログラムが行なわれる。
に高電位が印加されかつコントロールゲートCGにプログ
ラム電位VPPが印加されると、アバランシェ注入により
電子がフローティングゲートFGに注入される。電子が注
入されたセルはその閾値電圧VTHが上昇し、書き込みが
なされたことになる。一方、電子が注入されないセルは
閾値電圧VTHが変化せず、この閾値電圧の相違により
“0",“1"のプログラムが行なわれる。
第６図はセルのゲートへのプログラム電圧印加時間に対
する閾値電圧VTHの立ち上り特性を示している。ここ
で、ドレインの電位をパラメータにとり、これを高める
に従って閾値の立ち上がり特性が曲線ｃ→ｂ→ａのよう
に変化する様子が示されている。従って、ドレインの電
位と書き込み時間TPW（所定の閾値VTHOになるまでの時
間）には相関がある。即ち、書き込み時間TPWを早くし
たけばドレインの電位が高い方が好ましい。
する閾値電圧VTHの立ち上り特性を示している。ここ
で、ドレインの電位をパラメータにとり、これを高める
に従って閾値の立ち上がり特性が曲線ｃ→ｂ→ａのよう
に変化する様子が示されている。従って、ドレインの電
位と書き込み時間TPW（所定の閾値VTHOになるまでの時
間）には相関がある。即ち、書き込み時間TPWを早くし
たけばドレインの電位が高い方が好ましい。
そのために、先程第４図に示したように、書き込みはＮ
チャネルトランジスタN1,N2を介してなされるので、そ
れらのゲート制御電位VPGをプログラム電位VPPより高い
電位にして、これらＮチャネルトランジスタN1,N2での
電圧降下を防ぐことが行なわれている。そこで、ゲート
制御電位VPGの高電位を得るために昇圧回路が用いられ
ている。そのような技術は例えばJ.PATHAK他、“A 19-n
s 250mW CMOS Erasable Programmable Logic Device,"I
EEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.SC-21,NO.
5,OCTOBER,1986に開示されている。
チャネルトランジスタN1,N2を介してなされるので、そ
れらのゲート制御電位VPGをプログラム電位VPPより高い
電位にして、これらＮチャネルトランジスタN1,N2での
電圧降下を防ぐことが行なわれている。そこで、ゲート
制御電位VPGの高電位を得るために昇圧回路が用いられ
ている。そのような技術は例えばJ.PATHAK他、“A 19-n
s 250mW CMOS Erasable Programmable Logic Device,"I
EEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.SC-21,NO.
5,OCTOBER,1986に開示されている。
第７図に従来の昇圧回路の一例を、第８図にその等価回
路を示す。ここで、ＮチャネルMOSトランジスタN6,N7は
第８図に示すように等価的にはダイオードの働きをして
おり、逆流を阻止して昇圧された電圧を保持するための
ものである。
路を示す。ここで、ＮチャネルMOSトランジスタN6,N7は
第８図に示すように等価的にはダイオードの働きをして
おり、逆流を阻止して昇圧された電圧を保持するための
ものである。
この昇降回路においてその昇降開始時の出力電位（初期
電位）VOUT（０）は、第７図からわかるように、 VOUT（０）＝VPP−VTHN4−VTHN6−VTHN7…………………
（１） VTHN4:トランジスタN4の閾値電圧 VTHN6:トランジスタN6の閾値電圧 VTHN7:トランジスタN7の閾値電圧 となり、プログラム電位VPPに対してかなり低い電位と
なっている。例えばVPP＝12.5V、VTHN1≒VTHN3≒VTHN4
≒2.5Vとすると、 VOUT（０）＝12.5−2.5×３＝5V となってしまう。また、Ｂ点の初期電位VB（０）は、 VB（０）＝VPP−VTHN4−VTHN6 ………（２） となる。
電位）VOUT（０）は、第７図からわかるように、 VOUT（０）＝VPP−VTHN4−VTHN6−VTHN7…………………
（１） VTHN4:トランジスタN4の閾値電圧 VTHN6:トランジスタN6の閾値電圧 VTHN7:トランジスタN7の閾値電圧 となり、プログラム電位VPPに対してかなり低い電位と
なっている。例えばVPP＝12.5V、VTHN1≒VTHN3≒VTHN4
≒2.5Vとすると、 VOUT（０）＝12.5−2.5×３＝5V となってしまう。また、Ｂ点の初期電位VB（０）は、 VB（０）＝VPP−VTHN4−VTHN6 ………（２） となる。
その後、クロックが昇圧用容量Ｃに供給されると、Ｂ点
の電位はクロックの電位分（例えば、クロックがVPP系
の場合ならばVPP分）昇圧され、トランジスタN7を介し
て（VTHN7だけ電圧降下して）出力VOUTに現われる。そ
れによりトランジスタN5での電圧降下がなくなり、Ａ点
にプログラム電位VPPがそのまま現われ、Ｂ点の電位VB
は、 VB＝VPP−VTHN6 …………………（３） となる。それがさらにクロック電位分（例えばVPP分）
昇圧されトランジスタN7の閾値電圧VTHN7分電圧降下し
て出力VOUTに現われる。従って、最終的に出力電位VOUT
は最大で VOUT＝VPP−VTHN6＋VCLOCK−VTHN7 ……………………
（４） VCLOCK:クロックの電位（例えばVPP） となる。
の電位はクロックの電位分（例えば、クロックがVPP系
の場合ならばVPP分）昇圧され、トランジスタN7を介し
て（VTHN7だけ電圧降下して）出力VOUTに現われる。そ
れによりトランジスタN5での電圧降下がなくなり、Ａ点
にプログラム電位VPPがそのまま現われ、Ｂ点の電位VB
は、 VB＝VPP−VTHN6 …………………（３） となる。それがさらにクロック電位分（例えばVPP分）
昇圧されトランジスタN7の閾値電圧VTHN7分電圧降下し
て出力VOUTに現われる。従って、最終的に出力電位VOUT
は最大で VOUT＝VPP−VTHN6＋VCLOCK−VTHN7 ……………………
（４） VCLOCK:クロックの電位（例えばVPP） となる。
なお、実際には、第９図に示すように、さらに出力点に
リミッタ用のトランジスタN8を設けて出力電位をVPP＋
α（αは所望の昇圧値）程度に抑えている。また、非プ
ログラム時にはＤ（デプレション）タイプトランジスタ
N9を介して読み出し用の通常のドレイン電位VDDを出力
点に供給して読み出し動作に備えている。
リミッタ用のトランジスタN8を設けて出力電位をVPP＋
α（αは所望の昇圧値）程度に抑えている。また、非プ
ログラム時にはＤ（デプレション）タイプトランジスタ
N9を介して読み出し用の通常のドレイン電位VDDを出力
点に供給して読み出し動作に備えている。
（発明が解決しようとする課題） このような従来の昇圧回路における問題は、出力電位の
初期値VOUTが（１）式で与えられるようにプログラム電
位VPPに対して低いことである。これによる不具合は主
としてのこの昇圧回路の負荷が大きい場合に生じる。即
ち、負荷が大きい場合には昇圧効率が悪いため、上述し
たような出力VOUTの立ち上りに時間を要してしまう。そ
のため、かえって書き込み時間TPWの悪化を招いてしま
うことがある。
初期値VOUTが（１）式で与えられるようにプログラム電
位VPPに対して低いことである。これによる不具合は主
としてのこの昇圧回路の負荷が大きい場合に生じる。即
ち、負荷が大きい場合には昇圧効率が悪いため、上述し
たような出力VOUTの立ち上りに時間を要してしまう。そ
のため、かえって書き込み時間TPWの悪化を招いてしま
うことがある。
従って本発明の目的は、出力電位の初期値が比較的高く
立ち上り特性が良好なため、負荷が大きくても書き込み
時間の悪化を招くことがない昇圧回路を提供することに
ある。
立ち上り特性が良好なため、負荷が大きくても書き込み
時間の悪化を招くことがない昇圧回路を提供することに
ある。
（課題を解決するための手段） 本発明に係る昇圧回路は、 電源に一端が接続され且つ制御電極から昇圧開始信号を
入力する昇圧開始用トランジスタと、この昇圧開始用ト
ランジスタの他端にアノードが接続された第１のダイオ
ード手段と、この第１のダイオード手段のカソードに一
端が接続され且つ他端に印加されたクロック信号の電位
を前記カソードの電位に加算する昇圧用容量と、前記第
１のダイオード手段のカソードにアノードが接続され且
つ前記出力点にカソードが接続された第２のダイオード
手段とを有する昇圧部を備えた昇圧回路において、 一端が前記出力点に接続され、他端が前記電源に接続さ
れ、且つ、制御電極から前記昇圧開始信号を入力する初
期電位設定用トランジスタをさらに備えたことを特徴と
る。
入力する昇圧開始用トランジスタと、この昇圧開始用ト
ランジスタの他端にアノードが接続された第１のダイオ
ード手段と、この第１のダイオード手段のカソードに一
端が接続され且つ他端に印加されたクロック信号の電位
を前記カソードの電位に加算する昇圧用容量と、前記第
１のダイオード手段のカソードにアノードが接続され且
つ前記出力点にカソードが接続された第２のダイオード
手段とを有する昇圧部を備えた昇圧回路において、 一端が前記出力点に接続され、他端が前記電源に接続さ
れ、且つ、制御電極から前記昇圧開始信号を入力する初
期電位設定用トランジスタをさらに備えたことを特徴と
る。
（作 用） 昇圧部の昇圧開始と共に、初期電位設定用トランジスタ
がターンオンし、電源電位が昇圧部の出力点に伝えられ
る。これにより、出力電位は電源電位から初期電位設定
用トランジスタの電圧降下分だけ差引いた比較的高い電
位に初期設定される。この比較的高い初期設定電位にま
で昇圧部自身の出力電位が立ち上がるまでは、初期電位
設定用トランジスタを介して電源からの出力が負荷に供
給される。そのため、昇圧部に加わる負荷は軽減され、
昇圧部は速やかに出力を立ち上げることができる。所定
時間後、昇圧部の出力がある程度立ち上がると、初期電
位設定用トランジスタはターンオフし、その後は昇圧部
が負荷に出力を供給する。このターンオフにより、昇圧
部の出力が電源電位以上にまで立ち上がった後に、昇圧
部から電源への電流の逆流が阻止され、昇圧特性の悪化
が防止される。
がターンオンし、電源電位が昇圧部の出力点に伝えられ
る。これにより、出力電位は電源電位から初期電位設定
用トランジスタの電圧降下分だけ差引いた比較的高い電
位に初期設定される。この比較的高い初期設定電位にま
で昇圧部自身の出力電位が立ち上がるまでは、初期電位
設定用トランジスタを介して電源からの出力が負荷に供
給される。そのため、昇圧部に加わる負荷は軽減され、
昇圧部は速やかに出力を立ち上げることができる。所定
時間後、昇圧部の出力がある程度立ち上がると、初期電
位設定用トランジスタはターンオフし、その後は昇圧部
が負荷に出力を供給する。このターンオフにより、昇圧
部の出力が電源電位以上にまで立ち上がった後に、昇圧
部から電源への電流の逆流が阻止され、昇圧特性の悪化
が防止される。
（実施例） 以下、本発明の実施例を説明する。
第１図に示すように、本発明に係る昇圧回路の一実施例
は、第９図に示した従来の昇圧回路と同構成の昇圧部１
を有すると共に、この昇圧部１の出力点とプログラム電
位VPP系の電源との間にソース・ドレインが接続された
Ｅ（エンハンスメント）タイプＮチャネルMOSトランジ
スタN10を有している。このトランジスタN10は、ゲート
に昇圧開始信号（VPP系）が与えられ、この昇圧開始信
号の入力によりターンオンして昇圧部１の出力電位VOUT
を初期電位に設定する機能を有する。
は、第９図に示した従来の昇圧回路と同構成の昇圧部１
を有すると共に、この昇圧部１の出力点とプログラム電
位VPP系の電源との間にソース・ドレインが接続された
Ｅ（エンハンスメント）タイプＮチャネルMOSトランジ
スタN10を有している。このトランジスタN10は、ゲート
に昇圧開始信号（VPP系）が与えられ、この昇圧開始信
号の入力によりターンオンして昇圧部１の出力電位VOUT
を初期電位に設定する機能を有する。
昇圧部１は、ゲート１への昇圧開始信号の入力によりタ
ーンして、ドレインに与えられているプログラム電位V
PPをソース側へ出力する昇圧開始用スイッチ手段として
のＮチャネルトランジスタN4と、このトランジスタN4の
ソースにアノードが接続された第１のダイオード手段と
してのＮチャネルトランジスタN6と、この第１のダイオ
ード手段のカソードに一端が接続され、他端に加えられ
るクロック（VPP系またはVDD系）の電位を前記第１のダ
イオード手段N6のカソード電位に加算する昇圧用容量Ｃ
と、前記第１のダイオード手段N6カソードにアノードが
接続され、かつカソードがこの昇圧部１の出力点をなし
ている第２のダイオード手段としてのＮチャネルトラン
ジスタN7とを有している。ここで、第１のダイオード手
段N6は、昇圧が行なわれたカソード側から電位の低いア
ノード側への電流の逆流を防止して昇圧されたカソード
電位を保持するためのものであり、また第２のダイオー
ド手段N7は、クロックが立下がった時にカソード側から
アノード側への電流の逆流を防止して昇圧された出力電
位VOUTを保持するためのものである。また、この昇圧部
１は、第１のスイッチ手段N4と並列に設けられ、出力電
位VOUTがゲートに与えられるＮチャネルトランジスタN5
を有する。このトランジスタN5は、プログラム電位VPP
よりも高電位に昇圧された出力電位VOUTがゲートに加え
られることにより、ドレイン側のプログラム電位VPPを
電圧降下を与えずにそのままソース側へ出力して第１の
スイッチ手段での電圧降下を無くし、この昇圧回路１の
昇圧特性をより高めるという機能を有する。さらに、こ
の昇圧部１には、昇圧された出力電位VOUTを所望の電位
VPP＋αに規制して最終的に出力するリミッタとしての
ＮチャネルトランジスタN8が設けられている。なお、ト
ランジスタN5,N8を設けるか否か、およびクロックをVPP
系とするかVDD系とするかは、最終的な出力電位VPP＋α
の昇圧分αをどの程度の値にするかによって決められ
る。また、この昇圧部１には、読み出し用のドレイン電
位VDDを供給するためのＤタイプＮチャネルトランジス
タN9も設けられている。このトランジスタN9は、昇圧開
始信号の反転信号がゲートに加えられて、非プログラム
時にターンオンするようになっている。
ーンして、ドレインに与えられているプログラム電位V
PPをソース側へ出力する昇圧開始用スイッチ手段として
のＮチャネルトランジスタN4と、このトランジスタN4の
ソースにアノードが接続された第１のダイオード手段と
してのＮチャネルトランジスタN6と、この第１のダイオ
ード手段のカソードに一端が接続され、他端に加えられ
るクロック（VPP系またはVDD系）の電位を前記第１のダ
イオード手段N6のカソード電位に加算する昇圧用容量Ｃ
と、前記第１のダイオード手段N6カソードにアノードが
接続され、かつカソードがこの昇圧部１の出力点をなし
ている第２のダイオード手段としてのＮチャネルトラン
ジスタN7とを有している。ここで、第１のダイオード手
段N6は、昇圧が行なわれたカソード側から電位の低いア
ノード側への電流の逆流を防止して昇圧されたカソード
電位を保持するためのものであり、また第２のダイオー
ド手段N7は、クロックが立下がった時にカソード側から
アノード側への電流の逆流を防止して昇圧された出力電
位VOUTを保持するためのものである。また、この昇圧部
１は、第１のスイッチ手段N4と並列に設けられ、出力電
位VOUTがゲートに与えられるＮチャネルトランジスタN5
を有する。このトランジスタN5は、プログラム電位VPP
よりも高電位に昇圧された出力電位VOUTがゲートに加え
られることにより、ドレイン側のプログラム電位VPPを
電圧降下を与えずにそのままソース側へ出力して第１の
スイッチ手段での電圧降下を無くし、この昇圧回路１の
昇圧特性をより高めるという機能を有する。さらに、こ
の昇圧部１には、昇圧された出力電位VOUTを所望の電位
VPP＋αに規制して最終的に出力するリミッタとしての
ＮチャネルトランジスタN8が設けられている。なお、ト
ランジスタN5,N8を設けるか否か、およびクロックをVPP
系とするかVDD系とするかは、最終的な出力電位VPP＋α
の昇圧分αをどの程度の値にするかによって決められ
る。また、この昇圧部１には、読み出し用のドレイン電
位VDDを供給するためのＤタイプＮチャネルトランジス
タN9も設けられている。このトランジスタN9は、昇圧開
始信号の反転信号がゲートに加えられて、非プログラム
時にターンオンするようになっている。
以上のような構成において、昇圧開始信号が入力される
と、初期電位設定用トランジスタN10がターンオフする
ため、出力電位VOUTは直ちに次の初期電位VOUT（０）に
設定される。
と、初期電位設定用トランジスタN10がターンオフする
ため、出力電位VOUTは直ちに次の初期電位VOUT（０）に
設定される。
VOUT（０）＝VPP−VTHN10 …………（５） VTHN10:トランジスタN10の閾値電圧 そのため、第２図の曲線ｄに示すように、出力電位VOUT
は電位VPP−VTHN10から立上がりを開始できる。この立
上がりのプロセスは、従来技術の項で説明した従来回路
のそれとほぼ同様である。しかし、曲線ｅで示される従
来回路の立上がり特性では、既に説明したように初期電
圧VPP−VTHN4−VTHN6−VTHN7から立上がりを開始するか
ら、本実施例の方がトランジスタ２段分の閾値電圧VTH
×２分だけ高い初期電位から立上がりを開始できる。例
えば、従来技術の項で検討した時と同様に、プログラム
電圧VPP＝12.5V、各トランジスタの閾値電圧VTH≒2.5V
とすると、実施例による初期電位VOUT（０）は、 VOUT（０）＝12.5V−2.5V＝10V となり、従来例のVOUT（０）＝5Vに対してかなり高い初
期電位を与えることができる。
は電位VPP−VTHN10から立上がりを開始できる。この立
上がりのプロセスは、従来技術の項で説明した従来回路
のそれとほぼ同様である。しかし、曲線ｅで示される従
来回路の立上がり特性では、既に説明したように初期電
圧VPP−VTHN4−VTHN6−VTHN7から立上がりを開始するか
ら、本実施例の方がトランジスタ２段分の閾値電圧VTH
×２分だけ高い初期電位から立上がりを開始できる。例
えば、従来技術の項で検討した時と同様に、プログラム
電圧VPP＝12.5V、各トランジスタの閾値電圧VTH≒2.5V
とすると、実施例による初期電位VOUT（０）は、 VOUT（０）＝12.5V−2.5V＝10V となり、従来例のVOUT（０）＝5Vに対してかなり高い初
期電位を与えることができる。
さらに、従来例では前述のように始めから昇圧部１が出
力の負荷を駆動しなければならないため、昇圧効率が悪
く出力の曲線ｅのように立ち上がりが緩慢である。これ
に対し本実施例では、初期電位設定トランジスタN10が
オンになっている間はこのトランジスタN10により負荷
が駆動されるため、昇圧部１は負荷を駆動する必要がな
く、従って昇圧効率が良く曲線ｄのように立ち上がりが
急峻である。
力の負荷を駆動しなければならないため、昇圧効率が悪
く出力の曲線ｅのように立ち上がりが緩慢である。これ
に対し本実施例では、初期電位設定トランジスタN10が
オンになっている間はこのトランジスタN10により負荷
が駆動されるため、昇圧部１は負荷を駆動する必要がな
く、従って昇圧効率が良く曲線ｄのように立ち上がりが
急峻である。
これらの点から、本実施例によれば、従来例に比較して
極めて短時間に出力電位VOUTを所望の電位まで昇圧する
ことができる。
極めて短時間に出力電位VOUTを所望の電位まで昇圧する
ことができる。
なお、本実施例において、出力電位VOUTが初期電位VPP
−VTHN10にまで立上がると、初期電位設定用トランジス
タN10はゲート・ソース間電圧が閾値電圧VTHN10に達す
るため、自動的にターンオフし、以後は昇圧部１によっ
て出力電位が供給され昇圧動作がなされる。このターン
オフにより、電流電圧Vpp以上に昇圧された出力点から
トランジスタN10を通して電源に電流が逆流して昇圧部
１に余計な負荷がかかり昇圧特性が悪化することが防止
される。
−VTHN10にまで立上がると、初期電位設定用トランジス
タN10はゲート・ソース間電圧が閾値電圧VTHN10に達す
るため、自動的にターンオフし、以後は昇圧部１によっ
て出力電位が供給され昇圧動作がなされる。このターン
オフにより、電流電圧Vpp以上に昇圧された出力点から
トランジスタN10を通して電源に電流が逆流して昇圧部
１に余計な負荷がかかり昇圧特性が悪化することが防止
される。
第３図に本発明の他の実施例を示す。この実施例の第１
図の実施例との相違は、初期電位設定用トランジスタと
してのＤタイプＮチャネルトランジスタN11を用い、そ
のゲートに、昇圧開始信号の立ち上がりにより一定時間
幅のパルスを生成する立ち上がりパルス生成回路２の出
力パルス（Vpp系）を加えるようにした点である。
図の実施例との相違は、初期電位設定用トランジスタと
してのＤタイプＮチャネルトランジスタN11を用い、そ
のゲートに、昇圧開始信号の立ち上がりにより一定時間
幅のパルスを生成する立ち上がりパルス生成回路２の出
力パルス（Vpp系）を加えるようにした点である。
この実施例の利点は、出力電位の初期値VOUT（０）が第
１図の実施例よりもさらに高い電位に設定できる点であ
る。即ち、初期電位設定用トランジスタN11にＤタイプ
のものを用いているため、このトランジスタN11での電
圧降下がなく、従ってドレン側の電源電位VPPがそのま
まソース側の出力点に伝えられて初期電位VOUT（０）と
して現れる。従って、第２図の曲線ｆに示すように、よ
り迅速な出力電位VOUTの立ち上がり特性が得られる。
１図の実施例よりもさらに高い電位に設定できる点であ
る。即ち、初期電位設定用トランジスタN11にＤタイプ
のものを用いているため、このトランジスタN11での電
圧降下がなく、従ってドレン側の電源電位VPPがそのま
まソース側の出力点に伝えられて初期電位VOUT（０）と
して現れる。従って、第２図の曲線ｆに示すように、よ
り迅速な出力電位VOUTの立ち上がり特性が得られる。
この場合、出力電位VOUTが電源電位VPPに達しても、ト
ランジスタN11はＤタイプであるために自動的にターン
オフしない。そこで、立ち上がりパルス生成回路２のパ
ルス幅を一定時間に規制して、出力電位VOUTが電流電位
Vppに達した時点でトランジスタN11を強制的にターンオ
フさせるようにしている。
ランジスタN11はＤタイプであるために自動的にターン
オフしない。そこで、立ち上がりパルス生成回路２のパ
ルス幅を一定時間に規制して、出力電位VOUTが電流電位
Vppに達した時点でトランジスタN11を強制的にターンオ
フさせるようにしている。
この第３図の実施例では、非昇圧時で電位Vppが０ボル
ト、出力電位VOUTが電位VDDに等しい時、Ｄタイプのト
ランジスタN11はオン状態であるので、このトランジス
タN11を通して電位VDD側から電流が流れ出てしまう。
ト、出力電位VOUTが電位VDDに等しい時、Ｄタイプのト
ランジスタN11はオン状態であるので、このトランジス
タN11を通して電位VDD側から電流が流れ出てしまう。
この点を改良したのが第10図の実施例である。この実施
例では、ＥタイプのＰチャネルトランジスタN12とＥタ
イプのＮチャネルトランジスタN13との直列回路が、第
３図のトランジスタN11の代わりに使用されている。こ
こで重要なことは、トランジスタN13はＥタイプではあ
るが、しきい値電圧が実質的に０ボルト、つまり０ボル
ト又はそれに非常に近い値であることである。この２つ
のトランジスタN12及びN13を昇圧開始から所定の期間だ
けオン状態とさせるように、立上がりパルス生成回路２
の出力信号がＮチャネルトランジスタN13のゲートに加
えられ、かつＰチャネルトランジスタN12のゲートにイ
ンバータ３を通じて加えられる。
例では、ＥタイプのＰチャネルトランジスタN12とＥタ
イプのＮチャネルトランジスタN13との直列回路が、第
３図のトランジスタN11の代わりに使用されている。こ
こで重要なことは、トランジスタN13はＥタイプではあ
るが、しきい値電圧が実質的に０ボルト、つまり０ボル
ト又はそれに非常に近い値であることである。この２つ
のトランジスタN12及びN13を昇圧開始から所定の期間だ
けオン状態とさせるように、立上がりパルス生成回路２
の出力信号がＮチャネルトランジスタN13のゲートに加
えられ、かつＰチャネルトランジスタN12のゲートにイ
ンバータ３を通じて加えられる。
この構成により、非昇圧時で電位Vppが０ボルトである
時に電流パスは形成されない。また、昇圧時におけるト
ランジスタN12及びN13での電圧降下は実質的に０ボルト
であるから、初期出力電位VOUT（０）として電位Vppに
ほぼ等しい電位が得られる。
時に電流パスは形成されない。また、昇圧時におけるト
ランジスタN12及びN13での電圧降下は実質的に０ボルト
であるから、初期出力電位VOUT（０）として電位Vppに
ほぼ等しい電位が得られる。
以上説明したように本発明によれば、昇圧開始と共にタ
ーンオンする初期電位設定用トランジスタを介して所定
の電源電位を昇圧部の出力に伝えるように構成している
ので、出力電位の初期値として従来より高い電位が得ら
れると共に、上記初期電位設定用トランジスタを通して
負荷に駆動電力を供給できるため、昇圧部の負荷が軽減
され昇圧を急峻に行なうことができ、従って昇圧特性が
飛躍的に改善される。しかも、このような顕著な効果を
得るために付加された素子数は小数であるから、集積回
路内で広いパターン面積を占有してしまい小型化の障害
となるという虞れはない。
ーンオンする初期電位設定用トランジスタを介して所定
の電源電位を昇圧部の出力に伝えるように構成している
ので、出力電位の初期値として従来より高い電位が得ら
れると共に、上記初期電位設定用トランジスタを通して
負荷に駆動電力を供給できるため、昇圧部の負荷が軽減
され昇圧を急峻に行なうことができ、従って昇圧特性が
飛躍的に改善される。しかも、このような顕著な効果を
得るために付加された素子数は小数であるから、集積回
路内で広いパターン面積を占有してしまい小型化の障害
となるという虞れはない。
第１図は本発明の一実施例の回路図、第２図は本発明の
実施例の昇圧特性を従来例のそれと比較して示す図、第
３図は本発明の他の実施例の回路図、第４図はEPROMの
書き込み時の等価回路、第５図はEPROMセルの書き込み
原理図、第６図はEPROMセルの書き込み特性図、第７図
は従来の昇圧回路の一例の回路図、第８図は第７図の等
価回路、第９図は第７図の従来回路を付加回路と共に示
した回路図、第10図は本発明の更に別の実施例を示す回
路図である。 １……昇圧部、２……立ち上がりパルス生成回路、N10,
N11……初期電位設定用トランジスタとしてのＮチャネ
ルMOSトランジスタ、N4……昇圧開始用スイッチ手段と
してのＮチャネルMOSトランジスタ、N6,N7……ダイオー
ド手段としてのＮチャネルMOSトランジスタ、Ｃ……昇
圧用容量。
実施例の昇圧特性を従来例のそれと比較して示す図、第
３図は本発明の他の実施例の回路図、第４図はEPROMの
書き込み時の等価回路、第５図はEPROMセルの書き込み
原理図、第６図はEPROMセルの書き込み特性図、第７図
は従来の昇圧回路の一例の回路図、第８図は第７図の等
価回路、第９図は第７図の従来回路を付加回路と共に示
した回路図、第10図は本発明の更に別の実施例を示す回
路図である。 １……昇圧部、２……立ち上がりパルス生成回路、N10,
N11……初期電位設定用トランジスタとしてのＮチャネ
ルMOSトランジスタ、N4……昇圧開始用スイッチ手段と
してのＮチャネルMOSトランジスタ、N6,N7……ダイオー
ド手段としてのＮチャネルMOSトランジスタ、Ｃ……昇
圧用容量。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｈ０３Ｋ 19/0952
Claims (4)
- 【請求項１】電源に一端が接続され且つ制御電極から昇
圧開始信号を入力する昇圧開始用トランジスタと、この
昇圧開始用トランジスタの他端にアノードが接続された
第１のダイオード手段と、この第１のダイオード手段の
カソードに一端が接続され且つ他端に印加されたクロッ
ク信号の電位を前記カソードの電位に加算する昇圧用容
量と、前記第１のダイオード手段のカソードにアノード
が接続され且つ前記出力点にカソードが接続された第２
のダイオード手段とを有する昇圧部を備えた昇圧回路に
おいて、 一端が前記出力点に接続され、他端が前記電源に接続さ
れ、且つ、制御電極から前記昇圧開始信号を入力する初
期電位設定用トランジスタをさらに備えたことを特徴と
する昇圧回路。 - 【請求項２】前記初期電位設定用トランジスタがエンハ
ンスメント型Ｎチャネルトランジスタであることを特徴
とする請求項１記載の昇圧回路。 - 【請求項３】電源に一端が接続され且つ制御電極から昇
圧開始信号を入力する昇圧開始用トランジスタと、この
昇圧開始用トランジスタの他端にアノードが接続された
第１のダイオード手段と、この第１のダイオード手段の
カソードに一端が接続され且つ他端に印加されたクロッ
ク信号の電位を前記カソードの電位に加算する昇圧用容
量と、前記第１のダイオード手段のカソードにアノード
が接続され且つ前記出力点にカソードが接続された第２
のダイオード手段とを有する昇圧部を備えた昇圧回路に
おいて、 一端が前記出力点に接続され且つ他端が前記電源に接続
された初期電位設定用のデプレッション型トランジスタ
と、 前記昇圧開始信号が入力されたときに、前記デプレッシ
ョン型トランジスタを所定時間だけオンさせるための制
御パルス信号を、このデプレッション型トランジスタの
制御電極に供給するパルス生成回路と、 をさらに備えたことを特徴とする昇圧回路。 - 【請求項４】電源に一端が接続され且つ制御電極から昇
圧開始信号を入力する昇圧開始用トランジスタと、この
昇圧開始用トランジスタの他端にアノードが接続された
第１のダイオード手段と、この第１のダイオード手段の
カソードに一端が接続され且つ他端に印加されたクロッ
ク信号の電位を前記カソードの電位に加算する昇圧用容
量と、前記第１のダイオード手段のカソードにアノード
が接続され且つ前記出力点にカソードが接続された第２
のダイオード手段とを有する昇圧部を備えた昇圧回路に
おいて、 一端が前記電源に接続されたエンハンスメント型Ｐチャ
ネルトランジスタと、一端がこのエンハンスメント型Ｐ
チャネルトランジスタの他端に接続され且つ他端が前記
出力点に接続されたエンハンスメント型Ｎチャネルトラ
ンジスタとを備えた初期電位設定用トランジスタ回路
と、 前記昇圧開始信号が入力されたときに、前記エンハンス
メント型Ｐチャネルトランジスタおよび前記エンハンス
メント型Ｎチャネルトランジスタを所定時間だけオンさ
せるための制御パルス信号を、このエンハンスメント型
Ｐチャネルトランジスタの制御電極およびこのエンハン
スメント型Ｎチャネルトランジスタの制御電極に供給す
るパルス生成回路と、 をさらに備えたことを特徴とする昇圧回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22940288A JPH077912B2 (ja) | 1988-09-13 | 1988-09-13 | 昇圧回路 |
| US07/406,092 US5138190A (en) | 1988-09-13 | 1989-09-12 | Charge pump circuit |
| KR1019890013282A KR920011048B1 (ko) | 1988-09-13 | 1989-09-12 | 승압회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22940288A JPH077912B2 (ja) | 1988-09-13 | 1988-09-13 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02209763A JPH02209763A (ja) | 1990-08-21 |
| JPH077912B2 true JPH077912B2 (ja) | 1995-01-30 |
Family
ID=16891648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22940288A Expired - Lifetime JPH077912B2 (ja) | 1988-09-13 | 1988-09-13 | 昇圧回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5138190A (ja) |
| JP (1) | JPH077912B2 (ja) |
| KR (1) | KR920011048B1 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920006991A (ko) * | 1990-09-25 | 1992-04-28 | 김광호 | 반도체메모리 장치의 고전압발생회로 |
| KR930001236A (ko) * | 1991-06-17 | 1993-01-16 | 김광호 | 전원전압 변동에 둔감한 특성을 갖는 기판 전압 레벨 감지회로 |
| US5303190A (en) * | 1992-10-27 | 1994-04-12 | Motorola, Inc. | Static random access memory resistant to soft error |
| US5365121A (en) * | 1993-03-08 | 1994-11-15 | Motorola Inc. | Charge pump with controlled ramp rate |
| US5381051A (en) * | 1993-03-08 | 1995-01-10 | Motorola Inc. | High voltage charge pump |
| US5394027A (en) * | 1993-11-01 | 1995-02-28 | Motorola, Inc. | High voltage charge pump and related circuitry |
| FR2716758B1 (fr) * | 1994-02-28 | 1996-05-31 | Sgs Thomson Microelectronics | Circuit de polarisation pour transistor dans une cellule de mémorisation. |
| JP3080830B2 (ja) * | 1994-02-28 | 2000-08-28 | 株式会社東芝 | 半導体集積回路 |
| CN1126112C (zh) * | 1994-11-29 | 2003-10-29 | 三菱电机株式会社 | 产生正负高压的电源输出电位复位电路 |
| US6023187A (en) * | 1997-12-23 | 2000-02-08 | Mitsubishi Semiconductor America, Inc. | Voltage pump for integrated circuit and operating method thereof |
| KR100293449B1 (ko) * | 1998-05-04 | 2001-07-12 | 김영환 | 고전압발생회로 |
| JP3293577B2 (ja) * | 1998-12-15 | 2002-06-17 | 日本電気株式会社 | チャージポンプ回路、昇圧回路及び半導体記憶装置 |
| JP2001344970A (ja) | 2000-06-06 | 2001-12-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| US6788578B1 (en) | 2003-01-27 | 2004-09-07 | Turbo Ic, Inc. | Charge pump for conductive lines in programmable memory array |
| US7719343B2 (en) | 2003-09-08 | 2010-05-18 | Peregrine Semiconductor Corporation | Low noise charge pump method and apparatus |
| WO2006002347A1 (en) | 2004-06-23 | 2006-01-05 | Peregrine Semiconductor Corporation | Integrated rf front end |
| US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| US7960772B2 (en) | 2007-04-26 | 2011-06-14 | Peregrine Semiconductor Corporation | Tuning capacitance to enhance FET stack voltage withstand |
| US9660590B2 (en) | 2008-07-18 | 2017-05-23 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| EP2421132A2 (en) * | 2008-07-18 | 2012-02-22 | Peregrine Semiconductor Corporation | Charge pump with a plurality of transfer control switches |
| US9413362B2 (en) | 2011-01-18 | 2016-08-09 | Peregrine Semiconductor Corporation | Differential charge pump |
| US8686787B2 (en) | 2011-05-11 | 2014-04-01 | Peregrine Semiconductor Corporation | High voltage ring pump with inverter stages and voltage boosting stages |
| US20150236748A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Devices and Methods for Duplexer Loss Reduction |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4374357A (en) * | 1981-07-27 | 1983-02-15 | Motorola, Inc. | Switched capacitor precision current source |
| US4638182A (en) * | 1984-07-11 | 1987-01-20 | Texas Instruments Incorporated | High-level CMOS driver circuit |
| US4631421A (en) * | 1984-08-14 | 1986-12-23 | Texas Instruments | CMOS substrate bias generator |
| US4689495A (en) * | 1985-06-17 | 1987-08-25 | Advanced Micro Devices, Inc. | CMOS high voltage switch |
| JPH0683037B2 (ja) * | 1987-02-26 | 1994-10-19 | 日本電気株式会社 | 昇圧回路 |
| US4916334A (en) * | 1987-07-29 | 1990-04-10 | Kabushiki Kaisha Toshiba | High voltage booster circuit for use in EEPROMs |
-
1988
- 1988-09-13 JP JP22940288A patent/JPH077912B2/ja not_active Expired - Lifetime
-
1989
- 1989-09-12 US US07/406,092 patent/US5138190A/en not_active Expired - Lifetime
- 1989-09-12 KR KR1019890013282A patent/KR920011048B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR900005464A (ko) | 1990-04-14 |
| KR920011048B1 (ko) | 1992-12-26 |
| JPH02209763A (ja) | 1990-08-21 |
| US5138190A (en) | 1992-08-11 |
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