JP3080830B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Mathematical Physics (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特にＭＯＳ型入力回路部に関する。
り、特にＭＯＳ型入力回路部に関する。
【０００２】
【従来の技術】従来のＭＯＳ型集積回路の入力回路部
は、図６に示すように、信号入力端子（例えばボンディ
ングパッド）１１に入力ゲート回路（例えばＣＭＯＳイ
ンバータ回路）５１の入力ノードが接続され、この入力
ノードに入力保護素子が接続されている。上記入力保護
素子は、ソース・ゲート相互が接続されたＰＭＯＳトラ
ンジスタ５２が電源電位（Ｖcc）ノードと上記信号入力
端子１１との間に接続され、ゲート・ソース相互が接続
されたＮＭＯＳトランジスタ５３が上記信号入力端子１
１と接地電位（Ｖss）ノードとの間に接続されてなる。
は、図６に示すように、信号入力端子（例えばボンディ
ングパッド）１１に入力ゲート回路（例えばＣＭＯＳイ
ンバータ回路）５１の入力ノードが接続され、この入力
ノードに入力保護素子が接続されている。上記入力保護
素子は、ソース・ゲート相互が接続されたＰＭＯＳトラ
ンジスタ５２が電源電位（Ｖcc）ノードと上記信号入力
端子１１との間に接続され、ゲート・ソース相互が接続
されたＮＭＯＳトランジスタ５３が上記信号入力端子１
１と接地電位（Ｖss）ノードとの間に接続されてなる。
【０００３】上記入力回路部においては、入力保護用の
ＰＭＯＳトランジスタ５２のドレイン・基板領域間のＰ
Ｎ接合の順方向電圧をＶf で表わすと、入力端子１１に
電源電位Ｖcc（例えば５Ｖ）よりＶf 以上高い電圧が入
力された場合、（Ｖcc＋Ｖf）に制限された入力電位が
ＣＭＯＳインバータ回路５１のＰＭＯＳトランジスタＰ
１およびＮＭＯＳトランジスタＮ１の各ゲートに入力す
る。この時、ＣＭＯＳインバータ回路５１のＰＭＯＳト
ランジスタＰ１のゲート・ソース間の電位差はＶf であ
るのに対して、ＣＭＯＳインバータ回路５１のＮＭＯＳ
トランジスタＮ１のゲート・ソース間には入力電位がそ
のまま印加され、ゲート・ソース間の電位差は（Ｖcc＋
Ｖf ）である。
ＰＭＯＳトランジスタ５２のドレイン・基板領域間のＰ
Ｎ接合の順方向電圧をＶf で表わすと、入力端子１１に
電源電位Ｖcc（例えば５Ｖ）よりＶf 以上高い電圧が入
力された場合、（Ｖcc＋Ｖf）に制限された入力電位が
ＣＭＯＳインバータ回路５１のＰＭＯＳトランジスタＰ
１およびＮＭＯＳトランジスタＮ１の各ゲートに入力す
る。この時、ＣＭＯＳインバータ回路５１のＰＭＯＳト
ランジスタＰ１のゲート・ソース間の電位差はＶf であ
るのに対して、ＣＭＯＳインバータ回路５１のＮＭＯＳ
トランジスタＮ１のゲート・ソース間には入力電位がそ
のまま印加され、ゲート・ソース間の電位差は（Ｖcc＋
Ｖf ）である。
【０００４】ところで、集積回路の使用に際して、高電
圧が入力端子１１に長時間にわたり印加される場合があ
るが、高電圧（例えば１２Ｖ）のストレスを集積回路に
印加して行う信頼性試験は、拡散層での熱破壊を同時に
熱ストレスを印加して行うバーイン試験およびＤＡＴの
熱加速による長時間信頼性評価項目に対してのみ保証す
るものであり、高電圧入力時における入力保護用ＭＯＳ
トランジスタ５２の電流による接合部の熱破壊を保証し
ようとするものである。
圧が入力端子１１に長時間にわたり印加される場合があ
るが、高電圧（例えば１２Ｖ）のストレスを集積回路に
印加して行う信頼性試験は、拡散層での熱破壊を同時に
熱ストレスを印加して行うバーイン試験およびＤＡＴの
熱加速による長時間信頼性評価項目に対してのみ保証す
るものであり、高電圧入力時における入力保護用ＭＯＳ
トランジスタ５２の電流による接合部の熱破壊を保証し
ようとするものである。
【０００５】これに対して、入力ゲート回路のＮＭＯＳ
トランジスタＮ１のゲート酸化膜に高電圧が印加された
場合におけるソース・ゲート間の長時間信頼性は、現段
階の熱加速では保証されていない。
トランジスタＮ１のゲート酸化膜に高電圧が印加された
場合におけるソース・ゲート間の長時間信頼性は、現段
階の熱加速では保証されていない。
【０００６】しかし、ゲート酸化膜の破壊は、ＭＯＳト
ランジスタのゲート材（例えば多結晶シリコン）とゲー
ト・チャネル部の電荷に依存する。電荷の集中箇所は、
同一半導体ウェハ上においても位置によって異なり、そ
の傾向が不明であり、電荷集中の対策は皆無である。し
かも、熱加速などによる５年、１０年といった長期間の
信頼性を保証する技術レベルは、回路技術面、プロセス
技術面のいずれにおいても実現されていない。
ランジスタのゲート材（例えば多結晶シリコン）とゲー
ト・チャネル部の電荷に依存する。電荷の集中箇所は、
同一半導体ウェハ上においても位置によって異なり、そ
の傾向が不明であり、電荷集中の対策は皆無である。し
かも、熱加速などによる５年、１０年といった長期間の
信頼性を保証する技術レベルは、回路技術面、プロセス
技術面のいずれにおいても実現されていない。
【０００７】
【発明が解決しようとする課題】上記したように従来の
半導体集積回路は、入力端子に高電圧が長時間にわたり
印加された場合における入力ゲート回路のＮＭＯＳトラ
ンジスタのゲート酸化膜の破壊が保証されていないとい
う問題があった。
半導体集積回路は、入力端子に高電圧が長時間にわたり
印加された場合における入力ゲート回路のＮＭＯＳトラ
ンジスタのゲート酸化膜の破壊が保証されていないとい
う問題があった。
【０００８】本発明は上記の問題点を解決すべくなされ
たもので、入力端子に高電圧が長時間にわたり印加され
た場合における入力ゲート回路のゲート酸化膜の破壊を
防止し得る入力回路部を有する半導体集積回路を提供す
ることを目的とする。
たもので、入力端子に高電圧が長時間にわたり印加され
た場合における入力ゲート回路のゲート酸化膜の破壊を
防止し得る入力回路部を有する半導体集積回路を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、信号入力端子と、この信号入力端子にゲートが接続
され、ソースが電源電位ノードに接続された入力用ＰＭ
ＯＳトランジスタと、ドレインが上記入力用ＰＭＯＳト
ランジスタのドレインに接続され、ソースが接地電位ノ
ードに接続され、ゲートが電源電位ノードに接続された
ＮＭＯＳトランジスタと、上記入力用ＰＭＯＳトランジ
スタ及び上記ＮＭＯＳトランジスタのドレイン共通接続
点に接続された内部回路と、電源電位ノードと上記信号
入力端子との間に接続された第１の入力保護素子と、上
記信号入力端子と接地電位ノードとの間に接続された第
２の入力保護素子とを具備することを特徴としている。
は、信号入力端子と、この信号入力端子にゲートが接続
され、ソースが電源電位ノードに接続された入力用ＰＭ
ＯＳトランジスタと、ドレインが上記入力用ＰＭＯＳト
ランジスタのドレインに接続され、ソースが接地電位ノ
ードに接続され、ゲートが電源電位ノードに接続された
ＮＭＯＳトランジスタと、上記入力用ＰＭＯＳトランジ
スタ及び上記ＮＭＯＳトランジスタのドレイン共通接続
点に接続された内部回路と、電源電位ノードと上記信号
入力端子との間に接続された第１の入力保護素子と、上
記信号入力端子と接地電位ノードとの間に接続された第
２の入力保護素子とを具備することを特徴としている。
【００１０】
【作用】信号入力端子に印加される入力電圧を入力用Ｐ
ＭＯＳトランジスタで受けてから内部回路に伝達する
際、入力電圧の上限は、入力保護用ＰＭＯＳトランジス
タにより電源電位Ｖcc＋ＰＮ接合の順方向電圧Ｖf に制
限される。
ＭＯＳトランジスタで受けてから内部回路に伝達する
際、入力電圧の上限は、入力保護用ＰＭＯＳトランジス
タにより電源電位Ｖcc＋ＰＮ接合の順方向電圧Ｖf に制
限される。
【００１１】従って、入力用ＰＭＯＳトランジスタのゲ
ート・ソース間の電位差はＶf のみとなり、入力端子に
高電圧が長時間にわたり印加された場合においても、ゲ
ート酸化膜の破壊を防止でき、信頼性を保証することが
可能になる。この場合、第１のＮＭＯＳトランジスタ
は、そのゲートに上記高電圧が印加されないので、ゲー
ト酸化膜が破壊されるおそれはない。
ート・ソース間の電位差はＶf のみとなり、入力端子に
高電圧が長時間にわたり印加された場合においても、ゲ
ート酸化膜の破壊を防止でき、信頼性を保証することが
可能になる。この場合、第１のＮＭＯＳトランジスタ
は、そのゲートに上記高電圧が印加されないので、ゲー
ト酸化膜が破壊されるおそれはない。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るＭＯＳ
型集積回路の入力回路部の基本構成の一例を示してい
る。
に説明する。図１は、本発明の第１実施例に係るＭＯＳ
型集積回路の入力回路部の基本構成の一例を示してい
る。
【００１３】この入力回路部において、１１は信号入力
端子（例えばボンディングパッド）、Ｐ１は上記信号入
力端子にゲートが接続され、ソースがＶccノードに接続
された入力用の第１のＰＭＯＳトランジスタ、Ｎ１は上
記第１のＰＭＯＳトランジスタＰ１のドレインとＶssノ
ードとの間に接続され、ゲートがＶccノードに接続され
た第１のＮＭＯＳトランジスタ、１２は上記第１のＰＭ
ＯＳトランジスタＰ１のドレインに接続された内部回路
（例えばＣＭＯＳインバータ回路）、Ｐ２はＶccノード
と上記信号入力端子１１との間に接続され、ソース・ゲ
ート相互が接続された入力保護用の第２のＰＭＯＳトラ
ンジスタ、Ｎ２は上記信号入力端子１１とＶssノードと
の間に接続され、ゲート・ソース相互が接続された入力
保護用の第２のＮＭＯＳトランジスタである。
端子（例えばボンディングパッド）、Ｐ１は上記信号入
力端子にゲートが接続され、ソースがＶccノードに接続
された入力用の第１のＰＭＯＳトランジスタ、Ｎ１は上
記第１のＰＭＯＳトランジスタＰ１のドレインとＶssノ
ードとの間に接続され、ゲートがＶccノードに接続され
た第１のＮＭＯＳトランジスタ、１２は上記第１のＰＭ
ＯＳトランジスタＰ１のドレインに接続された内部回路
（例えばＣＭＯＳインバータ回路）、Ｐ２はＶccノード
と上記信号入力端子１１との間に接続され、ソース・ゲ
ート相互が接続された入力保護用の第２のＰＭＯＳトラ
ンジスタ、Ｎ２は上記信号入力端子１１とＶssノードと
の間に接続され、ゲート・ソース相互が接続された入力
保護用の第２のＮＭＯＳトランジスタである。
【００１４】上記構成の入力回路部においては、信号入
力端子１１に印加される入力電圧を入力用ＰＭＯＳトラ
ンジスタＰ１で受けてから内部回路１２に伝達する。こ
の際、入力端子１１に接地電位Ｖssが入力された場合、
入力用のＰＭＯＳトランジスタＰ１はオン状態になり、
Ｖccノードの電位が入力用のＰＭＯＳトランジスタＰ１
を経て内部回路に伝達される。
力端子１１に印加される入力電圧を入力用ＰＭＯＳトラ
ンジスタＰ１で受けてから内部回路１２に伝達する。こ
の際、入力端子１１に接地電位Ｖssが入力された場合、
入力用のＰＭＯＳトランジスタＰ１はオン状態になり、
Ｖccノードの電位が入力用のＰＭＯＳトランジスタＰ１
を経て内部回路に伝達される。
【００１５】これに対して、入力端子１１に電源電位Ｖ
ccが入力された場合、入力用のＰＭＯＳトランジスタＰ
１はオフ状態になり、この時、ＮＭＯＳトランジスタＮ
１はオン状態であるので、Ｖssノードの電位がＮＭＯＳ
トランジスタＮ１を経て内部回路１２に伝達される。
ccが入力された場合、入力用のＰＭＯＳトランジスタＰ
１はオフ状態になり、この時、ＮＭＯＳトランジスタＮ
１はオン状態であるので、Ｖssノードの電位がＮＭＯＳ
トランジスタＮ１を経て内部回路１２に伝達される。
【００１６】一方、入力保護用のＰＭＯＳトランジスタ
Ｐ１のドレイン・基板領域間のＰＮ接合の順方向電圧を
Ｖf で表わすと、入力端子１１に電源電位Ｖcc（例えば
５Ｖ）よりＶf 以上高い電圧が入力された場合、（Ｖcc
＋Ｖf ）に制限された入力電位が入力用のＰＭＯＳトラ
ンジスタＰ１のゲートに入力する。この時、入力用のＰ
ＭＯＳトランジスタＰ１は、ゲート・ソース間の電位差
がＶf であるのでオフ状態であり、ＮＭＯＳトランジス
タＮ１はオン状態である。
Ｐ１のドレイン・基板領域間のＰＮ接合の順方向電圧を
Ｖf で表わすと、入力端子１１に電源電位Ｖcc（例えば
５Ｖ）よりＶf 以上高い電圧が入力された場合、（Ｖcc
＋Ｖf ）に制限された入力電位が入力用のＰＭＯＳトラ
ンジスタＰ１のゲートに入力する。この時、入力用のＰ
ＭＯＳトランジスタＰ１は、ゲート・ソース間の電位差
がＶf であるのでオフ状態であり、ＮＭＯＳトランジス
タＮ１はオン状態である。
【００１７】即ち、上記実施例の入力回路部によれば、
入力電圧の上限は、入力保護用ＰＭＯＳトランジスタＰ
１によりＶcc＋Ｖf に制限される。従って、入力用ＰＭ
ＯＳトランジスタＰ１のゲート・ソース間の電位差はＶ
f のみとなり、入力端子１１に高電圧が長時間にわたり
印加された場合においても、ゲート酸化膜の熱破壊を防
止でき、信頼性を保証することが可能になる。この場
合、ＮＭＯＳトランジスタＮ１は、そのゲートに上記高
電圧が印加されないので、ゲート酸化膜が破壊されるお
それはない。
入力電圧の上限は、入力保護用ＰＭＯＳトランジスタＰ
１によりＶcc＋Ｖf に制限される。従って、入力用ＰＭ
ＯＳトランジスタＰ１のゲート・ソース間の電位差はＶ
f のみとなり、入力端子１１に高電圧が長時間にわたり
印加された場合においても、ゲート酸化膜の熱破壊を防
止でき、信頼性を保証することが可能になる。この場
合、ＮＭＯＳトランジスタＮ１は、そのゲートに上記高
電圧が印加されないので、ゲート酸化膜が破壊されるお
それはない。
【００１８】なお、図１の回路において、入力用のＰＭ
ＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の相
互コンダクタンスｇｍを通常のＣＭＯＳインバータ回路
と同様の特性を持つように設定した場合、入力用のＰＭ
ＯＳトランジスタＰ１のゲートに（Ｖcc＋Ｖf ）に制限
された入力電位が入力した時に、次のような不具合が生
じる。即ち、この時、ＮＭＯＳトランジスタＮ１はオン
状態であり、このＮＭＯＳトランジスタＮ１のドレイン
がＶss電位になっているので、入力端子１１と上記ＮＭ
ＯＳトランジスタＮ１のドレインとの間（つまり、入力
用のＰＭＯＳトランジスタＰ１のゲート・ドレイン間に
（Ｖcc＋Ｖf ）の電位差が生じることになり、好ましく
ない。
ＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の相
互コンダクタンスｇｍを通常のＣＭＯＳインバータ回路
と同様の特性を持つように設定した場合、入力用のＰＭ
ＯＳトランジスタＰ１のゲートに（Ｖcc＋Ｖf ）に制限
された入力電位が入力した時に、次のような不具合が生
じる。即ち、この時、ＮＭＯＳトランジスタＮ１はオン
状態であり、このＮＭＯＳトランジスタＮ１のドレイン
がＶss電位になっているので、入力端子１１と上記ＮＭ
ＯＳトランジスタＮ１のドレインとの間（つまり、入力
用のＰＭＯＳトランジスタＰ１のゲート・ドレイン間に
（Ｖcc＋Ｖf ）の電位差が生じることになり、好ましく
ない。
【００１９】図２は、上記したような不具合を避けるよ
うに工夫された入力回路部の実施例を示している。この
入力回路部は、図１の入力回路部に対して、ゲート・ド
レイン相互が接続された入力電位シフト用の第３のＰＭ
ＯＳトランジスタＰ３を入力用のＰＭＯＳトランジスタ
Ｐ１のドレインとＮＭＯＳトランジスタＮ１のドレイン
との間に挿入すると共に、Ｖccノードと入力用のＰＭＯ
ＳトランジスタＰ１のドレインとの間に第４のＰＭＯＳ
トランジスタＰ４を付加接続し、そのゲートを前記ＮＭ
ＯＳトランジスタＮ１のドレインに接続したものであ
る。
うに工夫された入力回路部の実施例を示している。この
入力回路部は、図１の入力回路部に対して、ゲート・ド
レイン相互が接続された入力電位シフト用の第３のＰＭ
ＯＳトランジスタＰ３を入力用のＰＭＯＳトランジスタ
Ｐ１のドレインとＮＭＯＳトランジスタＮ１のドレイン
との間に挿入すると共に、Ｖccノードと入力用のＰＭＯ
ＳトランジスタＰ１のドレインとの間に第４のＰＭＯＳ
トランジスタＰ４を付加接続し、そのゲートを前記ＮＭ
ＯＳトランジスタＮ１のドレインに接続したものであ
る。
【００２０】この入力回路部においては、入力用のＰＭ
ＯＳトランジスタＰ１のゲートに（Ｖcc＋Ｖf ）に制限
された入力電位が入力した時に、入力用のＰＭＯＳトラ
ンジスタＰ１はオフ状態、ＮＭＯＳトランジスタＮ１は
オン状態になると、このＮＭＯＳトランジスタＮ１のド
レインのＶss電位がゲートに入力する第４のＰＭＯＳト
ランジスタＰ４および入力電位シフト用の第３のＰＭＯ
ＳトランジスタＰ３に電流が流れ、上記入力電位シフト
用の第３のＰＭＯＳトランジスタの閾値分だけ入力用の
ＰＭＯＳトランジスタＰ１のドレインの電位が上昇し、
入力用のＰＭＯＳトランジスタＰ１のゲート・ドレイン
間の電位差はＶccに減少する。
ＯＳトランジスタＰ１のゲートに（Ｖcc＋Ｖf ）に制限
された入力電位が入力した時に、入力用のＰＭＯＳトラ
ンジスタＰ１はオフ状態、ＮＭＯＳトランジスタＮ１は
オン状態になると、このＮＭＯＳトランジスタＮ１のド
レインのＶss電位がゲートに入力する第４のＰＭＯＳト
ランジスタＰ４および入力電位シフト用の第３のＰＭＯ
ＳトランジスタＰ３に電流が流れ、上記入力電位シフト
用の第３のＰＭＯＳトランジスタの閾値分だけ入力用の
ＰＭＯＳトランジスタＰ１のドレインの電位が上昇し、
入力用のＰＭＯＳトランジスタＰ１のゲート・ドレイン
間の電位差はＶccに減少する。
【００２１】但し、上記入力回路部において、第４のＰ
ＭＯＳトランジスタＰ４は、それに流れる電流を抑制す
るためにｇｍを極力小さく設定し、入力用のＰＭＯＳト
ランジスタＰ４、入力電位シフト用の第３のＰＭＯＳト
ランジスタＰ３およびＮＭＯＳトランジスタＮ１のｇｍ
を通常のＣＭＯＳインバータ回路と同様の特性を持つよ
うに設定しておく必要がある。
ＭＯＳトランジスタＰ４は、それに流れる電流を抑制す
るためにｇｍを極力小さく設定し、入力用のＰＭＯＳト
ランジスタＰ４、入力電位シフト用の第３のＰＭＯＳト
ランジスタＰ３およびＮＭＯＳトランジスタＮ１のｇｍ
を通常のＣＭＯＳインバータ回路と同様の特性を持つよ
うに設定しておく必要がある。
【００２２】図３は、図２に示した入力回路部の変形例
に係るイネーブル制御機能が付加された入力回路部を示
している。この入力回路部は、図２の入力回路部に対し
て、ＮＭＯＳトランジスタＮ１のソースとＶssノードと
の間にイネーブル制御用の第３のＮＭＯＳトランジスタ
Ｎ３を付加接続してそのゲートにイネーブル制御信号を
印加し、Ｖccノードと入力用のＰＭＯＳトランジスタＰ
１のドレインとの間にイネーブル制御用の第５のＰＭＯ
ＳトランジスタＰ５を付加接続してそのゲートに上記イ
ネーブル制御信号を印加するようにしたものである。
に係るイネーブル制御機能が付加された入力回路部を示
している。この入力回路部は、図２の入力回路部に対し
て、ＮＭＯＳトランジスタＮ１のソースとＶssノードと
の間にイネーブル制御用の第３のＮＭＯＳトランジスタ
Ｎ３を付加接続してそのゲートにイネーブル制御信号を
印加し、Ｖccノードと入力用のＰＭＯＳトランジスタＰ
１のドレインとの間にイネーブル制御用の第５のＰＭＯ
ＳトランジスタＰ５を付加接続してそのゲートに上記イ
ネーブル制御信号を印加するようにしたものである。
【００２３】この入力回路部においては、イネーブル制
御信号ENABLEが“Ｈ”レベルの時には、イネーブル制御
用のＮＭＯＳトランジスタＮ３およびＰＭＯＳトランジ
スタＰ５が対応してオン状態、オフ状態になり、図２に
示した入力回路部と同様の動作が行われる。これに対し
て、イネーブル制御信号ENABLEが“Ｌ”レベルの時に
は、イネーブル制御用のＮＭＯＳトランジスタＮ３およ
びＰＭＯＳトランジスタＰ５が対応してオフ状態、オン
状態になり、ＮＭＯＳトランジスタＮ１のドレイン電位
をプルアップする。
御信号ENABLEが“Ｈ”レベルの時には、イネーブル制御
用のＮＭＯＳトランジスタＮ３およびＰＭＯＳトランジ
スタＰ５が対応してオン状態、オフ状態になり、図２に
示した入力回路部と同様の動作が行われる。これに対し
て、イネーブル制御信号ENABLEが“Ｌ”レベルの時に
は、イネーブル制御用のＮＭＯＳトランジスタＮ３およ
びＰＭＯＳトランジスタＰ５が対応してオフ状態、オン
状態になり、ＮＭＯＳトランジスタＮ１のドレイン電位
をプルアップする。
【００２４】図４は、図２に示した入力回路部の変形例
に係るシュミット型入力回路部を示している。この入力
回路部は、図２の入力回路部に対して、ＶccノードとＮ
ＭＯＳトランジスタＮ１のドレインとの間に第４のＮＭ
ＯＳトランジスタＮ４を付加接続し、そのゲートに内部
回路１２から前記ＮＭＯＳトランジスタＮ１のドレイン
とは論理レベルが逆の制御信号を印加するようにしたも
のである。
に係るシュミット型入力回路部を示している。この入力
回路部は、図２の入力回路部に対して、ＶccノードとＮ
ＭＯＳトランジスタＮ１のドレインとの間に第４のＮＭ
ＯＳトランジスタＮ４を付加接続し、そのゲートに内部
回路１２から前記ＮＭＯＳトランジスタＮ１のドレイン
とは論理レベルが逆の制御信号を印加するようにしたも
のである。
【００２５】なお、上記各実施例において、電源ノード
と信号入力端子１１との間に接続された第１の入力保護
素子としてソース・ゲート相互が接続されたＰＭＯＳト
ランジスタＰ２を用い、信号入力端子１１と接地ノード
との間に接続された第２の入力保護素子としてゲート・
ソース相互が接続された入力保護用の第２のＮＭＯＳト
ランジスタＮ２を用いたが、図５に示すように変更して
もよい。
と信号入力端子１１との間に接続された第１の入力保護
素子としてソース・ゲート相互が接続されたＰＭＯＳト
ランジスタＰ２を用い、信号入力端子１１と接地ノード
との間に接続された第２の入力保護素子としてゲート・
ソース相互が接続された入力保護用の第２のＮＭＯＳト
ランジスタＮ２を用いたが、図５に示すように変更して
もよい。
【００２６】即ち、第１の入力保護素子として、前記信
号入力端子１１にアノード側が向くようにダイオードＤ
１を接続し、第２の入力保護素子として、前記信号入力
端子１１にカソード側が向くようにダイオードＤ２を接
続してもよい。
号入力端子１１にアノード側が向くようにダイオードＤ
１を接続し、第２の入力保護素子として、前記信号入力
端子１１にカソード側が向くようにダイオードＤ２を接
続してもよい。
【００２７】
【発明の効果】上述したように本発明によれば、半導体
集積回路の入力端子に高電圧が長時間にわたり印加され
た場合でも入力ゲート回路のゲート酸化膜の破壊を防止
し得る入力回路部を実現することができる。
集積回路の入力端子に高電圧が長時間にわたり印加され
た場合でも入力ゲート回路のゲート酸化膜の破壊を防止
し得る入力回路部を実現することができる。
【図１】本発明の第１実施例に係るＭＯＳ型集積回路の
入力回路部の基本構成の一例を示す回路図。
入力回路部の基本構成の一例を示す回路図。
【図２】図１の入力回路部の一実施例を示す回路図。
【図３】図２の入力回路部の変形例に係るイネーブル制
御機能を有する入力回路部を示す回路図。
御機能を有する入力回路部を示す回路図。
【図４】図２の入力回路部の他の変形例に係るシュミッ
ト型入力回路部を示す回路図。
ト型入力回路部を示す回路図。
【図５】図２の入力回路部のさらに他の変形例を示す回
路図。
路図。
【図６】従来のＭＯＳ型集積回路の入力回路部を示す回
路図。
路図。
１１…信号入力端子、１２…内部回路、Ｐ１…入力用Ｐ
ＭＯＳトランジスタ、Ｐ２…入力保護用ＰＭＯＳトラン
ジスタ、Ｎ１…ＮＭＯＳトランジスタ、Ｎ２…入力保護
用ＮＭＯＳトランジスタ、Ｐ３…レベルシフト用ＰＭＯ
Ｓトランジスタ、Ｐ４…ＰＭＯＳトランジスタ、Ｄ１、
Ｄ２…ダイオード。
ＭＯＳトランジスタ、Ｐ２…入力保護用ＰＭＯＳトラン
ジスタ、Ｎ１…ＮＭＯＳトランジスタ、Ｎ２…入力保護
用ＮＭＯＳトランジスタ、Ｐ３…レベルシフト用ＰＭＯ
Ｓトランジスタ、Ｐ４…ＰＭＯＳトランジスタ、Ｄ１、
Ｄ２…ダイオード。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉田 一弘 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平５−75433（ＪＰ，Ａ) 特開 昭59−198027（ＪＰ，Ａ) 特開 昭62−179218（ＪＰ，Ａ) 特開 平６−53809（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/003 H03K 19/094
Claims (4)
- 【請求項１】 信号入力端子と、 この信号入力端子にゲートが接続され、ソースが電源電
位ノードに接続された入力用ＰＭＯＳトランジスタと、ドレインが上記 入力用ＰＭＯＳトランジスタのドレイン
に接続され、ソースが接地電位ノードに接続され、ゲー
トが電源電位ノードに接続されたＮＭＯＳトランジスタ
と、 上記入力用ＰＭＯＳトランジスタ及び上記ＮＭＯＳトラ
ンジスタのドレイン共通接続点に接続された内部回路
と、 電源電位ノードと上記信号入力端子との間に接続された
第１の入力保護素子と、 上記信号入力端子と接地電位ノードとの間に接続された
第２の入力保護素子とを具備することを特徴とする半導
体集積回路。 - 【請求項２】 信号入力端子と、 この信号入力端子にゲートが接続され、ソースが電源電
位ノードに接続された入力用の第１のＰＭＯＳトランジ
スタと、 ソースが上記第１のＰＭＯＳトランジスタのドレインに
接続された入力電位シフト用の第２のＰＭＯＳトランジ
スタと、 ドレインが上記第２のＰＭＯＳトランジスタのドレイン
及びゲートに接続され、ソースが接地電位ノードに接続
され、ゲートが電源電位ノードに接続されたＮＭＯＳト
ランジスタと、 ソースが電源電位ノードに接続され、ドレインが上記第
１のＰＭＯＳトランジスタのドレインに接続され、ゲー
トが上記ＮＭＯＳトランジスタのドレインに接続された
第３のＰＭＯＳトランジスタと、 上記ＮＭＯＳトランジスタのドレインに接続された内部
回路と、 電源電位ノードと上記信号入力端子との間に接続された
第１の入力保護素子と、 上記信号入力端子と接地電位ノードとの間に接続された
第２の入力保護素子 とを具備することを特徴とする半導
体集積回路。 - 【請求項３】 信号入力端子と、 この信号入力端子にゲートが接続され、ソースが電源電
位ノードに接続された入力用の第１のＰＭＯＳトランジ
スタと、 ソースが上記第１のＰＭＯＳトランジスタのドレインに
接続された入力電位シフト用の第２のＰＭＯＳトランジ
スタと、 ドレインが上記第２のＰＭＯＳトランジスタのドレイン
及びゲートに接続され、ゲートが電源電位ノードに接続
された第１のＮＭＯＳトランジスタと、 ドレインが上記第１のＮＭＯＳトランジスタのソースに
接続され、ソースが接地電位ノードに接続され、ゲート
にイネーブル制御信号が印加されるイネーブル制御用の
第２のＮＭＯＳトランジスタと、 ソースが電源電位ノードに接続され、ドレインが上記第
１のＰＭＯＳトランジスタのドレインに接続され、ゲー
トが上記第１のＮＭＯＳトランジスタのドレインに接続
された第３のＰＭＯＳトランジスタと、 ソースが電源電位ノードに接続され、ドレインが上記第
１のＮＭＯＳトランジスタのドレインに接続され、ゲー
トに上記イネーブル制御信号が印加されるイネーブル制
御用の第４のＰＭＯＳトランジスタと、 上記ＮＭＯＳトランジスタのドレインに接続された内部
回路と、 電源電位ノードと上記信号入力端子との間に接続された
第１の入力保護素子と、 上記信号入力端子と接地電位ノードとの間に接続された
第２の入力保護素子 とを具備することを特徴とする半導
体集積回路。 - 【請求項４】 信号入力端子と、 この信号入力端子にゲートが接続され、ソースが電源電
位ノードに接続された入力用の第１のＰＭＯＳトランジ
スタと、 ソースが上記第１のＰＭＯＳトランジスタのドレインに
接続された入力電位シフト用の第２のＰＭＯＳトランジ
スタと、 ドレインが上記第２のＰＭＯＳトランジスタのドレイン
及びゲートに接続され、ソースが接地電位ノードに接続
され、ゲートが電源電位ノードに接続された第１のＮＭ
ＯＳトランジスタと、 ソースが電源電位ノードに接続され、ドレインが上記第
１のＰＭＯＳトランジスタのドレインに接続され、ゲー
トが上記第１のＮＭＯＳトランジスタのドレインに接続
された第３のＰＭＯＳトランジスタと、 上記ＮＭＯＳトランジスタのドレインに接続された内部
回路と、 ドレインが電源電位ノードに接続され、ソースが上記第
１のＮＭＯＳトランジスタのドレインに接続され、ゲー
トに上記内部回路から上記第１のＮＭＯＳトランジスタ
のドレインとは論理レベルが逆の制御信号が供給される
第２のＮＭＯＳトランジスタと、 電源電位ノードと上記信号入力端子との間に接続された
第１の入力保護素子と、 上記信号入力端子と接地電位ノードとの間に接続された
第２の入力保護素子 とを具備することを特徴とする半導
体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06029194A JP3080830B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体集積回路 |
| US08/392,119 US5525933A (en) | 1994-02-28 | 1995-02-22 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06029194A JP3080830B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240678A JPH07240678A (ja) | 1995-09-12 |
| JP3080830B2 true JP3080830B2 (ja) | 2000-08-28 |
Family
ID=12269395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06029194A Expired - Fee Related JP3080830B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5525933A (ja) |
| JP (1) | JP3080830B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6104229A (en) | 1996-05-02 | 2000-08-15 | Integrated Device Technology, Inc. | High voltage tolerable input buffer and method for operating same |
| US5872464A (en) * | 1996-08-12 | 1999-02-16 | Cypress Semiconductor Corp. | Input buffer with stabilized trip points |
| US6278295B1 (en) | 1998-02-10 | 2001-08-21 | Cypress Semiconductor Corp. | Buffer with stable trip point |
| US6023176A (en) * | 1998-03-27 | 2000-02-08 | Cypress Semiconductor Corp. | Input buffer |
| FR2782581B1 (fr) * | 1998-08-18 | 2000-09-22 | St Microelectronics Sa | Dispositif de protection contre les decharges electrostatiques |
| US6351171B1 (en) * | 1998-10-26 | 2002-02-26 | Agilent Technologies, Inc. | Accelerated interconnect transmission via voltage clamping towards toggle point |
| JP3420967B2 (ja) | 1999-03-17 | 2003-06-30 | 株式会社 沖マイクロデザイン | 半導体集積回路 |
| JP3617425B2 (ja) | 2000-07-28 | 2005-02-02 | 株式会社デンソー | 半導体集積回路装置の入力インターフェイス回路 |
| US6798629B1 (en) | 2001-06-15 | 2004-09-28 | Integrated Device Technology, Inc. | Overvoltage protection circuits that utilize capacitively bootstrapped variable voltages |
| AUPS045702A0 (en) * | 2002-02-12 | 2002-03-07 | Fultech Pty Ltd | A protection device |
| JP4188074B2 (ja) * | 2002-12-19 | 2008-11-26 | 株式会社沖データ | ネットワーク経由パラメータ設定コンピュータ |
| US7088150B2 (en) * | 2003-12-05 | 2006-08-08 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Driver-side current clamping with non-persistent charge boost |
| US7057425B2 (en) * | 2004-05-25 | 2006-06-06 | Avago Technologies General Ip Pte. Ltd. | Propagation of a dynamic signal to a quasi-differential receiver biased by an ungrounded driver-side bias signal |
| US8035455B1 (en) | 2005-12-21 | 2011-10-11 | Cypress Semiconductor Corporation | Oscillator amplitude control network |
| US8564252B2 (en) * | 2006-11-10 | 2013-10-22 | Cypress Semiconductor Corporation | Boost buffer aid for reference buffer |
| US8035401B2 (en) * | 2007-04-18 | 2011-10-11 | Cypress Semiconductor Corporation | Self-calibrating driver for charging a capacitive load to a desired voltage |
| US8364870B2 (en) | 2010-09-30 | 2013-01-29 | Cypress Semiconductor Corporation | USB port connected to multiple USB compliant devices |
| US9667240B2 (en) | 2011-12-02 | 2017-05-30 | Cypress Semiconductor Corporation | Systems and methods for starting up analog circuits |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066049U (ja) * | 1983-10-12 | 1985-05-10 | 日本電気株式会社 | Ｃ−ｍｏｓ型電界効果トランジスタ |
| JPH077912B2 (ja) * | 1988-09-13 | 1995-01-30 | 株式会社東芝 | 昇圧回路 |
| JP2533213B2 (ja) * | 1990-02-13 | 1996-09-11 | 株式会社東芝 | 半導体集積回路 |
| JPH07105711B2 (ja) * | 1990-04-26 | 1995-11-13 | 株式会社東芝 | 入力回路 |
| US5247213A (en) * | 1990-05-08 | 1993-09-21 | Advanced Micro Devices, Inc. | Programmable sense amplifier power reduction |
| US5386153A (en) * | 1993-09-23 | 1995-01-31 | Cypress Semiconductor Corporation | Buffer with pseudo-ground hysteresis |
| US5432463A (en) * | 1993-10-15 | 1995-07-11 | Advanced Micro Devices, Inc. | High speed NOR gate with small output voltage swings |
| US5399960A (en) * | 1993-11-12 | 1995-03-21 | Cypress Semiconductor Corporation | Reference voltage generation method and apparatus |
-
1994
- 1994-02-28 JP JP06029194A patent/JP3080830B2/ja not_active Expired - Fee Related
-
1995
- 1995-02-22 US US08/392,119 patent/US5525933A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| US5525933A (en) | 1996-06-11 |
| JPH07240678A (ja) | 1995-09-12 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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