JP2533213B2

JP2533213B2 - 半導体集積回路

Info

Publication number: JP2533213B2
Application number: JP2029685A
Authority: JP
Inventors: 順一宮本; 伸朗大塚
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1990-02-13
Filing date: 1990-02-13
Publication date: 1996-09-11
Anticipated expiration: 2011-09-11
Also published as: KR910016005A; US5239207A; KR950007452B1; JPH03235297A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体集積回路、特に電源投入時に集積回
路内部の所定のノードを所望の電位に設定する回路に係
り、例えば半導体メモリにおけるリダンダンシー関係の
情報を格納するための不揮発性メモリセルが接続される
ノードの電位を設定するCMOS（相補性絶縁ゲート型）回
路に関する。

（従来の技術）第３図は、従来の半導体メモリに用いられているリダ
ンダンシーの置換アドレスをセットする回路を示してい
る。ここで、Vccは電源電位、Vssは接地電位、31はポリ
シリコンのヒューズ、32、33は容量、34、35はCMOSイン
バータ、36は上記CMOSインバータ34にクロスカップル接
続されたプルアップ用のＰチャネルMOSFET（電界効果ト
ランジスタ）、37は抵抗であり、この抵抗37と上記CMOS
インバータ34と上記プルアップ用トランジスタ36はラッ
チ回路38を形成している。

この第３図の回路においては、ヒューズ31を切断する
か否かをリダンダンシーの置換アドレス１ビット分のデ
ータ“1"、“0"に対応させている。もし、ヒューズ31が
接続されていれば、ラッチ回路38の入力ノードＡは低レ
ベル“L"であり、ラッチ回路38の出力ノードＢには高レ
ベル“H"が出る。逆に、ヒューズ31が切断されていれ
ば、メモリの電源投入時に、容量結合によってノードＡ
は“H"レベルにプリチャージされ、出力ノードＢは“L"
レベルにプリチャージされる。この状態は、電源が切断
されるまでラッチ回路38によって保持される。

このポリシリコンヒューズ方式の短所は、ヒューズ31
を切断するためのレーザー照射装置などが必要であるこ
とと、メモリのチップがパッケージに封入された後はリ
ダンダンシーの置き換えができない点にある。

この点を改良するために、第４図に示すように、不揮
発性メモリ素子（例えば紫外線消去・再書込み可能な読
み出し専用メモリ素子;EPROMセル41）を使ったリダンダ
ンシー回路がある。この第４図の回路では、EPROMセル4
1の記憶トランジスタ42の一端が接地電位Vssに接続さ
れ、選択トランジスタ43の他端が前述した第３図の回路
と同様のラッチ回路38の入力ノードＡに接続されてお
り、第３図の回路中と同一部分には同一符号を付してい
る。

しかし、この第４図の回路では、ノードＡの接地電位
Vssに対する寄生容量は、選択トランジスタ43のソース
とドレイン、および、記憶トランジスタ42のドレインで
あり、ノードＡには第３図のポリシリコンのヒューズ方
式の場合よりも非常に大きな容量が付いている。従っ
て、EPROMセル41が、消去された状態（オン状態）の場
合は、ノードＡは問題なく“L"レベルになる。しかし、
EPROMセル41が書き込まれてそのゲート閾値電圧Vthが高
くなった状態（オフ状態）でノードＡが“H"レベルにプ
リチャージされるためには、ノードＡと電源電位Vccと
の間に巨大な容量が必要となる。因みに、4MビットのEP
ROMを例にとると、１アドレスを記憶するには10ビット
必要であり、例えば８本のローアドレス用のリダンダン
シー回路を持つメモリでは、80個のEPROMセルにそれぞ
れ対応して80個の大面積キャパシタを持たねばならず、
これは殆んど不可能に近い。

この問題を解決するには、電源投入時にパルスを発生
する回路を付加し、このパレスによりノードＡをプリチ
ャージする方法があり、その回路例を第５図に示してい
る。この第５図の回路では、51はノードＡと電源電位Vc
cとの間に接続されたプリチャージ用のＰチャネルMOSト
ランジスタであり、このプリチャージ用トランジスタの
51のゲートには電源投入時パルス発生回路52の出力が供
給されるようになっており、第４図の回路中と同一部分
には同一符号を付している。

この第５図の回路の基本的な動作は、第４図の回路と
同様であるが、電源投入時パルス発生回路52において
は、電源投入時にフリップフロップ53の出力ノードＱの
レベルが電源の立ち上がりに追随するように立ち上が
り、このレベルが二段のインバータ54、55を経てインバ
ータ56に入力すると共に遅延回路57に入力する。そし
て、ある一定時間経過した後、遅延回路57の出力レベル
によりＮチャネルトランジスタ58がオンになり、前記ノ
ードＱが“L"レベルに戻され、この状態は電源がシャッ
トダウンするまで前記フリップフロップ53により維持さ
れる。従って、電源投入時に短期間“H"レベルになるパ
ルスが前記インバータ55から出力する。

この動作を第６図（ａ）、（ｂ）に示す。第６図
（ａ）に示すように電源の立ち上がりが速い場合は問題
ないが、第６図（ｂ）に示すように電源の立ち上がりが
遅い場合とか立ち上がりが一様でない場合には、前記イ
ンバータ55から十分な電圧のパルスが出切らないうちに
パルスが終わってしまい欠点がある。ノードＱの波形振
幅の絶対値は、プリチャージ用のＰチャネルトランジス
タ51のソース・ゲート間電圧に対応するため、最悪の場
合、上記プリチャージ用トランジスタ51がオンしないう
ちに電源投入時パルスが終了してしまう可能性もあり得
る。無論、遅延回路57の遅延時間を電源の立ち上がりよ
り十分に長くとれば問題ないが、遅延回路57の遅延を増
すためには一般的に多大なパターン面積の増加をともな
う上、仕様的にも電源の立ち上がりの最大値を規定する
ことは汎用メモリといては難しい。

（発明が解決しようとする課題）上記したように従来の半導体集積回路は、電源の立ち
上がりが遅い場合とか立ち上がりが一様でない場合に
は、電源投入時パルスの電圧が十分出切らないうちにパ
ルスが終わってしまい、集積回路内部の所定のノードを
所望の電位に設定することができないという問題があ
る。

本発明は、上記問題点を解決すべくなされたもので、
その目的は、電源電圧がどの様な立ち上がり方をして
も、集積回路内部の所定のノードを必ず所望の電位に設
定し得る半導体集積回路を提供することにある。

［発明の構成］（課題を解決するための手段）この発明の半導体集積回路は、ソースが第１の電源に
接続され、ゲート・ドレイン相互が接続された第１のMO
SFETと、前記第１のMOSFETのドレインと第２の電源との
間に接続された容量と、前記第１のMOSFETと同一導電型
であってゲートが前記第１のMOSFETのゲートに共通接続
され、ソースが前記第１の電源に接続され、ドレインが
所定の電位にプリチャージまたはディスチャージすべく
ノードに接続され、前記第１のMOSFETとともにカレント
ミラー回路を構成する第２のMOSFETと、前記ノードに接
続され、リダンダンシー関係の情報が格納されたヒュー
ズ素子と、前記ノードに接続され、このノードのデータ
を読出す読出し回路とを具備し、前記第１のMOSFETのド
レインと容量との接続点の電位は前記第１の電源の立ち
上がりに応じて上昇し、これに伴い前記第２のMOSFETは
そのドレインに接続されたノードを一定量の電荷でプリ
チャージまたはディスチャージし、前記接続点は定常時
には電流が流れず一定電位となることを特徴としてい
る。

（作用）電源投入前は、第１のMOSFETのドレインと容量との接
続点は第２の電源のレベルであり、電源が投入され、電
源と上記接続点との電位差が第１のMOSFETの閾値電圧を
超えて第１のMOSFETがオンすると、容量に対して充電電
流あるいは放電電流が流れる。ここで、仮に、第１のMO
SFETと第２のMOSFETとのサイズが等しいとすると、第１
のMOSFETと同量の電流が第２のMOSFETから所定のノード
に流れ、このノードは所望の電位にプリチャージあるい
はディスチャージされることになる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明
する。

第１図は、本発明の半導体集積回路の一実施例に係る
半導体メモリのリダンダンシー回路の一部を示してお
り、P1はソースが第１の電源（本例では電源電位Vcc）
に接続され、ゲート・ドレイン相互が接続された第１の
ＰチャネルMOSトランジスタ、P2は上記第１のＰチャネ
ルMOSトランジスタP1と同一導電型であって互いにゲー
トが共通に接続され、ソースが前記電源電位Vccに接続
され、ドレインが所望の電位に設定すべき所定のノード
Ａに接続された第２のＰチャネルMOSトランジスタ、Ｃ
は前記第１のＰチャネルMOSトランジスタP1のドレイン
と第２の電源（本例では接地電位Vss）との間に接続さ
れた容量である。上記２個のＰチャネルMOSトランジス
タP1およびP2は、カレントミラー回路CMを形成してい
る。

上記ノードＡと接地電位Vssとの間には、不良アドレ
スを記憶しておくためのEPROMセル10が接続されてい
る。上記EPROMセル10には、読み出し時にはこのセルの
ドレインの電圧を設定し書き込み時にはノードＡへの高
電圧印加を防止する選択用のＮチャネルMOSトランジス
タ11と、記憶用のＮチャネルの浮遊ゲート型トランジス
タ12とが直列に接続されてなり、前記ノードＡに選択用
トランジスタ11のドレインが接続され、記憶用トランジ
スタ12のソースが接地電位Vssに接続されている。上記
選択用トランジスタ11としてディプレーション型のMOS
トランジスタが用いられる場合には、そのゲートは接地
電位Vssに接続される。

なお、上記選択用トランジスタ11としてエンハンスメ
ント型のMOSトランジスタが用いられる場合には、その
ゲートには、EPROMセル10に対する書込み／読み出しに
対応して接地電位Vss/バイアス電位が印加される。

そして、前記ノードＡには読み出し回路13の入力端が
接続されており、選択用トランジスタ11と浮遊ゲート型
トランジスタ12との接続点に書込み用のMOSトランジス
タ14の一端が接続されている。

上記第１図の回路において、EPROMセル10に対する書
込み／読み出しは従来と同様に行われる。即ち、EPROM
セル10に対する書込み時には、書込み用トランジスタ14
の他端に高電圧の書込み電圧Vppが印加され、書込み用
トランジスタ14のゲートに書込み制御信号が印加され、
記憶用トランジスタ12のゲートに書込み電圧Vppが印加
される。この時、ノードＡと記憶用トランジスタ12とは
選択用トランジスタ11によって分離される。これに対し
て、上記EPROMセル10からの読み出し状態の時には、書
込み用トランジスタ14はオフ状態にされ、記憶用トラン
ジスタ12のゲートに読み出し電圧（通常の電源電圧Vc
c）が印加され、記憶用トランジスタ12は書込み／非書
込み状態に応じて決まる閾値電圧に対応してオフ／オン
状態になり、ノードＡに読み出しデータが現われる。

一方、電源投入前は、第１のＰチャネルMOSトランジ
スタP1のドレインと容量Ｃとの接続点（ノードＢ）は
“L"レベルであり、電源が投入され、電源とノードＢと
の電位差が第１のＰチャネルMOSトランジスタP1の閾値
電圧Vthを超えて第１のＰチャネルMOSトランジスタP1が
オンすると、容量Ｃに対して充電電流が流れる。ここ
で、仮に、上記２つのMOSトランジスP1およびP2のサイ
ズが等しいとすると、第１のＰチャネルMOSトランジス
タP1と同量の電流が第２のＰチャネルMOSトランジスタP
2からノードＡに流れ、このノードＡはプリチャージさ
れることになる。

第１図の回路の特徴の１つは、電源投入時には、電源
の立ち上がり時間に拘わず、ノードＢは最終的にVcc−V
thまで上昇するところにある。従って、ノードＡには、
ノードＢと同様に、総量、Ｑ＝Ｃ（Vcc−Vth）の電荷が
流入し、このノードＡがハイインピーダンスならば（EP
ROMセル10が書き込まれていれば）、必ず、“H"レベル
にプリチャージされる。

第１図の回路のもう１つの特徴は、定常状態において
直流電流は流れず、CMOS回路の特徴であるスタンバイ電
流が零の仕様を満たすことが可能な点にある。

なお、充電の電荷量Ｑを大きくするためには容量Ｃを
大きくとる単純な方法もあるが、MOSトランジスタP1に
対して、MOSトランジスタP2のコンダクタンスを大きく
とることで電荷量Ｑを稼ぐことができ、容量Ｃを大きく
とることによりチップ面積の増大を抑制することができ
る。例えば、MOSトランジスタのチャネル幅W/チャネル
長Ｌの比を、MOSトランジスタP1とMOSトランジスタP2と
でｍにとれば、MOSトランジスタP2には、カレントミラ
ーの原理で、mQの電荷が流れることになる。

また、アドレス１ビット分の記憶について、上記した
ような第２のＰチャネルMOSトランジスタP2、EPROMセル
10、読み出し回路13、書込み用トランジスタ14の１組が
必要であるが、第１のＰチャネルMOSトランジスタP1お
よび容量Ｃは、メモリ全体で１個有ればよいので、面積
的なオーバーヘッドにはならない。

また、第１図の回路は、ノードＡを“H"レベルにプリ
チャージする例を示したが、第２図に示すように、ノー
ドＡと接地電位Vssとの間にＮチャネルのカレントミラ
ー回路CM′の出力側トランジスタN2を接続し、その入力
側トランジスタN1のドレインと電源電圧Vccとの間に容
量Ｃを接続すれば、電源投入時にノードＡを“L"レベル
にディスチャージすることもできる。第２図において、
第１図中と同一部分には同一符号を付している。

また、上記各実施例では、リダンダンシーの置換アド
レスのデータが書き込まれたEPROMセル10が接続された
ノードＡをプリチャージあるいはディスチャージする場
合を示したが、リダンダンシーを使うか否かのデータが
書き込まれたEPROMセルが接続されたノードとか、リダ
ンダンシーの置換データあるいはリダンダンシーの有無
を表わすシグネチャーデータが書き込まれたPROMセルが
接続されたノードのようにリダンダンシー関係の情報が
格納される不揮発性メモリセルが接続されたノードな
ど、要するに、電源投入時に集積回路内部の所定のノー
ドを所望の電位に設定する必要がある場合に本発明を適
用できる。

［発明の効果］上述したように本発明の半導体集積回路によれば、電
源電圧がどの様な立ち上がり方をしても、集積回路内部
の所定のノードを必ず所望の電位に設定することができ
る。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の一実施例に係る半導
体メモリの一部を示す回路図、第２図は本発明の半導体
集積回路の他の実施例に係る半導体メモリの一部を示す
回路図、第３図は半導体メモリにおける従来のポリシリ
コンヒューズを使ったリダンダンシー回路のアドレス１
ビット分を示す回路図、第４図は半導体メモリにおける
従来のEPROMセルを使ったリダンダンシー回路のアドレ
ス１ビット分を示す回路図、第５図は第４図のリダンダ
ンシー回路の改善例を示す回路図、第６図（ａ）および
（ｂ）はそれぞれ第５図のリダンダンシー回路の動作を
示す波形図である。 P1……第１のＰチャネルトランジスタ、P2……第２のＰ
チャネルトランジスタ、N1、N2……ＮチャネルMOSトラ
ンジスタ、Ｃ……容量、CM、CM′……カレントミラー回
路、10……EPROMセル、11……選択用トランジスタ、12
……記憶用トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/105 29/788 29/792 (56)参考文献特開平１−67798（ＪＰ，Ａ) 特開昭61−158093（ＪＰ，Ａ) 特開昭62−254073（ＪＰ，Ａ) 特開昭58−211399（ＪＰ，Ａ) トランジスタ技術18〔８〕（昭56− ８）Ｐ．262−263

Claims

(57)【特許請求の範囲】

【請求項１】ソースが第１の電源に接続され、ゲート・
ドレイン相互が接続された第１のMOSFETと、前記第１のMOSFETのドレインと第２の電源との間に接続
された容量と、前記第１のMOSFETと同一導電型であってゲートが前記第
１のMOSFETのゲートに共通接続され、ソースが前記第１
の電源に接続され、ドレインが所定の電位にプリチャー
ジまたはディスチャージすべきノードに接続され、前記
第１のMOSFETとともにカレントミラー回路を構成する第
２のMOSFETと、前記ノードに接続され、リダンダンシー関係の情報が格
納されたヒューズ素子と、前記ノードに接続され、このノードのデータを読出す読
出し回路とを具備し、前記第１のMOSFETのドレインと容量との接続
点の電位は前記第１の電源の立ち上がりに応じて上昇
し、これに伴い前記第２のMOSFETはそのドレインに接続
されたノードを一定量の電荷でプリチャージまたはディ
スチャージし、前記接続点は定常時には電流が流れず一
定電位となることを特徴とする半導体集積回路。
【請求項２】前記ヒューズ素子は不揮発性メモリセルで
あることを特徴とする請求項１記載の半導体集積回路。
【請求項３】前記１個の第１のMOSFETのゲートに対して
複数個の第２のMOSFETのゲートが共通に接続され、各第
２のMOSFETのドレインに前記プリチャージまたはディス
チャージすべきノードが接続されることを特徴とする請
求項１または２記載の半導体集積回路。
【請求項４】前記第１のMOSFETよりも第２のMOSFETのコ
ンダクタンスが大きいことを特徴とする請求項１または
２記載の半導体集積回路。