JPS61117915A

JPS61117915A - 遅延回路

Info

Publication number: JPS61117915A
Application number: JP59237432A
Authority: JP
Inventors: Hiromi Kawashima; 川嶋　博美; Hideki Arakawa; 秀貴荒川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-11-13
Filing date: 1984-11-13
Publication date: 1986-06-05
Also published as: KR900005874B1; DE3581895D1; EP0182704B1; EP0182704A2; US4644182A; EP0182704A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はたとえば不揮発性ＭＩＳフローティングゲート
記憶装置（Ｈ”ＦＲＯＭ）等に用いられる遅延回路に関
する。

従来の技術たとえば、Ｅ”ＰＲＯ？Ｉ、スタティック形ランダムア
クセスメモリ（ＳＲＡＭ）セルにフローティングゲート
により構成される上記Ｅ”ＦＲＯＭセルを組合わせた記
憶装置（ＮＯＶＲＡＭ）等においては、高電圧たとえば
２０〜２５Ｖをメモリセルに印加しトンネル効果により
消去／書込みを行う。この場合、高電圧をたとえばチッ
プ内蔵の昇圧回路により発生させてメモリセルに印加す
るが、その際、高電圧の立上りが早過ぎると、トンネル
薄膜に過大な電界が印加されるためにセルの寿命を縮め
る可能性がある。このため、印加電圧緩和用の遅延回路
波形をなますためにチップに内蔵されている。

第２・図を参照してＥ”ＦＲＯＭの一例を説明すると、
ｌはメモリセルＣＬが各ワード＆？ＩＷ＋、ビット線（
データ線）Ｂ、およびプログラム線Ｐ、の交差点に設け
られたメモリセルアレイである。２はＸアドレス信号Ａ
、（ｉ＝０〜ｎ）を受信するアドレスバッファ、３はＸ
デコーダ、４はＹアドレス信号層、’　（ｉ−”ｏ−ｎ
）を受信するアドレスバッファ、５はＹデコーダ、６は
Ｙゲートである。Ｙゲート６からのデータＤｏはセンス
アンプ７および出力データハフファ８を端子Ｄｏより送
出され、入力データＤＩが入力データバッファ／ラッチ
９、消去／書込み制御回路１０、およびチャージポンプ
回路１１を介して供給される。１２　、１３はチャージ
ポンプ回路である。

１４は読出し／書込み制御回路であって、チップイネー
ブル信号■、出力イネーブル信号■、書込みイネーブル
信号層等を受信して動作モードを選択するものである。

また、単一の電源電圧ＶＣＣは電源電圧センス回路１５
を介して読出し／書込み制御回路１４に供給されており
、これにより、電源電圧ＶＣＣは所定値たとえば３．５
Ｖ以上のときにのみ記憶装置１が動作するようになって
いる。

１６は消去／書込み動作時に動作するクロック発生回路
、１７は昇圧回路、１８は遅延回路である。つまり、昇
圧回路１７の高電圧は遅延回路１８を介して各チャージ
ポンプ回路２１　、２２　、２３に供給される。つまり
、昇圧回路１４の高電圧Ｖｌ）Ｉ）は遅延回路１５によ
って緩和された上で、高電圧Ｖｌ）ｐ’がセルのビット
ＷＢｊ又はプログラムＰ、に印加される。

なお、第２図の回路において、データ６０”の書込み動
作では、ワード線ＷＬ！およびビット線ＢＬ、に高電圧
が印加され、データ“１′の書込み動作では、ワード線
ＷＬ□およびプログラム線Ｐｊに高電圧が印加され、読
出し動作時はワード線ＷＬ五にＶｃｃ（５Ｖ）プログラ
ム線Ｐｊに所定のバイアス電圧（約２’）が印加される
。

従来の遅延回路１８においては、第３図に示すように、
信号入力端子ＩＮと信号出力端子ＯＵＴとの間にＮチャ
ネルデプレッション形トランジスタＱ１１を接続し、さ
らに、入力端子ＩＮに、抵抗としてＮチャネルデプレフ
シッン形トランジスタＱＩ＝と、キャパシタＣとを接続
してＣＲ時定数回路を構成していた。

発明が解決しようとする問題点しかしながら、第３図において、時定数ＲＣを正確且つ
大きくすることは以下の理由によって非常に困難であっ
た。すなわち、第３図の場合、ノードＮ１の電位の上昇
にともなって、トランジスタＱ１□のソース基板間の電
位差が変化、ノードＮ１の電位が上昇するほどＱ１□の
■いが高くなる。

つまり、ノードＮ１電位の上昇にともなってトランジス
タＱ目を流れる電流が減少する。言い換えれば、ＣＲ時
定数のうちのＲが時間と共に変化する。従って、所望の
出力波形を得るには、トランジスタＱ、ｔのスレッシュ
ホールド電圧ＶＬｈのバンクバイアス効果を考慮して設
計をしなければならず、正確なＣＲ時定数を得るのがむ
ずかしい。

上述のバックゲート効果を緩和するには、トランジスタ
Ｑ目のスレッシュホールド電圧■いヲ更に低くして、パ
ックバイア効果でトランジスタＱＩｚのスレッシュホー
ルド電圧■いが上昇してもトランジスタＱ１□を流れる
電流が減少しないようにすればよい。しかし、そのため
には、トランジスタＱ、ｔのチャネル領域に特別にイオ
ン注入をしてスレッシュホールド電圧■いを下げる必要
がある。

また、時定数を大きくするには、キャパシタＣの面積を
大きくするか、あるいはトランジスタＧｌ＋ｚの抵抗を
大きくするかによって行われるが、キャパシタＣを大き
くすることは占有面積が大きくなる欠点がある。

また、トランジスタＱＩｚの抵抗を大きくするには、チ
ャネル幅Ｗを小さくするか、あるいはチャネル長りを大
きくするかによって行われるが、チャネル長りを大きく
することは占有面積から好ましくない。従って、主に、
従来は、チャネル幅の減少によって達成していた。しか
し、チャネル幅の減少はバックバイアス効果を招く。す
なわち、デプレッション形トランジスタにおいては、チ
ャネル領域の導電タイプとチャネルカット領域の導電タ
イプとは反対であるために、これらの境界では、それぞ
れの不純物濃度の低下を招く、従ってこのような境界の
不純物濃度を補うために、特別のイオン注入およびその
ためのマスクを必要とする。

このように、バックバイアス効果を考慮した製造プロセ
スは製造コストの上昇を招くという問題点があった。

問題点を解決するための手段本発明の目的は、上述の問題点に鑑み、低製造コストの
遅延回路を提供することにあり、その手段は、信号入力
端子と信号出力端子との間にソース・ドレイン間が接続
されたＰチャンネルトランジスタと、８亥Ｐチャネルト
ランジスタのゲートに接続されたキャパシタと、前記信
号入力端子と前記Ｐチャネルトランジスタのゲートとの
間に接続され、前記キャパシタを充電するための充電ス
イッチと、前記Ｐチャネルトランジスタ、のゲートに一
端が接続され、前記キャパシタを放電させるための放電
スイッチと、該放電スイッチの他端に接続された定電流
源とを具備し、前記キャパシタの放電と共に該Ｐチャネ
ルトランジスタの導通度が増加するようにした遅延回路
。

作用上述の構成によれば、放電により遅延時間が決定される
ので、抵抗としてのソースゲート結合のデプレッション
形トランジスタのバンクバイアス効果を考慮した製造プ
ロセスは不要となる。

実施例第１図は本発明に係る遅延回路の一実施例を示す回路図
である。第１図において、信号入力電位Ｖｌ）ｌ）と信
号出力電位ｖｐｐ’とはＰチャネルエンハンスメント形
トランジスタＱ、によって接続されている。このトラン
ジスタＱ、のゲートであるノードＮ、と入力端子との間
には、キャパシタＣを充電するためのＮチャネルエンハ
ンスメント形トランジスタＱ２が接続され、さらに、ノ
ードＮ１とＧＮＤ端子との間には、キャパシタＣを放電
するためのＰチャネルエンハンスメント形゛トランジス
タＱ、およびＮチャネルデプレッション形トランジスタ
Ｑ４が接続されている。このトランジスタＱ４はゲート
−ソース結合されており、従って、抵抗の役目をなして
いる。また、ＮチャネルトランジスタＱ２のゲートおよ
びＰチャネルトランジスタＱ、のゲートは制御回路Ｃ０
ＮＴによって共通制御されている。つまり、制御回路Ｃ
０ＮＴの出力信号Ｓがハイレベルであれば、トランジス
タＱ２がオンとなってキャパシタＣが充電され、他方、
制御回路Ｃ０ＮＴの出力信号Ｓがローレベルであればト
ランジスタＱ３がオンとなってキャパシタＣは放電され
る。

なお、第１図の等価回路図である第４図を参照すると、
第１図のトランジスタＱ４はスイッチＳＷ１に相当し、
第１図のトランジスタＱ３はスイッチＳＷ２に相当し、
トランジスタＱ４は定電流［Ｃ３に相当する。このよう
にして、第４図の等価回路図によって上述の動作はより
明確に理解される。

第５図は第１図の制御回路Ｃ０ＮＴの詳細な回路図であ
る。第５図において、電圧検出回路５１は昇圧回路１７
の電圧Ｖｐｌ）があるレベルを越えたときにローレベル
の信号をノードＮ２に送出し、他の場合にハイレベルの
信号をノードＮ２に送出する。

さらに、ノードＮ２の電位がローレベルのときには昇圧
回路１７は停止され、逆に、ノードＮ２の電位がハイレ
ベルのときには昇圧回路７は動作する。また、Ｑｌ、、
Ｑ３．はインバータを構成するトランジスタ、Ｑｓ３は
トランスファゲートとしてのトランジスタ、Ｑｓ４はフ
ィードバック用トランジスタ、Ｑｓ、、Ｑ、、はインバ
ータを構成するトランジスタである。

第６図を参照して第１図（第５図）の回路動作を説明す
る。時刻ｔ０にて電位Ｖ１３＋）が上昇すると、電位Ｖ
ｌ）ｌ）があるレベルを越えるまでの時間（ｔ。

〜１＋）では、電圧検出回路５１の出力はハイレベルで
あり、従って、ノードＮ２の電位はハイレベルである。

この結果、信号Ｓ電位およびノードＮ１の電位は電位に
追随して上昇する。従って、この間は、トランジスタＱ
２はオンであり、この結果、キャイぐシタＣが充電され
てノードＮ、の電位は上昇する。従って、この状態では
、ＰチャネルトランジスタＱ１はカットオフ状態に保持
され、この結果、出力ＯＵＴの電位はローレベルに保持
される。

時刻１．では、電圧検出回路５１の出力すなわちノード
Ｎｔの電位がローレベルからハイレベルに変化し、この
結果、信号Ｓの電位も急速に低下する。従って、トラン
ジスタＱ２はカットオフされ、その代りにトランジスタ
Ｑ、がオンとされる。

この結果、キャパシタＣの電荷はトランジスタＱ。

および抵抗としてのデプレッション形トランジスタＱ４
を介して放電され、ノードＮ１の電位は次第に低下する
。このノードＮ１の電位の低下に伴い、トランジスタＱ
１の導電率が大きくなり、従って、電位ｖｐｐ’は電位
ＶＰＩ）に追随して上昇する。

このように、第１図の回路は充電動作に代えて放電動作
によって遅延時間が設定されるので、抵抗としてのデプ
レッション形トランジスタＱ４のソートと基板は常に同
電位であるのでバックバイアス効果を考慮することなく
寸法を決めることができる。

なお、本発明に係る遅延回路は不揮発性半導体記憶装置
以外の装置にも適用し得る。

発明の詳細な説明したように本発明によれば、バックバイアス効果
を考慮した製造プロセスは不要となり、従って、製造バ
ラツキおよび製造コストの低減、また、正確な遅延時間
の計算に役立つものである。

【図面の簡単な説明】

第１図は本発明に係る遅延回路の一実施例を示す回路図
、第２図は遅延回路を含むＩ！”ＦＲＯＭの全体構成図
、第３図は従来の遅延回路の回路図、第４図は第１図の
等価回路図、第５図は第１図の制御回路の詳細な回路図
、第６図は第１図の回路動作を説明するタイミング図で
ある。Ｑｌ　：第１のＰチャネルエンハンスメント形トランジ
スタ、Ｑｔ：Ｎチャネルエンハンスメント形トランジスタ、Ｑ、：第２のＰチャネルエンハンスメント形トランジス
タ、Ｑ、：Ｎチャネルデブレフシ璽ン形トランジスタ、Ｃ：キャパシタ、　　　Ｃ０ＮＴ　：制御回路、Ｖｐｐ
：入力端子電位、　ｖｐｐ’：出力端子電位。

Claims

【特許請求の範囲】

１．信号入力端子と信号出力端子との間にソース・ドレ
イン間が接続されたＰチャンネルトランジスタと、該Ｐ
チャネルトランジスタのゲートに接続されたキャパシタ
と、前記信号入力端子と前記Ｐチャネルトランジスタの
ゲートとの間に接続され、前記キャパシタを充電するた
めの充電スイッチと、前記Ｐチャネルトランジスタのゲ
ートに一端が接続され、前記キャパシタを放電させるた
めの放電スイッチと、該放電スイッチの他端に接続され
た定電流源とを具備し、前記キャパシタの放電と共に該
Ｐチャネルトランジスタの導通度が増加するようにした
遅延回路。
２．前記定電流源がソースゲートを共通接続したトラン
ジスタである特許請求の範囲第１項記載の遅延回路。