JP2827963B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- ULFUTCYGWMQVIO-PCVRPHSVSA-N [(6s,8r,9s,10r,13s,14s,17r)-17-acetyl-6,10,13-trimethyl-3-oxo-2,6,7,8,9,11,12,14,15,16-decahydro-1h-cyclopenta[a]phenanthren-17-yl] acetate;[(8r,9s,13s,14s,17s)-3-hydroxy-13-methyl-6,7,8,9,11,12,14,15,16,17-decahydrocyclopenta[a]phenanthren-17-yl] pentano Chemical compound C1CC2=CC(O)=CC=C2[C@@H]2[C@@H]1[C@@H]1CC[C@H](OC(=O)CCCC)[C@@]1(C)CC2.C([C@@]12C)CC(=O)C=C1[C@@H](C)C[C@@H]1[C@@H]2CC[C@]2(C)[C@@](OC(C)=O)(C(C)=O)CC[C@H]21 ULFUTCYGWMQVIO-PCVRPHSVSA-N 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置、
特にＣＭＯＳ型半導体集積回路装置に関する。
特にＣＭＯＳ型半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体製造技術の進展は、ＣＭＯＳトラ
ンジスタをゲート長０．６μｍ以下、ゲート酸化膜厚１
２０オングストローム以下へと超微細化させた。この領
域においては、デバイス特性上及び信頼性上の要求か
ら、電源電圧は５Ｖから３Ｖへ下がる。
ンジスタをゲート長０．６μｍ以下、ゲート酸化膜厚１
２０オングストローム以下へと超微細化させた。この領
域においては、デバイス特性上及び信頼性上の要求か
ら、電源電圧は５Ｖから３Ｖへ下がる。
【０００３】しかし、一方では従来の電源電圧５ＶのＬ
ＳＩが市場に多く出回っているので、上述の超微細化さ
れたＬＳＩは電源電圧３Ｖにおいて作動すると共に５Ｖ
信号を出力する機能あるいは５Ｖバスへの接続機能が欠
かせなくなっている。
ＳＩが市場に多く出回っているので、上述の超微細化さ
れたＬＳＩは電源電圧３Ｖにおいて作動すると共に５Ｖ
信号を出力する機能あるいは５Ｖバスへの接続機能が欠
かせなくなっている。
【０００４】図４は、電源電圧３ＶのＬＳＩにおける５
Ｖバスへの接続形態の従来例である。１はｐ型ＭＯＳト
ランジスタ、２及び３はそれぞれｎ型ＭＯＳトランジス
タ、４は３ＶＬＳＩの出力端子、５は最終段をドライブ
するプリバッフ回路、６は端子４が接続されたバスライ
ン１２を５Ｖ電源（ＶP）へプルアップするためのプル
アップ抵抗を示す。この回路は、Ｈレベル、Ｌレベル及
びハイインピーダンスの３つの出力状態を得るスリース
テートバッファとして機能する。
Ｖバスへの接続形態の従来例である。１はｐ型ＭＯＳト
ランジスタ、２及び３はそれぞれｎ型ＭＯＳトランジス
タ、４は３ＶＬＳＩの出力端子、５は最終段をドライブ
するプリバッフ回路、６は端子４が接続されたバスライ
ン１２を５Ｖ電源（ＶP）へプルアップするためのプル
アップ抵抗を示す。この回路は、Ｈレベル、Ｌレベル及
びハイインピーダンスの３つの出力状態を得るスリース
テートバッファとして機能する。
【０００５】図４に示した半導体集積回路装置におい
て、トランジスタ１、２、３はゲート長０．６μｍ以
下、ゲート酸化膜厚１２０オングストローム以下の超微
細ＭＯＳトランジスタなので、ゲート−ソース間あるい
はゲート−ドレイン間に５Ｖの電圧は印加できない。そ
こで、従来は図４に示す方法で５Ｖバスラインへの接続
を図っている。
て、トランジスタ１、２、３はゲート長０．６μｍ以
下、ゲート酸化膜厚１２０オングストローム以下の超微
細ＭＯＳトランジスタなので、ゲート−ソース間あるい
はゲート−ドレイン間に５Ｖの電圧は印加できない。そ
こで、従来は図４に示す方法で５Ｖバスラインへの接続
を図っている。
【０００６】つまり、トランジスタ３のゲートを電源電
圧３ＶのＶDDラインに接続し、それをトランジスタ１、
２からなる最終段の出力（ノードａ）と出力端子４との
間に接続しておけば、出力端子４がプルアップ電源ライ
ンＶPの電源電圧５Ｖにプルアップされても、トランジ
スタ３のゲート−ドレイン（端子４）間は２Ｖになり問
題は生じない。また、トランジスタ３のスレッショルド
電圧を０Ｖにすると、そのゲート−ソース間もノードａ
の電位が３Ｖ以上にならないので過電圧の問題はない。
トランジスタ１、２にも５Ｖの電圧が印加されることは
ない。
圧３ＶのＶDDラインに接続し、それをトランジスタ１、
２からなる最終段の出力（ノードａ）と出力端子４との
間に接続しておけば、出力端子４がプルアップ電源ライ
ンＶPの電源電圧５Ｖにプルアップされても、トランジ
スタ３のゲート−ドレイン（端子４）間は２Ｖになり問
題は生じない。また、トランジスタ３のスレッショルド
電圧を０Ｖにすると、そのゲート−ソース間もノードａ
の電位が３Ｖ以上にならないので過電圧の問題はない。
トランジスタ１、２にも５Ｖの電圧が印加されることは
ない。
【０００７】ここで、トランジスタ３のスレッショルド
電圧を０Ｖとしている理由は、出力端子４をオープンに
した場合、最終段からの出力信号振幅（ノードａの振
幅）をそのまま端子４へ伝達させるために必要だからで
ある。
電圧を０Ｖとしている理由は、出力端子４をオープンに
した場合、最終段からの出力信号振幅（ノードａの振
幅）をそのまま端子４へ伝達させるために必要だからで
ある。
【０００８】トランジスタ１、２のスレッショルド電圧
は、通常のＣＭＯＳ型ＬＳＩのスレッショルド電圧であ
る０．６Ｖ程度である。しかし、トランジスタ３のスレ
ッショルド電圧を０．６Ｖとすると、ノードａのレベル
が３Ｖになっても端子４の電位は３Ｖ−０．６Ｖ＝２．
４Ｖになってしまい、フル振幅が得られない。よって、
トランジスタ３は薄い基板濃度の領域に形成するなどし
て、スレッショルド電圧を下げる工夫をしている。
は、通常のＣＭＯＳ型ＬＳＩのスレッショルド電圧であ
る０．６Ｖ程度である。しかし、トランジスタ３のスレ
ッショルド電圧を０．６Ｖとすると、ノードａのレベル
が３Ｖになっても端子４の電位は３Ｖ−０．６Ｖ＝２．
４Ｖになってしまい、フル振幅が得られない。よって、
トランジスタ３は薄い基板濃度の領域に形成するなどし
て、スレッショルド電圧を下げる工夫をしている。
【０００９】上述のように、図４に示すような形態で５
Ｖバスライン１２への接続を行えば、超微細ＭＯＳトラ
ンジスタからなる３Ｖ作動のＬＳＩを信頼性上問題なく
機能させることができる。
Ｖバスライン１２への接続を行えば、超微細ＭＯＳトラ
ンジスタからなる３Ｖ作動のＬＳＩを信頼性上問題なく
機能させることができる。
【００１０】
【発明が解決しようとする課題】しかしながら、図４に
示した接続形態では、５Ｖ電源から３Ｖ作動のＬＳＩ内
へ流れ込むリーク電流が発生するために、消費電力の増
大を招いてしまうという問題点があった。
示した接続形態では、５Ｖ電源から３Ｖ作動のＬＳＩ内
へ流れ込むリーク電流が発生するために、消費電力の増
大を招いてしまうという問題点があった。
【００１１】すなわち、温度変化や製造ばらつきによっ
てトランジスタ３のスレッショルド電圧が０Ｖから−
０．３Ｖまで変化すると、出力端子４の電位が５Ｖにな
る時点ではノードａの電位は３Ｖ−（−０．３Ｖ）＝
３．３Ｖになる。すると、ｐ型トランジスタ１のドレイ
ン（Ｐ＋）とバックゲート（Ｎ＋）による寄生ダイオー
ド７に順方向バイアスがかかり、５Ｖプルアップ電源ラ
インＶPから３Ｖ作動ＬＳＩの電源ラインＶDDに向かっ
てリーク電流が流れ込むものであった。
てトランジスタ３のスレッショルド電圧が０Ｖから−
０．３Ｖまで変化すると、出力端子４の電位が５Ｖにな
る時点ではノードａの電位は３Ｖ−（−０．３Ｖ）＝
３．３Ｖになる。すると、ｐ型トランジスタ１のドレイ
ン（Ｐ＋）とバックゲート（Ｎ＋）による寄生ダイオー
ド７に順方向バイアスがかかり、５Ｖプルアップ電源ラ
インＶPから３Ｖ作動ＬＳＩの電源ラインＶDDに向かっ
てリーク電流が流れ込むものであった。
【００１２】これに対し、リーク電流を抑えるためにト
ランジスタ３のゲート電圧を３Ｖより下げるという対策
も採られているが、この手段にはドライブ能力の低下を
生じさせるという欠点があった。
ランジスタ３のゲート電圧を３Ｖより下げるという対策
も採られているが、この手段にはドライブ能力の低下を
生じさせるという欠点があった。
【００１３】本発明は、上記事情に鑑みてなされたもの
で、低電源電圧で作動するＬＳＩをより高い電圧のバス
ラインへ接続する場合に、ドライブ能力を損なうことな
く、またリーク電流を遮断してＬＳＩを機能させること
ができ、したがって高速でしかも低消費電力なインター
フェースを実現できる半導体集積回路装置を提供するこ
とを目的とする。
で、低電源電圧で作動するＬＳＩをより高い電圧のバス
ラインへ接続する場合に、ドライブ能力を損なうことな
く、またリーク電流を遮断してＬＳＩを機能させること
ができ、したがって高速でしかも低消費電力なインター
フェースを実現できる半導体集積回路装置を提供するこ
とを目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体集積回路
装置は、前記目的を達成するため、第１のｐ型電界効果
トランジスタ、第１のｎ型電界効果トランジスタ、第２
のｎ型電界効果トランジスタ、第１の電源端子及び第２
の電源端子を具備し、第１のｎ型電界効果トランジスタ
のドレインと第１のｐ型電界効果トランジスタのドレイ
ンと第２のｎ型電界効果トランジスタのソースとを結ぶ
回路接続と、第１のｎ型電界効果トランジスタのソース
と第１の電源端子とを結ぶ回路接続と、第１のｐ型電界
効果トランジスタのソースと第２の電源端子とを結ぶ回
路接続と、第２のｎ型電界効果トランジスタのドレイン
と出力端子とを結ぶ回路接続とを有する半導体集積回路
装置において、第２のｐ型電界効果トランジスタ、第３
のｎ型電界効果トランジスタ及び第４のｎ型電界効果ト
ランジスタを更に具備するとともに、第１のｐ型電界効
果トランジスタのバックゲートと第３のｎ型電界効果ト
ランジスタのドレインと第４のｎ型電界効果トランジス
タのソースとを結ぶ回路接続と、第３のｎ型電界効果ト
ランジスタのソースと第２のｐ型電界効果トランジスタ
のソースとを結ぶ回路接続と、第４のｎ型電界効果トラ
ンジスタのドレインと第２の電源端子とを結ぶ回路接続
と、第２のｐ型電界効果トランジスタのドレインと第１
の電源端子とを結ぶ回路接続とを設けたを特徴としてい
る。
装置は、前記目的を達成するため、第１のｐ型電界効果
トランジスタ、第１のｎ型電界効果トランジスタ、第２
のｎ型電界効果トランジスタ、第１の電源端子及び第２
の電源端子を具備し、第１のｎ型電界効果トランジスタ
のドレインと第１のｐ型電界効果トランジスタのドレイ
ンと第２のｎ型電界効果トランジスタのソースとを結ぶ
回路接続と、第１のｎ型電界効果トランジスタのソース
と第１の電源端子とを結ぶ回路接続と、第１のｐ型電界
効果トランジスタのソースと第２の電源端子とを結ぶ回
路接続と、第２のｎ型電界効果トランジスタのドレイン
と出力端子とを結ぶ回路接続とを有する半導体集積回路
装置において、第２のｐ型電界効果トランジスタ、第３
のｎ型電界効果トランジスタ及び第４のｎ型電界効果ト
ランジスタを更に具備するとともに、第１のｐ型電界効
果トランジスタのバックゲートと第３のｎ型電界効果ト
ランジスタのドレインと第４のｎ型電界効果トランジス
タのソースとを結ぶ回路接続と、第３のｎ型電界効果ト
ランジスタのソースと第２のｐ型電界効果トランジスタ
のソースとを結ぶ回路接続と、第４のｎ型電界効果トラ
ンジスタのドレインと第２の電源端子とを結ぶ回路接続
と、第２のｐ型電界効果トランジスタのドレインと第１
の電源端子とを結ぶ回路接続とを設けたを特徴としてい
る。
【００１５】この場合、第２のｎ型電界効果トランジス
タのゲート、第３のｎ型電界効果トランジスタのゲー
ト、第４のｎ型電界効果トランジスタのゲート及び第２
のｐ型電界効果トランジスタのゲートは、それぞれ第２
の電源端子に接続されることが好ましい。また、第２の
ｐ型電界効果トランジスタのゲートは、第１の電源端子
と第２の電源端子との中間レベルの電位に設定されるこ
とが好ましい。
タのゲート、第３のｎ型電界効果トランジスタのゲー
ト、第４のｎ型電界効果トランジスタのゲート及び第２
のｐ型電界効果トランジスタのゲートは、それぞれ第２
の電源端子に接続されることが好ましい。また、第２の
ｐ型電界効果トランジスタのゲートは、第１の電源端子
と第２の電源端子との中間レベルの電位に設定されるこ
とが好ましい。
【００１６】
【作用】本発明の半導体集積回路装置は、第１のｎ型電
界効果トランジスタと第１のｐ型電界効果トランジスタ
とからなる最終段の出力を第２のｎ型電界効果トランジ
スタを介して出力端子と結ぶインターフェース回路にお
いて、第１のｐ型電界効果トランジスタのバックゲート
を第３のｎ型電界効果トランジスタと第４のｎ型電界効
果トランジスタと第２のｐ型電界効果トランジスタとか
らなる中間電位発生回路へ接続したので、第１のｐ型電
界効果トランジスタのバックゲートを、第２のｐ型電界
効果トランジスタ、第３のｎ型電界効果トランジスタ及
び第４のｎ型電界効果トランジスタによって中間電位に
固定できるとともに、第２のｐ型電界効果トランジスタ
に寄生する寄生ダイオードをなくすことができる。その
ため、ドライブ能力の損失回避、リーク電流の遮断が図
られる。
界効果トランジスタと第１のｐ型電界効果トランジスタ
とからなる最終段の出力を第２のｎ型電界効果トランジ
スタを介して出力端子と結ぶインターフェース回路にお
いて、第１のｐ型電界効果トランジスタのバックゲート
を第３のｎ型電界効果トランジスタと第４のｎ型電界効
果トランジスタと第２のｐ型電界効果トランジスタとか
らなる中間電位発生回路へ接続したので、第１のｐ型電
界効果トランジスタのバックゲートを、第２のｐ型電界
効果トランジスタ、第３のｎ型電界効果トランジスタ及
び第４のｎ型電界効果トランジスタによって中間電位に
固定できるとともに、第２のｐ型電界効果トランジスタ
に寄生する寄生ダイオードをなくすことができる。その
ため、ドライブ能力の損失回避、リーク電流の遮断が図
られる。
【００１７】
【実施例】以下、実施例により本発明を具体的に示す
が、本発明は下記実施例に限定されるものではない。
が、本発明は下記実施例に限定されるものではない。
【００１８】［実施例１］図１は本発明の第１の実施例
に係る半導体集積回路装置を示す。図１において、１〜
６は図４と同じものである。また、８は第２のｐ型ＭＯ
Ｓトランジスタ、９及び１０はそれぞれ第３及び第４の
ｎ型ＭＯＳトランジスタを示す。
に係る半導体集積回路装置を示す。図１において、１〜
６は図４と同じものである。また、８は第２のｐ型ＭＯ
Ｓトランジスタ、９及び１０はそれぞれ第３及び第４の
ｎ型ＭＯＳトランジスタを示す。
【００１９】図１に示した半導体集積回路装置は、下記
〜の回路接続を有している。 ｎ型ＭＯＳトランジスタ２（第１のｎ型電界効果トラ
ンジスタ）のドレインと、ｐ型ＭＯＳトランジスタ１
（第１のｐ型電界効果トランジスタ）のドレインと、ｎ
型ＭＯＳトランジスタ３（第２のｎ型電界効果トランジ
スタ）のソースとを結ぶ回路接続。 ｎ型ＭＯＳトランジスタ２（第１のｎ型電界効果トラ
ンジスタ）のソースと、接地ライン（第１の電源ライン
ＶSS）とを結ぶ回路接続。 ｐ型ＭＯＳトランジスタ１（第１のｐ型電界効果トラ
ンジスタ）のソースと、３Ｖ電源端子（第２の電源ライ
ンＶDD）とを結ぶ回路接続。 ｎ型ＭＯＳトランジスタ３（第２のｎ型電界効果トラ
ンジスタ）のドレインと、出力端子４とを結ぶ回路接
続。 ｐ型ＭＯＳトランジスタ１（第１のｐ型電界効果トラ
ンジスタ）のバックゲート（ノードｂ）と、ｎ型ＭＯＳ
トランジスタ９（第３のｎ型電界効果トランジスタ）の
ドレインと、ｎ型ＭＯＳトランジスタ１０（第４のｎ型
電界効果トランジスタ）のソースとを結ぶ回路接続。 ｎ型ＭＯＳトランジスタ９（第３のｎ型電界効果トラ
ンジスタ）のソースと、ｐ型ＭＯＳトランジスタ８（第
２のｐ型電界効果トランジスタ）のソースとを結ぶ回路
接続。 ｎ型ＭＯＳトランジスタ１０（第４のｎ型電界効果ト
ランジスタ）のドレインと、３Ｖ電源端子（第２の電源
ラインＶDD）とを結ぶ回路接続。 ｐ型ＭＯＳトランジスタ８（第２のｐ型電界効果トラ
ンジスタ）のドレインと、接地端子（第１の電源ライン
ＶSS）とを結ぶ回路接続。 プリバッファ回路５の第１の出力ライン１３と第１の
ｐ型ＭＯＳトランジスタ１のゲートとを結ぶ回路接続、
及び、プリバッファ回路５の第２の出力ライン１４と第
１のｎ型ＭＯＳトランジスタ２のゲートとを結ぶ回路接
続。
〜の回路接続を有している。 ｎ型ＭＯＳトランジスタ２（第１のｎ型電界効果トラ
ンジスタ）のドレインと、ｐ型ＭＯＳトランジスタ１
（第１のｐ型電界効果トランジスタ）のドレインと、ｎ
型ＭＯＳトランジスタ３（第２のｎ型電界効果トランジ
スタ）のソースとを結ぶ回路接続。 ｎ型ＭＯＳトランジスタ２（第１のｎ型電界効果トラ
ンジスタ）のソースと、接地ライン（第１の電源ライン
ＶSS）とを結ぶ回路接続。 ｐ型ＭＯＳトランジスタ１（第１のｐ型電界効果トラ
ンジスタ）のソースと、３Ｖ電源端子（第２の電源ライ
ンＶDD）とを結ぶ回路接続。 ｎ型ＭＯＳトランジスタ３（第２のｎ型電界効果トラ
ンジスタ）のドレインと、出力端子４とを結ぶ回路接
続。 ｐ型ＭＯＳトランジスタ１（第１のｐ型電界効果トラ
ンジスタ）のバックゲート（ノードｂ）と、ｎ型ＭＯＳ
トランジスタ９（第３のｎ型電界効果トランジスタ）の
ドレインと、ｎ型ＭＯＳトランジスタ１０（第４のｎ型
電界効果トランジスタ）のソースとを結ぶ回路接続。 ｎ型ＭＯＳトランジスタ９（第３のｎ型電界効果トラ
ンジスタ）のソースと、ｐ型ＭＯＳトランジスタ８（第
２のｐ型電界効果トランジスタ）のソースとを結ぶ回路
接続。 ｎ型ＭＯＳトランジスタ１０（第４のｎ型電界効果ト
ランジスタ）のドレインと、３Ｖ電源端子（第２の電源
ラインＶDD）とを結ぶ回路接続。 ｐ型ＭＯＳトランジスタ８（第２のｐ型電界効果トラ
ンジスタ）のドレインと、接地端子（第１の電源ライン
ＶSS）とを結ぶ回路接続。 プリバッファ回路５の第１の出力ライン１３と第１の
ｐ型ＭＯＳトランジスタ１のゲートとを結ぶ回路接続、
及び、プリバッファ回路５の第２の出力ライン１４と第
１のｎ型ＭＯＳトランジスタ２のゲートとを結ぶ回路接
続。
【００２０】更に、本例の半導体集積回路装置では、ｎ
型ＭＯＳトランジスタ３（第２のｎ型電界効果トランジ
スタ）のゲート、ｎ型ＭＯＳトランジスタ９（第３のｎ
型電界効果トランジスタ）のゲート、ｎ型ＭＯＳトラン
ジスタ１０（第４のｎ型電界効果トランジスタ）のゲー
ト及びｐ型ＭＯＳトランジスタ８（第２のｐ型電界効果
トランジスタ）のゲートは、３Ｖ電源端子（第２の電源
ライン）に接続される。
型ＭＯＳトランジスタ３（第２のｎ型電界効果トランジ
スタ）のゲート、ｎ型ＭＯＳトランジスタ９（第３のｎ
型電界効果トランジスタ）のゲート、ｎ型ＭＯＳトラン
ジスタ１０（第４のｎ型電界効果トランジスタ）のゲー
ト及びｐ型ＭＯＳトランジスタ８（第２のｐ型電界効果
トランジスタ）のゲートは、３Ｖ電源端子（第２の電源
ライン）に接続される。
【００２１】本回路は、ｐ型ＭＯＳトランジスタ１のバ
ックゲート（ノードｂ）をトランジスタ８、９、１０を
使って中間電位に固定するもので、トランジスタ１０の
スレッショルド電圧を０．６Ｖとすると、ノードｂは、
トランジスタ１０のゲート電圧から０．６Ｖ下がった
２．４Ｖになっている。この時トランジスタ８はオフ状
態なので、トランジスタ９のドレイン（ノードｃ）も
２．４Ｖになっている。
ックゲート（ノードｂ）をトランジスタ８、９、１０を
使って中間電位に固定するもので、トランジスタ１０の
スレッショルド電圧を０．６Ｖとすると、ノードｂは、
トランジスタ１０のゲート電圧から０．６Ｖ下がった
２．４Ｖになっている。この時トランジスタ８はオフ状
態なので、トランジスタ９のドレイン（ノードｃ）も
２．４Ｖになっている。
【００２２】次に動作について説明する。プリバッファ
回路５の出力ライン１３、１４の信号により、トランジ
スタ１、２からなる最終段は、ハイレベル、ローレベ
ル、ハイインピーダンスの３状態をノードａに出力する
スリーステートバッファとして機能する。
回路５の出力ライン１３、１４の信号により、トランジ
スタ１、２からなる最終段は、ハイレベル、ローレベ
ル、ハイインピーダンスの３状態をノードａに出力する
スリーステートバッファとして機能する。
【００２３】プリバッファ回路５の出力ライン１３、１
４がハイレベルからローレベルになると、トランジスタ
２はオフ、トランジスタ１はオンとなり、端子４へ充電
電流を流す。トランジスタ３のスレッショルド電圧は０
Ｖなので、ノードａと端子４は３Ｖまではほぼ同電位で
上昇する。端子４が３Ｖまで達すると、トランジスタ３
はオフ状態になるため、端子４への充電電流はストップ
する。その後は、プルアップ抵抗６と５Ｖバスラインの
負荷容量の時定数に従って、端子４の電位は５Ｖまで上
昇してハイレベルになる。その様子を図２の（Ａ）に示
す。この時、ノードａは３Ｖ以上にはならない。
４がハイレベルからローレベルになると、トランジスタ
２はオフ、トランジスタ１はオンとなり、端子４へ充電
電流を流す。トランジスタ３のスレッショルド電圧は０
Ｖなので、ノードａと端子４は３Ｖまではほぼ同電位で
上昇する。端子４が３Ｖまで達すると、トランジスタ３
はオフ状態になるため、端子４への充電電流はストップ
する。その後は、プルアップ抵抗６と５Ｖバスラインの
負荷容量の時定数に従って、端子４の電位は５Ｖまで上
昇してハイレベルになる。その様子を図２の（Ａ）に示
す。この時、ノードａは３Ｖ以上にはならない。
【００２４】プリバッファ回路５の出力ライン１３、１
４がローレベルからハイレベルになると、トランジスタ
１はオフ、トランジスタ２はオンとなり、トランジスタ
３もオンとなる。したがって、端子４からＶSSライン
（第１の電源ライン）へ放電電流が流れ出し、端子４は
５Ｖから０Ｖまで下降してローレベルになる。その様子
を図２の（Ｂ）に示す。
４がローレベルからハイレベルになると、トランジスタ
１はオフ、トランジスタ２はオンとなり、トランジスタ
３もオンとなる。したがって、端子４からＶSSライン
（第１の電源ライン）へ放電電流が流れ出し、端子４は
５Ｖから０Ｖまで下降してローレベルになる。その様子
を図２の（Ｂ）に示す。
【００２５】プリバッファ回路５の出力ライン１３がハ
イレベルに、出力ライン１４がローレベルになると、ト
ランジスタ１、２はオフ状態となり、端子４からＬＳＩ
内へあるいはその逆方向に電流が流れる経路がないの
で、端子４はハイインピーダンス状態になる。
イレベルに、出力ライン１４がローレベルになると、ト
ランジスタ１、２はオフ状態となり、端子４からＬＳＩ
内へあるいはその逆方向に電流が流れる経路がないの
で、端子４はハイインピーダンス状態になる。
【００２６】上述のハイレベル出力時において、ｐ型ト
ランジスタ１のバックゲート（ノードｂ）は２．４Ｖで
あり、バックバイアス効果でドライブ能力は低下する
が、充電電流はトランジスタ３が支配的なため全体への
影響は少ない。一方、従来存在していた寄生ダイオード
は構造的になくなったため、温度変化や製造ばらつきが
あってもリーク電流は流れない。
ランジスタ１のバックゲート（ノードｂ）は２．４Ｖで
あり、バックバイアス効果でドライブ能力は低下する
が、充電電流はトランジスタ３が支配的なため全体への
影響は少ない。一方、従来存在していた寄生ダイオード
は構造的になくなったため、温度変化や製造ばらつきが
あってもリーク電流は流れない。
【００２７】［実施例２］図３は本発明の第２の実施例
に係る半導体集積回路装置を示す。図３において、１〜
１０は図１と同じものである。また、１１は第５のｎ型
ＭＯＳトランジスタを示す。
に係る半導体集積回路装置を示す。図３において、１〜
１０は図１と同じものである。また、１１は第５のｎ型
ＭＯＳトランジスタを示す。
【００２８】本回路は、ｐ型ＭＯＳトランジスタ１のバ
ックゲート（ノードｂ）をトランジスタ８、９、１０を
使って中間電位に固定する点で図１の実施例と同じであ
るが、トランジスタ８のゲート電圧をトランジスタ１１
のスレッショルド電圧だけ第２の電源ラインＶDDより下
げた点が異なる。この回路には以下のような効果があ
る。
ックゲート（ノードｂ）をトランジスタ８、９、１０を
使って中間電位に固定する点で図１の実施例と同じであ
るが、トランジスタ８のゲート電圧をトランジスタ１１
のスレッショルド電圧だけ第２の電源ラインＶDDより下
げた点が異なる。この回路には以下のような効果があ
る。
【００２９】ノードｂは、その電位がＶDD−０．６Ｖに
なっているときは高インピーダンス状態であり、ノード
ａの電位が変動するとトランジスタ１のドレインとバッ
クゲートとの間の容量結合を介してその変動がノードｂ
の電位を変動させる。この容量結合による電位変動によ
ってノードｂの電位がＶDD−０．６Ｖ以下になると、ト
ランジスタ１０がオンとなるのでノードｂはそれ以下の
電位には変動しない。
なっているときは高インピーダンス状態であり、ノード
ａの電位が変動するとトランジスタ１のドレインとバッ
クゲートとの間の容量結合を介してその変動がノードｂ
の電位を変動させる。この容量結合による電位変動によ
ってノードｂの電位がＶDD−０．６Ｖ以下になると、ト
ランジスタ１０がオンとなるのでノードｂはそれ以下の
電位には変動しない。
【００３０】一方、容量結合による電位変動によってノ
ードｂの電位がＶDD以上になると、ノードｃの電位もＶ
DD以上になろうとする。しかし、トランジスタ８はゲー
ト電圧がトランジスタ１１の作用でＶDD−０．６Ｖにな
っているので、ゲート−ソース間電圧が０．６Ｖになり
オン状態になる。よってノードｃはＶDD以上に変動せ
ず、そのためノードｂもＶDD以上に変動しない。
ードｂの電位がＶDD以上になると、ノードｃの電位もＶ
DD以上になろうとする。しかし、トランジスタ８はゲー
ト電圧がトランジスタ１１の作用でＶDD−０．６Ｖにな
っているので、ゲート−ソース間電圧が０．６Ｖになり
オン状態になる。よってノードｃはＶDD以上に変動せ
ず、そのためノードｂもＶDD以上に変動しない。
【００３１】図１の回路では、トランジスタ８のゲート
電圧がＶDDなので、ノードｂの電圧がＶDD＋０．６Ｖ以
上にならないとオンしないため、ＶDD＋０．６Ｖまで変
動することになる。これに対し、図３の回路は図１の回
路に比べて電圧の変動の幅が小さくなるため、より安定
した動作になる。
電圧がＶDDなので、ノードｂの電圧がＶDD＋０．６Ｖ以
上にならないとオンしないため、ＶDD＋０．６Ｖまで変
動することになる。これに対し、図３の回路は図１の回
路に比べて電圧の変動の幅が小さくなるため、より安定
した動作になる。
【００３２】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置によれば、例えば、電源電圧３ＶのＬＳＩを
５Ｖバスへ接続する場合に、ドライブ能力を損なうこと
なく、またリーク電流を遮断して該３Ｖ作動のＬＳＩを
機能させることができるため、高速でしかも低消費電力
な３Ｖ−５Ｖインターフェースを実現できる。
積回路装置によれば、例えば、電源電圧３ＶのＬＳＩを
５Ｖバスへ接続する場合に、ドライブ能力を損なうこと
なく、またリーク電流を遮断して該３Ｖ作動のＬＳＩを
機能させることができるため、高速でしかも低消費電力
な３Ｖ−５Ｖインターフェースを実現できる。
【図１】本発明の第１の実施例に係る半導体集積回路装
置を示す回路図である。
置を示す回路図である。
【図２】図１の回路の端子４の波形を表したグラフであ
る。
る。
【図３】本発明の第２の実施例に係る半導体集積回路装
置を示す回路図である。
置を示す回路図である。
【図４】３Ｖデバイスの５Ｖバスへの接続形態の従来例
を示す回路図である。
を示す回路図である。
１ ｐ型ＭＯＳトランジスタ ２ ｎ型ＭＯＳトランジスタ ３ ｎ型ＭＯＳトランジスタ ４ ３ＶＬＳＩの出力端子 ５ プリバッフ回路 ６ プルアップ抵抗 ８ ｐ型ＭＯＳトランジスタ ９ ｎ型ＭＯＳトランジスタ １０ ｎ型ＭＯＳトランジスタ １１ ｎ型ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/092 Ｈ０３Ｋ 19/094 Ｂ Ｈ０３Ｋ 19/0185 19/0948
Claims (3)
- 【請求項１】 第１のｐ型電界効果トランジスタ、第１
のｎ型電界効果トランジスタ、第２のｎ型電界効果トラ
ンジスタ、第１の電源端子及び第２の電源端子を具備
し、第１のｎ型電界効果トランジスタのドレインと第１
のｐ型電界効果トランジスタのドレインと第２のｎ型電
界効果トランジスタのソースとを結ぶ回路接続と、第１
のｎ型電界効果トランジスタのソースと第１の電源端子
とを結ぶ回路接続と、第１のｐ型電界効果トランジスタ
のソースと第２の電源端子とを結ぶ回路接続と、第２の
ｎ型電界効果トランジスタのドレインと出力端子とを結
ぶ回路接続とを有する半導体集積回路装置において、第
２のｐ型電界効果トランジスタ、第３のｎ型電界効果ト
ランジスタ及び第４のｎ型電界効果トランジスタを更に
具備するとともに、第１のｐ型電界効果トランジスタの
バックゲートと第３のｎ型電界効果トランジスタのドレ
インと第４のｎ型電界効果トランジスタのソースとを結
ぶ回路接続と、第３のｎ型電界効果トランジスタのソー
スと第２のｐ型電界効果トランジスタのソースとを結ぶ
回路接続と、第４のｎ型電界効果トランジスタのドレイ
ンと第２の電源端子とを結ぶ回路接続と、第２のｐ型電
界効果トランジスタのドレインと第１の電源端子とを結
ぶ回路接続とを設けたことを特徴とする半導体集積回路
装置。 - 【請求項２】 第２のｎ型電界効果トランジスタのゲー
ト、第３のｎ型電界効果トランジスタのゲート、第４の
ｎ型電界効果トランジスタのゲート及び第２のｐ型電界
効果トランジスタのゲートは、それぞれ第２の電源端子
に接続されることを特徴とする請求項１記載の半導体集
積回路装置。 - 【請求項３】 第２のｎ型電界効果トランジスタのゲー
ト、第３のｎ型電界効果トランジスタのゲート、及び、
第４のｎ型電界効果トランジスタのゲートは、それぞれ
第２の電源端子に接続され、第２のｐ型電界効果トラン
ジスタのゲートは、第１の電源端子と第２の電源端子と
の中間レベルの電位に設定されることを特徴とする請求
項１記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7136247A JP2827963B2 (ja) | 1995-06-02 | 1995-06-02 | 半導体集積回路装置 |
| US08/660,174 US5726590A (en) | 1995-06-02 | 1996-06-03 | Interface in a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7136247A JP2827963B2 (ja) | 1995-06-02 | 1995-06-02 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330520A JPH08330520A (ja) | 1996-12-13 |
| JP2827963B2 true JP2827963B2 (ja) | 1998-11-25 |
Family
ID=15170733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7136247A Expired - Fee Related JP2827963B2 (ja) | 1995-06-02 | 1995-06-02 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5726590A (ja) |
| JP (1) | JP2827963B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3400294B2 (ja) * | 1997-04-25 | 2003-04-28 | 富士通株式会社 | プル・アップ回路及び半導体装置 |
| EP1039470A3 (en) | 1999-03-25 | 2000-11-29 | SANYO ELECTRIC Co., Ltd. | Semiconductor memory device |
| DE10059309C2 (de) * | 2000-11-29 | 2002-10-24 | Phoenix Contact Gmbh & Co | Digitale Pegelanpassung |
| JP6745129B2 (ja) * | 2016-03-31 | 2020-08-26 | ザインエレクトロニクス株式会社 | 信号多重化装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53105357A (en) * | 1977-02-25 | 1978-09-13 | Nec Corp | Complementary circuit for field effct transistor |
| US5151619A (en) * | 1990-10-11 | 1992-09-29 | International Business Machines Corporation | Cmos off chip driver circuit |
| US5144165A (en) * | 1990-12-14 | 1992-09-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
| JP2888722B2 (ja) * | 1993-04-12 | 1999-05-10 | 株式会社東芝 | インターフェース回路 |
| JPH0865135A (ja) * | 1994-08-17 | 1996-03-08 | Fujitsu Ltd | 出力バッファ回路 |
| US5635861A (en) * | 1995-05-23 | 1997-06-03 | International Business Machines Corporation | Off chip driver circuit |
| US5574389A (en) * | 1995-08-09 | 1996-11-12 | Taiwan Semiconductor Manufacturing Company Ltd. | CMOS 3.3 volt output buffer with 5 volt protection |
| US5646550A (en) * | 1996-02-22 | 1997-07-08 | Motorola, Inc. | High reliability output buffer for multiple voltage system |
-
1995
- 1995-06-02 JP JP7136247A patent/JP2827963B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-03 US US08/660,174 patent/US5726590A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5726590A (en) | 1998-03-10 |
| JPH08330520A (ja) | 1996-12-13 |
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Legal Events
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