JPH07235608A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07235608A JPH07235608A JP6026421A JP2642194A JPH07235608A JP H07235608 A JPH07235608 A JP H07235608A JP 6026421 A JP6026421 A JP 6026421A JP 2642194 A JP2642194 A JP 2642194A JP H07235608 A JPH07235608 A JP H07235608A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ディプレッション型（低Ｖth含む）ＭＯＳＴ
ｒを用いた半導体集積回路装置において、高速化をはか
ると共に選別時にスタンバイ電流Iddsテストを可能にす
る。 【構成】 半導体集積回路装置のＷＥＬＬの電位を電源
及びグランドから分離し、外部端子よりコントロールで
きるようにした。これにより、ノーマリーＯＮ（ディプ
レッション型：低Ｖth含）ＭＯＳＴｒを、エンハンスメ
ント型ＭＯＳＴｒとして動作させ、スタンバイ電流を抑
制してスタンバイ電流選別を行い、実動作時は、ＮＭＯ
Ｓ側のＷＥＬＬをグランドに、ＰＭＯＳ側のＷＥＬＬを
電源と接続することにより、通常モードで動作させるこ
とができる。
ｒを用いた半導体集積回路装置において、高速化をはか
ると共に選別時にスタンバイ電流Iddsテストを可能にす
る。 【構成】 半導体集積回路装置のＷＥＬＬの電位を電源
及びグランドから分離し、外部端子よりコントロールで
きるようにした。これにより、ノーマリーＯＮ（ディプ
レッション型：低Ｖth含）ＭＯＳＴｒを、エンハンスメ
ント型ＭＯＳＴｒとして動作させ、スタンバイ電流を抑
制してスタンバイ電流選別を行い、実動作時は、ＮＭＯ
Ｓ側のＷＥＬＬをグランドに、ＰＭＯＳ側のＷＥＬＬを
電源と接続することにより、通常モードで動作させるこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、高速化を図るためディ
プレッション型ＭＯＳトランジスタ（Ｔｒ）（低しきい
値電圧ＶthのＴｒ含む）を用いた半導体集積回路装置に
関し、特に、選別時に、外部端子から信号を与えること
で、しきい値電圧Ｖthを変動させディプレッション型Ｍ
ＯＳＴｒ（低Ｖth）をエンハンスメント型ＭＯＳＴｒと
して動作させ、スタンバイ電流Ｉddsテストを可能にし
た半導体集積回路装置に関するものである。
プレッション型ＭＯＳトランジスタ（Ｔｒ）（低しきい
値電圧ＶthのＴｒ含む）を用いた半導体集積回路装置に
関し、特に、選別時に、外部端子から信号を与えること
で、しきい値電圧Ｖthを変動させディプレッション型Ｍ
ＯＳＴｒ（低Ｖth）をエンハンスメント型ＭＯＳＴｒと
して動作させ、スタンバイ電流Ｉddsテストを可能にし
た半導体集積回路装置に関するものである。
【０００２】
【従来の技術】従来、ＶＬＳＩ等の半導体集積回路装置
の高集積化が進み、トランジスタの駆動能力の向上を図
る数々の方法が提案されている。その中の一手法が、低
Ｖth化である。低Ｖth化を図ったＭＯＳデバイスは、ノ
ーマリーＯＮ（ディプレッション型）ＭＯＳＴｒとし
て、回路設計を行うことで、高速のＬＳＩが実現でき
る。
の高集積化が進み、トランジスタの駆動能力の向上を図
る数々の方法が提案されている。その中の一手法が、低
Ｖth化である。低Ｖth化を図ったＭＯＳデバイスは、ノ
ーマリーＯＮ（ディプレッション型）ＭＯＳＴｒとし
て、回路設計を行うことで、高速のＬＳＩが実現でき
る。
【０００３】
【発明が解決しようとする課題】本発明者は、前記従来
の半導体集積回路装置を検討した結果、以下の問題点を
見い出した。
の半導体集積回路装置を検討した結果、以下の問題点を
見い出した。
【０００４】ノーマリーＯＮ（ディプレッション型：低
Ｖth含）ＭＯＳＴｒを用いた集積回路では、選別時にお
いてスタンバイ電流Ｉddsが、数十〜数百ｕＡ程度流れ
スタンバイ電流選別（ウエハプローブ検査）ができなく
なる。スタンバイ電流選別は、ＭＯＳ集積回路の信頼度
を確保する上で重要なテスト項目である。
Ｖth含）ＭＯＳＴｒを用いた集積回路では、選別時にお
いてスタンバイ電流Ｉddsが、数十〜数百ｕＡ程度流れ
スタンバイ電流選別（ウエハプローブ検査）ができなく
なる。スタンバイ電流選別は、ＭＯＳ集積回路の信頼度
を確保する上で重要なテスト項目である。
【０００５】本発明の目的は、高速のディプレッション
型半導体集積回路装置において、スタンバイ電流Ｉdds
テストを可能にした半導体集積回路装置を提供すること
にある。
型半導体集積回路装置において、スタンバイ電流Ｉdds
テストを可能にした半導体集積回路装置を提供すること
にある。
【０００６】本発明の前記ならびにその他の目的及び新
規な特徴は、本明細書の記述及び添付図面によって明ら
かになるであろう。
規な特徴は、本明細書の記述及び添付図面によって明ら
かになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【０００８】ディプレッション型ＭＯＳＴｒを用いた半
導体集積回路装置において、選別時に、外部端子から信
号を与え、しきい値電圧を変動させてディプレッション
型ＭＯＳＴｒをエンハンスメント型ＭＯＳＴｒとして動
作させる手段を備えたものである。
導体集積回路装置において、選別時に、外部端子から信
号を与え、しきい値電圧を変動させてディプレッション
型ＭＯＳＴｒをエンハンスメント型ＭＯＳＴｒとして動
作させる手段を備えたものである。
【０００９】
【作用】前述の手段によれば、外部端子より、ＷＥＬＬ
の電位をコントロールすることで、ＭＯＳＴｒの基盤効
果により、Ｖthを制御し、ノーマリーＯＮ（ディプレッ
ション型：低Ｖth含）ＭＯＳＴｒを、エンハンスメント
型ＭＯＳＴｒとして動作させ、スタンバイ電流Ｉddsを
抑制してスタンバイ電流選別を行えるようにしたので、
高速のディプレッション型半導体集積回路装置におい
て、スタンバイ電流Ｉddsテストが可能となる。
の電位をコントロールすることで、ＭＯＳＴｒの基盤効
果により、Ｖthを制御し、ノーマリーＯＮ（ディプレッ
ション型：低Ｖth含）ＭＯＳＴｒを、エンハンスメント
型ＭＯＳＴｒとして動作させ、スタンバイ電流Ｉddsを
抑制してスタンバイ電流選別を行えるようにしたので、
高速のディプレッション型半導体集積回路装置におい
て、スタンバイ電流Ｉddsテストが可能となる。
【００１０】
【実施例】以下、本発明による実施例を図面を用いて詳
細に説明する。
細に説明する。
【００１１】図１は、本発明によるディプレッション型
半導体集積回路装置の一実施例であるＣＭＯＳインバー
タの要部の構成を示す平面図、図２は、図１のＡ−Ａ線
で切った断面図であり、１はシリコン基板、２ＡはＮ-
ＷＥＬＬ（電源側のＷＥＬＬ）、２ＢはＰ-ＷＥＬＬ
（グランド側のＷＥＬＬ）、３Ａは電源端子（Ｖdd）、
３Ｂは電源側コントロール端子、４Ａはグランド端子、
４Ｂはグランド側コントロール端子、５は素子分離絶縁
体（ロコス）、６はゲート電極、７は入力端子、８は出
力端子、×印はコンタクトである。
半導体集積回路装置の一実施例であるＣＭＯＳインバー
タの要部の構成を示す平面図、図２は、図１のＡ−Ａ線
で切った断面図であり、１はシリコン基板、２ＡはＮ-
ＷＥＬＬ（電源側のＷＥＬＬ）、２ＢはＰ-ＷＥＬＬ
（グランド側のＷＥＬＬ）、３Ａは電源端子（Ｖdd）、
３Ｂは電源側コントロール端子、４Ａはグランド端子、
４Ｂはグランド側コントロール端子、５は素子分離絶縁
体（ロコス）、６はゲート電極、７は入力端子、８は出
力端子、×印はコンタクトである。
【００１２】本実施例のＣＭＯＳインバータは、図１及
び図２に示すように、Ｎ-ＷＥＬＬ（電源側のＷＥＬ
Ｌ）２Ａに電源端子（Ｖdd）３Ａと電源側コントロール
端子３Ｂを、同様に、Ｐ-ＷＥＬＬ（グランド側のＷＥ
ＬＬ）２Ｂに、グランド端子４Ａとグランド側コントロ
ール端子４Ｂをそれぞれ設け、Ｎ-ＷＥＬＬ２Ａの給電
の電位を前記電源側コントロール端子３Ｂとグランド側
コントロール端子４Ｂとのうち少なくとも一方によりコ
ントロールすることできる構成になっている。
び図２に示すように、Ｎ-ＷＥＬＬ（電源側のＷＥＬ
Ｌ）２Ａに電源端子（Ｖdd）３Ａと電源側コントロール
端子３Ｂを、同様に、Ｐ-ＷＥＬＬ（グランド側のＷＥ
ＬＬ）２Ｂに、グランド端子４Ａとグランド側コントロ
ール端子４Ｂをそれぞれ設け、Ｎ-ＷＥＬＬ２Ａの給電
の電位を前記電源側コントロール端子３Ｂとグランド側
コントロール端子４Ｂとのうち少なくとも一方によりコ
ントロールすることできる構成になっている。
【００１３】そして、選別時に、前記電源側コントロー
ル端子３Ｂとグランド側コントロール端子４Ｂとのうち
少なくとも一方に電圧を印加し、低Ｖth化を図った、ノ
ーマリーＯＮ（ディプレッション）ＭＯＳＴｒを、エン
ハンスメントＭＯＳＴｒとして動作させ、スタンバイ電
流Ｉddsを抑制してスタンバイ電流選別を行う。
ル端子３Ｂとグランド側コントロール端子４Ｂとのうち
少なくとも一方に電圧を印加し、低Ｖth化を図った、ノ
ーマリーＯＮ（ディプレッション）ＭＯＳＴｒを、エン
ハンスメントＭＯＳＴｒとして動作させ、スタンバイ電
流Ｉddsを抑制してスタンバイ電流選別を行う。
【００１４】実動作時は、ＮＭＯＳ側のＮ-ＷＥＬＬ
（電源側のＷＥＬＬ）２Ａをグランド端子４Ａに、ＰＭ
ＯＳ側のＮ-ＷＥＬＬ（電源側のＷＥＬＬ）２Ａを電源
端子（Ｖdd）３Ａとそれぞれ接続することにより、通常
モードで動作させることができる。
（電源側のＷＥＬＬ）２Ａをグランド端子４Ａに、ＰＭ
ＯＳ側のＮ-ＷＥＬＬ（電源側のＷＥＬＬ）２Ａを電源
端子（Ｖdd）３Ａとそれぞれ接続することにより、通常
モードで動作させることができる。
【００１５】図３は、本実施例のディプレッション型半
導体集積回路装置のスタンバイ電流Ｉddsテスト時のＶg
−Ｉdds特性を示す図であり、実線は本実施例の特性曲
線、点線は従来の特性曲線である。
導体集積回路装置のスタンバイ電流Ｉddsテスト時のＶg
−Ｉdds特性を示す図であり、実線は本実施例の特性曲
線、点線は従来の特性曲線である。
【００１６】この図３からわかるように、従来のＶthの
点が０方向に平行移動して小さくなり、スタンバイ電流
Ｉddsが大きくなる。例えば、電源端子（Ｖdd）３Ａに
３.３Ｖ、電源側コントロール端子３Ｂに２Ｖ、グラン
ド端子４Ａに０Ｖ、グランド側コントロール端子４Ｂに
−２Ｖを印加し、従来のＶthを０.５Ｖとすると、本発
明のＶthは０.１Ｖとなった。
点が０方向に平行移動して小さくなり、スタンバイ電流
Ｉddsが大きくなる。例えば、電源端子（Ｖdd）３Ａに
３.３Ｖ、電源側コントロール端子３Ｂに２Ｖ、グラン
ド端子４Ａに０Ｖ、グランド側コントロール端子４Ｂに
−２Ｖを印加し、従来のＶthを０.５Ｖとすると、本発
明のＶthは０.１Ｖとなった。
【００１７】そして、数１で表わされるスタンバイ電流
Ｉddsは、次のようになる。
Ｉddsは、次のようになる。
【００１８】
【数１】 Ｉdds＝ｗμＣox／Ｌ{(Ｖg−Ｖth）Ｖdd−Ｖdd2／２} 数１において、Ｖgはゲート電圧、Ｖthはしきい値、Ｖd
dは電源電圧、ｗは２０μｍ、μは１５００cm2／ＶＳ、
Ｃoxは３８４ｎＦ／ｍ、Ｌは０.５μｍである。
dは電源電圧、ｗは２０μｍ、μは１５００cm2／ＶＳ、
Ｃoxは３８４ｎＦ／ｍ、Ｌは０.５μｍである。
【００１９】従来のスタンバイ電流は、Ｉdds＝ｗμＣo
x／Ｌ{(３.３−０.５）３.３−３.３2／２}となり、本
実施例のスタンバイ電流は、Ｉdds＝ｗμＣox／Ｌ{(３.
３−０.１）３.３−３.３2／２}となる。すなわち、本
実施例のスタンバイ電流Ｉddsは、約３５％のスタンバ
イ電流Ｉddsの向上がはかれる。
x／Ｌ{(３.３−０.５）３.３−３.３2／２}となり、本
実施例のスタンバイ電流は、Ｉdds＝ｗμＣox／Ｌ{(３.
３−０.１）３.３−３.３2／２}となる。すなわち、本
実施例のスタンバイ電流Ｉddsは、約３５％のスタンバ
イ電流Ｉddsの向上がはかれる。
【００２０】以上の説明からわかるように、本実施例に
よれば、ＷＥＬＬの電位を電源及びグランド（ＧＮＤ）
から分離し、外部端子よりコントロールできるようにし
たので、ＭＯＳＴrの基盤効果により、Ｖthを制御し、
ノーマリーＯＮ（ディプレッション型）ＭＯＳＴｒを、
エンハンスメントＭＯＳＴｒとして動作させ、スタンバ
イ電流Ｉddsを抑制してスタンバイ電流選別を行うこと
ができる。
よれば、ＷＥＬＬの電位を電源及びグランド（ＧＮＤ）
から分離し、外部端子よりコントロールできるようにし
たので、ＭＯＳＴrの基盤効果により、Ｖthを制御し、
ノーマリーＯＮ（ディプレッション型）ＭＯＳＴｒを、
エンハンスメントＭＯＳＴｒとして動作させ、スタンバ
イ電流Ｉddsを抑制してスタンバイ電流選別を行うこと
ができる。
【００２１】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において、種々変更し
得ることはいうまでもない。
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において、種々変更し
得ることはいうまでもない。
【００２２】
【発明の効果】以上、説明したように、本発明によれ
ば、外部端子より、ＷＥＬＬの電位をコントロールする
ことにより、Ｖthを制御してノーマリーＯＮ（ディプレ
ッション型）ＭＯＳＴｒを、エンハンスメント型ＭＯＳ
Ｔｒとして動作させ、スタンバイ電流を抑制してスタン
バイ電流選別を行うことができる。
ば、外部端子より、ＷＥＬＬの電位をコントロールする
ことにより、Ｖthを制御してノーマリーＯＮ（ディプレ
ッション型）ＭＯＳＴｒを、エンハンスメント型ＭＯＳ
Ｔｒとして動作させ、スタンバイ電流を抑制してスタン
バイ電流選別を行うことができる。
【図１】 本発明によるディプレッション型半導体集積
回路装置の一実施例であるＣＭＯＳインバータの要部の
構成を示す平面図である。
回路装置の一実施例であるＣＭＯＳインバータの要部の
構成を示す平面図である。
【図２】 図１のＡ−Ａ線で切った断面図である。
【図３】 本実施例のＣＭＯＳインバータのスタンバイ
電流Ｉddsテスト時のＶg−Ｉdds特性を示す図である。
電流Ｉddsテスト時のＶg−Ｉdds特性を示す図である。
１…シリコン基板、２Ａ…Ｎ-ＷＥＬＬ（電源側のＷＥ
ＬＬ）、２Ｂ…Ｐ-ＷＥＬＬ（グランド側のＷＥＬ
Ｌ）、３Ａ…電源端子（Ｖdd）、３Ｂ…電源側コントロ
ール端子、４Ａ…グランド端子、４Ｂ…グランド側コン
トロール端子、５…素子分離絶縁体（ロコス）、６…ゲ
ート電極、７…信号入力端子、８…信号出力端子、×印
…コンタクト、Ｖdd…電源電圧、Ｖss…基準電圧(接地
電圧)。
ＬＬ）、２Ｂ…Ｐ-ＷＥＬＬ（グランド側のＷＥＬ
Ｌ）、３Ａ…電源端子（Ｖdd）、３Ｂ…電源側コントロ
ール端子、４Ａ…グランド端子、４Ｂ…グランド側コン
トロール端子、５…素子分離絶縁体（ロコス）、６…ゲ
ート電極、７…信号入力端子、８…信号出力端子、×印
…コンタクト、Ｖdd…電源電圧、Ｖss…基準電圧(接地
電圧)。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｖ 7630−4Ｍ 27/04 21/822 29/78 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｂ 7514−4Ｍ 29/78 ３０１ Ｊ
Claims (1)
- 【請求項１】 ディプレッション型ＭＯＳトランジスタ
を用いた半導体集積回路装置において、選別時に、外部
端子から信号を与え、しきい値電圧を変動させてディプ
レッション型ＭＯＳトランジスタをエンハンスメント型
ＭＯＳトランジスタとして動作させる手段を備えたこと
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6026421A JPH07235608A (ja) | 1994-02-24 | 1994-02-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6026421A JPH07235608A (ja) | 1994-02-24 | 1994-02-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235608A true JPH07235608A (ja) | 1995-09-05 |
Family
ID=12193070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6026421A Pending JPH07235608A (ja) | 1994-02-24 | 1994-02-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235608A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194915B1 (en) | 1995-12-04 | 2001-02-27 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
| US6340825B1 (en) | 1997-08-21 | 2002-01-22 | Hitachi, Ltd. | Method of designing semiconductor integrated circuit device and semiconductor integrated circuit device |
| US6417722B1 (en) | 1999-03-15 | 2002-07-09 | Infineon Technologies Ag | Sense amplifier configuration having a field-effect transistor having a short channel length and an adjustable threshold voltage |
| KR100431291B1 (ko) * | 2001-06-28 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 |
| JP2007288204A (ja) * | 1995-12-04 | 2007-11-01 | Hitachi Ltd | 半導体集積回路装置 |
-
1994
- 1994-02-24 JP JP6026421A patent/JPH07235608A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194915B1 (en) | 1995-12-04 | 2001-02-27 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
| US6359472B2 (en) | 1995-12-04 | 2002-03-19 | Hitachi, Ltd. | Semiconductor integrated circuit and its fabrication method |
| US6636075B2 (en) | 1995-12-04 | 2003-10-21 | Hitachi, Ltd. | Semiconductor integrated circuit and its fabrication method |
| US6937068B2 (en) | 1995-12-04 | 2005-08-30 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JP2007288204A (ja) * | 1995-12-04 | 2007-11-01 | Hitachi Ltd | 半導体集積回路装置 |
| US6340825B1 (en) | 1997-08-21 | 2002-01-22 | Hitachi, Ltd. | Method of designing semiconductor integrated circuit device and semiconductor integrated circuit device |
| US6611943B2 (en) | 1997-08-21 | 2003-08-26 | Hitachi, Ltd. | Method of designing semiconductor integrated circuit device and semiconductor integrated circuit device |
| US6912697B2 (en) | 1997-08-21 | 2005-06-28 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7541647B2 (en) | 1997-08-21 | 2009-06-02 | Renesas Technology Corp. | Method of designing semiconductor integrated circuit device and semiconductor integrated circuit device |
| US7642601B2 (en) | 1997-08-21 | 2010-01-05 | Renesas Technology Corp. | Method of designing semiconductor integrated circuit device and semiconductor integrated circuit device |
| US6417722B1 (en) | 1999-03-15 | 2002-07-09 | Infineon Technologies Ag | Sense amplifier configuration having a field-effect transistor having a short channel length and an adjustable threshold voltage |
| KR100431291B1 (ko) * | 2001-06-28 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 |
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