JPH06334480A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06334480A JPH06334480A JP5122227A JP12222793A JPH06334480A JP H06334480 A JPH06334480 A JP H06334480A JP 5122227 A JP5122227 A JP 5122227A JP 12222793 A JP12222793 A JP 12222793A JP H06334480 A JPH06334480 A JP H06334480A
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- terminal
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 12
- 239000000758 substrate Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Networks Using Active Elements (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】同一導電形ＦＥＴまたはバイポーラトランジス
タを用いて構成できる負性抵抗回路を提供する。 【構成】負性抵抗回路１０は、外部接続端子２０にドレ
イン電極が接続されたＮチャネルディプレション形ＦＥ
Ｔ（Ｄ−ＦＥＴ）１３のソース電極と外部接続端子３０
にソース電極が接続されたＮチャネルエンハンスメント
形ＦＥＴ（Ｅ−ＦＥＴ）１１のドレイン電極とが接続さ
れ、Ｅ−ＦＥＴ２のドレイン電極が外部接続端子２０
に、ソース電極が外部接続端子３０にそれぞれ接続され
る。Ｅ−ＦＥＴ１１のゲート電極は電圧入力端子４０
に、Ｅ−ＦＥＴ１２のゲート電極は直列接続点ＣとＤ−
ＦＥＴ１３のゲート電極とに共通接続される。Ｅ−ＦＥ
Ｔ１１のドレイン電圧は外部接続端子２０および３０間
の電圧に応答して上昇した後、再び下降するのでＥ−Ｆ
ＥＴ１２のドレイン電流もその変化に応答して増減す
る。
タを用いて構成できる負性抵抗回路を提供する。 【構成】負性抵抗回路１０は、外部接続端子２０にドレ
イン電極が接続されたＮチャネルディプレション形ＦＥ
Ｔ（Ｄ−ＦＥＴ）１３のソース電極と外部接続端子３０
にソース電極が接続されたＮチャネルエンハンスメント
形ＦＥＴ（Ｅ−ＦＥＴ）１１のドレイン電極とが接続さ
れ、Ｅ−ＦＥＴ２のドレイン電極が外部接続端子２０
に、ソース電極が外部接続端子３０にそれぞれ接続され
る。Ｅ−ＦＥＴ１１のゲート電極は電圧入力端子４０
に、Ｅ−ＦＥＴ１２のゲート電極は直列接続点ＣとＤ−
ＦＥＴ１３のゲート電極とに共通接続される。Ｅ−ＦＥ
Ｔ１１のドレイン電圧は外部接続端子２０および３０間
の電圧に応答して上昇した後、再び下降するのでＥ−Ｆ
ＥＴ１２のドレイン電流もその変化に応答して増減す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路（ＩＣ）
に係わり、特にＩＣチップへの内蔵に適した複数の電界
効果トランジスタ（ＦＥＴ）からなる負性抵抗回路に関
する。
に係わり、特にＩＣチップへの内蔵に適した複数の電界
効果トランジスタ（ＦＥＴ）からなる負性抵抗回路に関
する。
【０００２】
【従来の技術】上記した負性抵抗回路を用いるとＩＣチ
ップに内蔵される記憶回路やフリップフロップ回路を少
ない素子数でその回路構成を単純化でき、さらに多値論
理回路を容易に構成できるので新しい機能をもった回路
を実現することも可能である。
ップに内蔵される記憶回路やフリップフロップ回路を少
ない素子数でその回路構成を単純化でき、さらに多値論
理回路を容易に構成できるので新しい機能をもった回路
を実現することも可能である。
【０００３】そのため、古くはエサキダイオードから最
近の共鳴トンネルダイオードに至る種々の負性抵抗素子
が開発されてきた。しかし、これらの素子はＩＣチップ
内に使用されるバイポーラトランジスタやＦＥＴとはそ
の製造方法が異るために、その負性抵抗素子を用いた回
路は未だ実用化には至っていない。また、共鳴トンネル
ダイオードには室温で負性抵抗特性を得ることが難かし
いという欠点がある。一方、トランジスタやＦＥＴのみ
で回路的に負性抵抗を実現する試みもなされてきた。そ
の一例が「電子情報通信学会論文誌」１９８５年１月，
Ｊ６８−Ｃ巻，第４３ページに記載されている。図６
（ａ）を参照すると上記刊行物に所載の負性抵抗回路
は、接続端子２０および３０の間にＰチャネルディプレ
ション形ＦＥＴ１５およびＮチャネルディプレション形
ＦＥＴ１６が直列接続の状態で互にドレイン電極を接続
して挿入され、それぞれのゲート電極は他方のソース電
極に接続された構成である。
近の共鳴トンネルダイオードに至る種々の負性抵抗素子
が開発されてきた。しかし、これらの素子はＩＣチップ
内に使用されるバイポーラトランジスタやＦＥＴとはそ
の製造方法が異るために、その負性抵抗素子を用いた回
路は未だ実用化には至っていない。また、共鳴トンネル
ダイオードには室温で負性抵抗特性を得ることが難かし
いという欠点がある。一方、トランジスタやＦＥＴのみ
で回路的に負性抵抗を実現する試みもなされてきた。そ
の一例が「電子情報通信学会論文誌」１９８５年１月，
Ｊ６８−Ｃ巻，第４３ページに記載されている。図６
（ａ）を参照すると上記刊行物に所載の負性抵抗回路
は、接続端子２０および３０の間にＰチャネルディプレ
ション形ＦＥＴ１５およびＮチャネルディプレション形
ＦＥＴ１６が直列接続の状態で互にドレイン電極を接続
して挿入され、それぞれのゲート電極は他方のソース電
極に接続された構成である。
【０００４】再び図６（ａ）を参照すると、この負性抵
抗回路は接続端子２０および３０間に供給される電圧が
０Ｖ近傍のときは、Ｐチャネルディプレション形ＦＥＴ
１５およびＮチャネルディプレション形ＦＥＴ１６は共
にオン（ＯＮ）状態にある。
抗回路は接続端子２０および３０間に供給される電圧が
０Ｖ近傍のときは、Ｐチャネルディプレション形ＦＥＴ
１５およびＮチャネルディプレション形ＦＥＴ１６は共
にオン（ＯＮ）状態にある。
【０００５】供給電圧を徐々に増加させていくとそのゲ
ート・ソース間電圧は、Ｐチャネルディプレション形Ｆ
ＥＴ１５では負方向に、Ｎチャネルディプレション形Ｆ
ＥＴ１６では正方向にそれぞれ変化し、双方のＦＥＴは
共にドレイン電流が減少する。この特性を利用して負性
抵抗特性を実現している。この負性抵抗回路を構成する
ＦＥＴはディプレション形にすることが必要であるが、
エンハンスメント形で構成した例が特願平１−５８６９
３号公報に記載されている。図６（ｂ）を参照するとこ
の公報所載の負性抵抗回路は、Ｐチャネル形ＦＥＴ１７
の基板端子およびＮチャネル形ＦＥＴ１８のドレイン電
極が接続され、またＮチャネル形ＦＥＴ１７の基板端子
およびＰチャネル形ＦＥＴ１８のドレイン電極が接続さ
れ、Ｐチャネル形ＦＥＴ１７のソース電極が接続端子２
０にゲート電極が端子５０に、Ｎチャネル形ＦＥＴ１８
のソース電極が接続端子３０に、ゲート電極が端子６０
にそれぞれ接続された構成である。
ート・ソース間電圧は、Ｐチャネルディプレション形Ｆ
ＥＴ１５では負方向に、Ｎチャネルディプレション形Ｆ
ＥＴ１６では正方向にそれぞれ変化し、双方のＦＥＴは
共にドレイン電流が減少する。この特性を利用して負性
抵抗特性を実現している。この負性抵抗回路を構成する
ＦＥＴはディプレション形にすることが必要であるが、
エンハンスメント形で構成した例が特願平１−５８６９
３号公報に記載されている。図６（ｂ）を参照するとこ
の公報所載の負性抵抗回路は、Ｐチャネル形ＦＥＴ１７
の基板端子およびＮチャネル形ＦＥＴ１８のドレイン電
極が接続され、またＮチャネル形ＦＥＴ１７の基板端子
およびＰチャネル形ＦＥＴ１８のドレイン電極が接続さ
れ、Ｐチャネル形ＦＥＴ１７のソース電極が接続端子２
０にゲート電極が端子５０に、Ｎチャネル形ＦＥＴ１８
のソース電極が接続端子３０に、ゲート電極が端子６０
にそれぞれ接続された構成である。
【０００６】再び図６（ｂ）を参照すると、この負性抵
抗回路は、Ｎチャネル形ＦＥＴ１８のソース電極側接続
端子３０の電圧に対してＮチャネル形ＦＥＴ１８の基板
電位がソース電極電位と同一な場合のＮチャネル形ＦＥ
Ｔ１８のしきい値電圧と基板電位がソース電極電位より
低い場合のＮチャネル形ＦＥＴ１８のしきい値電圧との
間にある電圧がゲート電極側端子６０に供給され、Ｐチ
ャネル形ＦＥＴ１７のソース電極側端子２０に供給され
る電圧に対して基板電位がソース電極電位と同一な場合
のＰチャネル形ＦＥＴ１７のしきい値電圧と基板電位が
ソース電極電位より高い場合のＰチャネル形ＦＥＴ１７
のしきい値電圧との間にある電圧がゲート電極側端子５
０に供給される。このようにして負性抵抗回路を得てい
る。すなわち、この負性抵抗回路がオフ（ＯＦＦ）状態
からＯＮ状態へ移行する場合は、ゲート電極側端子５０
および６０のいずれか一方または両方の供給電位を変化
させ、少なくとも一のＦＥＴをＯＮ状態にすればよい。
または接続端子２０および３０間の電圧を大きくしてＦ
ＥＴ１７および１８のいずれか一方のドレイン・ソース
電極間電圧がその耐圧を越えて他方のＦＥＴの基板に電
流が流れ込むことによってもできる。また、ＯＮ状態か
らＯＦＦ状態へ移行する場合は、接続端子２０および３
０間の電位差を０Ｖにして回路全体の電流を０にする
か、ゲート電極側端子５０および６０のいずれか一方ま
たは両方のゲート電極電圧を変化させて、ＦＥＴ１７お
よび１８のいずれか一方または両方をＯＦＦ状態にす
る。
抗回路は、Ｎチャネル形ＦＥＴ１８のソース電極側接続
端子３０の電圧に対してＮチャネル形ＦＥＴ１８の基板
電位がソース電極電位と同一な場合のＮチャネル形ＦＥ
Ｔ１８のしきい値電圧と基板電位がソース電極電位より
低い場合のＮチャネル形ＦＥＴ１８のしきい値電圧との
間にある電圧がゲート電極側端子６０に供給され、Ｐチ
ャネル形ＦＥＴ１７のソース電極側端子２０に供給され
る電圧に対して基板電位がソース電極電位と同一な場合
のＰチャネル形ＦＥＴ１７のしきい値電圧と基板電位が
ソース電極電位より高い場合のＰチャネル形ＦＥＴ１７
のしきい値電圧との間にある電圧がゲート電極側端子５
０に供給される。このようにして負性抵抗回路を得てい
る。すなわち、この負性抵抗回路がオフ（ＯＦＦ）状態
からＯＮ状態へ移行する場合は、ゲート電極側端子５０
および６０のいずれか一方または両方の供給電位を変化
させ、少なくとも一のＦＥＴをＯＮ状態にすればよい。
または接続端子２０および３０間の電圧を大きくしてＦ
ＥＴ１７および１８のいずれか一方のドレイン・ソース
電極間電圧がその耐圧を越えて他方のＦＥＴの基板に電
流が流れ込むことによってもできる。また、ＯＮ状態か
らＯＦＦ状態へ移行する場合は、接続端子２０および３
０間の電位差を０Ｖにして回路全体の電流を０にする
か、ゲート電極側端子５０および６０のいずれか一方ま
たは両方のゲート電極電圧を変化させて、ＦＥＴ１７お
よび１８のいずれか一方または両方をＯＦＦ状態にす
る。
【０００７】
【発明が解決しようとする課題】上述した従来技術の負
性抵抗回路は、Ｐチャネル形ＦＥＴおよびＮチャネル形
ＦＥＴの２種類の導電形ＦＥＴが必要であるため、Ｎチ
ャネル形ＭＯＳＦＥＴ、ＥＣＬ（ｅｍｉｔｔｅｒ ｃｏ
ｕｐｌｅｄ ｌｏｇｉｃ）、あるいはＧａＡｓ（ｇａｌ
ｌｉｕｍ ａｒｓｅｎｉｄ）ＦＥＴを用いたＤＣＦＬ
（ｄｉｒｅｃｔ ｃｏｕｐｌｅｄ ｆｉｅｌｄ ｅｆｆ
ｅｃｔ ｔｒａｎｓｉｓｔｏｒ ｌｏｇｉｃ）のように
単一の導電形ＦＥＴを用いて構成される回路では使用で
きないという欠点があった。また、この欠点はバイポー
ラトランジスタを用いて同様の回路を構成した場合にも
存在する。
性抵抗回路は、Ｐチャネル形ＦＥＴおよびＮチャネル形
ＦＥＴの２種類の導電形ＦＥＴが必要であるため、Ｎチ
ャネル形ＭＯＳＦＥＴ、ＥＣＬ（ｅｍｉｔｔｅｒ ｃｏ
ｕｐｌｅｄ ｌｏｇｉｃ）、あるいはＧａＡｓ（ｇａｌ
ｌｉｕｍ ａｒｓｅｎｉｄ）ＦＥＴを用いたＤＣＦＬ
（ｄｉｒｅｃｔ ｃｏｕｐｌｅｄ ｆｉｅｌｄ ｅｆｆ
ｅｃｔ ｔｒａｎｓｉｓｔｏｒ ｌｏｇｉｃ）のように
単一の導電形ＦＥＴを用いて構成される回路では使用で
きないという欠点があった。また、この欠点はバイポー
ラトランジスタを用いて同様の回路を構成した場合にも
存在する。
【０００８】本発明の目的は、上述の欠点に鑑みなされ
たものであり、同一導電形のＦＥＴを用いて構成した負
性抵抗回路を提供することにある。
たものであり、同一導電形のＦＥＴを用いて構成した負
性抵抗回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の特徴は、電流入
力端子および電流出力端子とその電流入出力端子間の電
流を制限する制御端子とをそれぞれ有する第１および第
２の各素子と負荷素子とを備え、前記負荷素子および前
記第１の素子が直列接続された直列接続回路と前記第２
の素子とが第１および第２の外部接続端子間に互いに並
列接続の状態で挿入され、前記第１の素子の制御端子が
前記第１の外部接続端子との間に所定の制御電圧が供給
される制御電圧入力端子に接続され、前記第２の素子の
制御端子が前記直列接続回路の直列接続点に接続されて
負性抵抗回路が構成されることにある。
力端子および電流出力端子とその電流入出力端子間の電
流を制限する制御端子とをそれぞれ有する第１および第
２の各素子と負荷素子とを備え、前記負荷素子および前
記第１の素子が直列接続された直列接続回路と前記第２
の素子とが第１および第２の外部接続端子間に互いに並
列接続の状態で挿入され、前記第１の素子の制御端子が
前記第１の外部接続端子との間に所定の制御電圧が供給
される制御電圧入力端子に接続され、前記第２の素子の
制御端子が前記直列接続回路の直列接続点に接続されて
負性抵抗回路が構成されることにある。
【００１０】本発明の他の特徴は、電流入力端子および
電流出力端子とその電流入出力端子間の電流を制限する
制御端子とをそれぞれ有する第１および第２の各素子と
負荷素子とを備え、前記負荷素子および前記第１の素子
が直列接続された直列接続回路と前記第２の素子とが第
１および第２の外部接続端子間に互いに並列接続の状態
で挿入され前記第１の素子の制御端子が前記第１の外部
接続端子との間に所定の制御電圧が供給される制御電圧
入力端子に接続され前記第２の素子の制御端子が前記直
列接続回路の直列接続点に接続された負性抵抗回路の、
前記第２の外部接続端子および接地電位間に駆動素子が
挿入接続され、その駆動素子の制御端子が入力端子に、
前記第２の外部接続端子が出力端子に、前記第１の外部
接続端子が電源電位にそれぞれ接続されてヒシテリシス
特性を有するインバータ回路を構成することにある。
電流出力端子とその電流入出力端子間の電流を制限する
制御端子とをそれぞれ有する第１および第２の各素子と
負荷素子とを備え、前記負荷素子および前記第１の素子
が直列接続された直列接続回路と前記第２の素子とが第
１および第２の外部接続端子間に互いに並列接続の状態
で挿入され前記第１の素子の制御端子が前記第１の外部
接続端子との間に所定の制御電圧が供給される制御電圧
入力端子に接続され前記第２の素子の制御端子が前記直
列接続回路の直列接続点に接続された負性抵抗回路の、
前記第２の外部接続端子および接地電位間に駆動素子が
挿入接続され、その駆動素子の制御端子が入力端子に、
前記第２の外部接続端子が出力端子に、前記第１の外部
接続端子が電源電位にそれぞれ接続されてヒシテリシス
特性を有するインバータ回路を構成することにある。
【００１１】
【実施例】本発明の実施例について図面を参照しながら
説明する。
説明する。
【００１２】図１は本発明の第１の実施例の回路図、図
２はこの実施例の内部電圧特性を示す図である。また図
３はこの実施例の電流特性を示す図である。
２はこの実施例の内部電圧特性を示す図である。また図
３はこの実施例の電流特性を示す図である。
【００１３】図１を参照すると、この図に示した本発明
の負性抵抗回路１０は、第１のＮチャネルエンハンスメ
ント形ＦＥＴ（Ｅ−ＦＥＴ）１１および第２のＥ−ＦＥ
Ｔ１２と負荷素子となるＮチャネルディプレション形Ｆ
ＥＴ（Ｄ−ＦＥＴ）１３と外部接続端子２０および３０
と制御電圧入力端子４０とを備え、外部接続端子２０に
ドレイン電極が接続されたＤ−ＦＥＴ１３のソース電極
と外部接続端子３０にソース電極が接続されたＥ−ＦＥ
Ｔ１１のドレイン電極とが接続された直列接続回路に対
して並列接続の状態で、Ｅ−ＦＥＴ１２のドレイン電極
が外部接続端子２０に、ソース電極が外部接続端子３０
にそれぞれ接続される。Ｅ−ＦＥＴ１１のゲート電極が
制御電圧入力端子４０に接続され、Ｅ−ＦＥＴ１２のゲ
ート電極がＤ−ＦＥＴ１３およびＥ−ＦＥＴ１１の直列
接続点ＣとＤ−ＦＥＴ１３のゲート電極とに共通接続さ
れた構成になっている。
の負性抵抗回路１０は、第１のＮチャネルエンハンスメ
ント形ＦＥＴ（Ｅ−ＦＥＴ）１１および第２のＥ−ＦＥ
Ｔ１２と負荷素子となるＮチャネルディプレション形Ｆ
ＥＴ（Ｄ−ＦＥＴ）１３と外部接続端子２０および３０
と制御電圧入力端子４０とを備え、外部接続端子２０に
ドレイン電極が接続されたＤ−ＦＥＴ１３のソース電極
と外部接続端子３０にソース電極が接続されたＥ−ＦＥ
Ｔ１１のドレイン電極とが接続された直列接続回路に対
して並列接続の状態で、Ｅ−ＦＥＴ１２のドレイン電極
が外部接続端子２０に、ソース電極が外部接続端子３０
にそれぞれ接続される。Ｅ−ＦＥＴ１１のゲート電極が
制御電圧入力端子４０に接続され、Ｅ−ＦＥＴ１２のゲ
ート電極がＤ−ＦＥＴ１３およびＥ−ＦＥＴ１１の直列
接続点ＣとＤ−ＦＥＴ１３のゲート電極とに共通接続さ
れた構成になっている。
【００１４】図２および図３を併せて参照すると、本実
施例の負性抵抗回路１０は外部接続端子２０および３０
間に供給される電圧Ｖが上昇すると直列接続点Ｃおよび
外部接続端子３０間の電圧Ｖ１は０Ｖから徐々にハイ
（Ｈ）レベルに向って上昇する（図２−Ｔ１）。このと
きＥ−ＦＥＴ１１はＯＦＦ状態にあるから電圧Ｖ１は電
圧Ｖに等しい。さらにＥ−ＦＥＴ１１のしきい値電圧を
Ｖｔ１とすると、電圧Ｖが電圧Ｖ０＋Ｖｔ１を越えたと
きに電圧Ｖ１はしきい値電圧Ｖｔ１よりも大きくなる。
そのためＥ−ＦＥＴ１１にドレイン電流が流れ始め電圧
Ｖ１は下降する（図２−Ｔ２）。このときの電圧Ｖ１の
極大値は電圧Ｖ０＋Ｖｔ１よりも少し高い値になる。
施例の負性抵抗回路１０は外部接続端子２０および３０
間に供給される電圧Ｖが上昇すると直列接続点Ｃおよび
外部接続端子３０間の電圧Ｖ１は０Ｖから徐々にハイ
（Ｈ）レベルに向って上昇する（図２−Ｔ１）。このと
きＥ−ＦＥＴ１１はＯＦＦ状態にあるから電圧Ｖ１は電
圧Ｖに等しい。さらにＥ−ＦＥＴ１１のしきい値電圧を
Ｖｔ１とすると、電圧Ｖが電圧Ｖ０＋Ｖｔ１を越えたと
きに電圧Ｖ１はしきい値電圧Ｖｔ１よりも大きくなる。
そのためＥ−ＦＥＴ１１にドレイン電流が流れ始め電圧
Ｖ１は下降する（図２−Ｔ２）。このときの電圧Ｖ１の
極大値は電圧Ｖ０＋Ｖｔ１よりも少し高い値になる。
【００１５】ここでＥ−ＦＥＴ１２のしきい値電圧Ｖｔ
２を電圧Ｖ１の極大値よりも小さく選び、また電圧Ｖ０
が極大値のときのＥ−ＦＥＴ１２の電流をＥ−ＦＥＴ１
１の電流よりも大きくなるようにＥ−ＦＥＴ１２のゲー
ト幅あるいは電圧Ｖ１の値を設計すると、外部接続端子
２０から同３０に流れる電流が電圧Ｖ１の上昇と共に増
加し（図３−Ｔ１）電圧Ｖ１の極大値近傍（図２−Ｖ１
ｍａｘ）で極大となる特性（図３−Ｔ２のＩｍａｘ）、
すなわち負性抵抗特性が得られる。
２を電圧Ｖ１の極大値よりも小さく選び、また電圧Ｖ０
が極大値のときのＥ−ＦＥＴ１２の電流をＥ−ＦＥＴ１
１の電流よりも大きくなるようにＥ−ＦＥＴ１２のゲー
ト幅あるいは電圧Ｖ１の値を設計すると、外部接続端子
２０から同３０に流れる電流が電圧Ｖ１の上昇と共に増
加し（図３−Ｔ１）電圧Ｖ１の極大値近傍（図２−Ｖ１
ｍａｘ）で極大となる特性（図３−Ｔ２のＩｍａｘ）、
すなわち負性抵抗特性が得られる。
【００１６】ここで図２は、各ＦＥＴのしきい値電圧を
Ｅ−ＦＥＴ１１および１２は共に０．１Ｖ、Ｄ−ＦＥＴ
１３は−０．４Ｖに、ゲート幅をＥ−ＦＥＴ１１は５μ
ｍ、Ｅ−ＦＥＴ１２は２０μｍおよびＤ−ＦＥＴ１３は
３．５μｍに、電圧Ｖ０を０．４Ｖにそれぞれ設定した
ときの電圧Ｖおよび電圧Ｖ１の関係を示した特性曲線で
ある。また図３はそのときの外部接続端子２０および３
０間の電流電圧特性を示し、電圧Ｖが約０．７Ｖから
０．９Ｖの電圧領域（図３−Ｔ２）で負性抵抗が得られ
た。
Ｅ−ＦＥＴ１１および１２は共に０．１Ｖ、Ｄ−ＦＥＴ
１３は−０．４Ｖに、ゲート幅をＥ−ＦＥＴ１１は５μ
ｍ、Ｅ−ＦＥＴ１２は２０μｍおよびＤ−ＦＥＴ１３は
３．５μｍに、電圧Ｖ０を０．４Ｖにそれぞれ設定した
ときの電圧Ｖおよび電圧Ｖ１の関係を示した特性曲線で
ある。また図３はそのときの外部接続端子２０および３
０間の電流電圧特性を示し、電圧Ｖが約０．７Ｖから
０．９Ｖの電圧領域（図３−Ｔ２）で負性抵抗が得られ
た。
【００１７】本実施例では、Ｅ−ＦＥＴ１１の負荷素子
としてゲート・ソース電極間を接続したＤ−ＦＥＴ１３
を用いたが抵抗素子を用いても同様な負性抵抗特性が得
られる。またしきい値電圧Ｖｔ２を電圧Ｖ０＋Ｖ１より
も小さくできればよいことから、Ｅ−ＦＥＴ１２にしき
い値電圧が負となるディプレション形を用いることも可
能である。さらにＦＥＴに限らずバイポーラトランジス
タを用いて本実施例と同様な負性抵抗回路を構成するこ
とができる。
としてゲート・ソース電極間を接続したＤ−ＦＥＴ１３
を用いたが抵抗素子を用いても同様な負性抵抗特性が得
られる。またしきい値電圧Ｖｔ２を電圧Ｖ０＋Ｖ１より
も小さくできればよいことから、Ｅ−ＦＥＴ１２にしき
い値電圧が負となるディプレション形を用いることも可
能である。さらにＦＥＴに限らずバイポーラトランジス
タを用いて本実施例と同様な負性抵抗回路を構成するこ
とができる。
【００１８】図４および図５を参照すると、これらの図
に回路図および入出力特性の図を示した第２の実施例は
前述した第１の実施例をヒシテリシス特性をもつインバ
ータ回路へ適用した例である。第１の実施例の負性抵抗
回路１０と異るところは外部接続端子２０が電源電位Ｖ
ＤＤに供給され、制御電圧入力端子４０が制御電圧入力
端子４００に接続され、外部接続端子３０が出力端子３
００に接続され、外部接続端子３０および接地電位間に
駆動ＦＥＴとしてＥ−ＦＥＴ１４が挿入されそのゲート
電極に入力端子５００が接続されたことである。
に回路図および入出力特性の図を示した第２の実施例は
前述した第１の実施例をヒシテリシス特性をもつインバ
ータ回路へ適用した例である。第１の実施例の負性抵抗
回路１０と異るところは外部接続端子２０が電源電位Ｖ
ＤＤに供給され、制御電圧入力端子４０が制御電圧入力
端子４００に接続され、外部接続端子３０が出力端子３
００に接続され、外部接続端子３０および接地電位間に
駆動ＦＥＴとしてＥ−ＦＥＴ１４が挿入されそのゲート
電極に入力端子５００が接続されたことである。
【００１９】それ以外の構成は第１の実施例と同様であ
り、対応する各部位には同一の符号を付して構成の説明
は省略する。
り、対応する各部位には同一の符号を付して構成の説明
は省略する。
【００２０】図４および図５を併せて参照すると、Ｅ−
ＦＥＴ１１のゲート電極に接続された制御電圧入力端子
４０および外部接続端子２０の間には対応する端子４０
０および２００を介して電圧Ｖ０が供給され、さらに外
部接続端子２０には端子４００を介して電源電位ＶＤＤ
が供給されている。ここで各ＦＥＴのしきい値電圧はＥ
−ＦＥＴ１１，１２および１３は共に０．１Ｖ、Ｄ−Ｆ
ＥＴ１３は０．４Ｖであり、またゲート幅はＥ−ＦＥＴ
１１が５μｍ、Ｅ−ＦＥＴ１２が２０μｍ、Ｅ−ＦＥＴ
１４が３０μｍ、およびＤ−ＦＥＴ１３が３．５μｍで
あり、電圧Ｖ０は０．４Ｖ、電源電位ＶＤＤは２Ｖとし
た。
ＦＥＴ１１のゲート電極に接続された制御電圧入力端子
４０および外部接続端子２０の間には対応する端子４０
０および２００を介して電圧Ｖ０が供給され、さらに外
部接続端子２０には端子４００を介して電源電位ＶＤＤ
が供給されている。ここで各ＦＥＴのしきい値電圧はＥ
−ＦＥＴ１１，１２および１３は共に０．１Ｖ、Ｄ−Ｆ
ＥＴ１３は０．４Ｖであり、またゲート幅はＥ−ＦＥＴ
１１が５μｍ、Ｅ−ＦＥＴ１２が２０μｍ、Ｅ−ＦＥＴ
１４が３０μｍ、およびＤ−ＦＥＴ１３が３．５μｍで
あり、電圧Ｖ０は０．４Ｖ、電源電位ＶＤＤは２Ｖとし
た。
【００２１】上記した条件におけるこの負性抵抗回路１
０を適用したヒシテリシス特性をもつインバータ回路１
００の入出力特性を示した図５を参照すると、制御電圧
入力端子４００に供給される入力電圧を０ＶからＨレベ
ルに向って上昇させたときの出力端子３００における出
力電圧との関係を特性曲線Ａで、２ＶからＬレベルに向
って下降させたときの関係を特性曲線Ｂで表わしてあ
る。これらの特性曲線によれば本実施例のインバータ回
路１００はヒシテリシス特性をもった入出力特性が得ら
れており、本実施例を記憶回路およびフリップフロップ
等の回路に応用することが可能である。
０を適用したヒシテリシス特性をもつインバータ回路１
００の入出力特性を示した図５を参照すると、制御電圧
入力端子４００に供給される入力電圧を０ＶからＨレベ
ルに向って上昇させたときの出力端子３００における出
力電圧との関係を特性曲線Ａで、２ＶからＬレベルに向
って下降させたときの関係を特性曲線Ｂで表わしてあ
る。これらの特性曲線によれば本実施例のインバータ回
路１００はヒシテリシス特性をもった入出力特性が得ら
れており、本実施例を記憶回路およびフリップフロップ
等の回路に応用することが可能である。
【００２２】
【発明の効果】以上説明したように、本発明の負性抵抗
回路は、２個の同一導電型ＦＥＴおよび負荷素子を備
え、異なる導電型の素子を必要としないので、ＮＭＯ
Ｓ、ＧａＡｓ、およびＥＣＬ回路等の同一導電形素子の
みからなるＩＣチップに内蔵させることができるという
効果を有する。また負性抵抗回路を用いないメモリセル
およびフリップフロップ、あるいは多値論理回路等より
も少ない素子数で構成できるという効果も有する。
回路は、２個の同一導電型ＦＥＴおよび負荷素子を備
え、異なる導電型の素子を必要としないので、ＮＭＯ
Ｓ、ＧａＡｓ、およびＥＣＬ回路等の同一導電形素子の
みからなるＩＣチップに内蔵させることができるという
効果を有する。また負性抵抗回路を用いないメモリセル
およびフリップフロップ、あるいは多値論理回路等より
も少ない素子数で構成できるという効果も有する。
【図１】本発明の第１の実施例を示す回路図である。
【図２】第１の実施例の内部電圧特性の図である。
【図３】第１の実施例の電流電圧特性の図である。
【図４】本発明の第２の実施例を示す回路図である。
【図５】第２の実施例の入出力特性の図である。
【図６】（ａ）は従来の負性抵抗回路の一例を示す回路
図である。（ｂ）は従来の負性抵抗回路の他の例を示す
回路図である。
図である。（ｂ）は従来の負性抵抗回路の他の例を示す
回路図である。
１０ 負性抵抗回路 １１，１２，１４ Ｎチャネルエンハンスメント形Ｆ
ＥＴ １３ Ｎチャネルデプレション形ＦＥＴ ２０，３０ 外部接続端子 ４０，４００ 制御電圧入力端子 １００ ヒシテリシス特性をもつインバータ回路 ２００ 電源電位（ＶＤＤ） ３００ 出力端子 ５００ 入力端子
ＥＴ １３ Ｎチャネルデプレション形ＦＥＴ ２０，３０ 外部接続端子 ４０，４００ 制御電圧入力端子 １００ ヒシテリシス特性をもつインバータ回路 ２００ 電源電位（ＶＤＤ） ３００ 出力端子 ５００ 入力端子
Claims (2)
- 【請求項１】 電流入力端子および電流出力端子とその
電流入出力端子間の電流を制限する制御端子とをそれぞ
れ有する第１および第２の各素子と負荷素子とを備え、
前記負荷素子および前記第１の素子が直列接続された直
列接続回路と前記第２の素子とが第１および第２の外部
接続端子間に互いに並列接続の状態で挿入され、前記第
１の素子の制御端子が前記第１の外部接続端子との間に
所定の制御電圧が供給される制御電圧入力端子に接続さ
れ、前記第２の素子の制御端子が前記直列接続回路の直
列接続点に接続されて負性抵抗回路が構成されることを
特徴とする半導体集積回路。 - 【請求項２】 電流入力端子および電流出力端子とその
電流入出力端子間の電流を制限する制御端子とをそれぞ
れ有する第１および第２の各素子と負荷素子とを備え、
前記負荷素子および前記第１の素子が直列接続された直
列接続回路と前記第２の素子とが第１および第２の外部
接続端子間に互いに並列接続の状態で挿入され前記第１
の素子の制御端子が前記第１の外部接続端子との間に所
定の制御電圧が供給される制御電圧入力端子に接続され
前記第２の素子の制御端子が前記直列接続回路の直列接
続点に接続された負性抵抗回路の、前記第２の外部接続
端子および接地電位間に駆動素子が挿入接続され、その
駆動素子の制御端子が入力端子に、前記第２の外部接続
端子が出力端子に、前記第１の外部接続端子が電源電位
にそれぞれ接続されてヒシテリシス特性を有するインバ
ータ回路を構成することを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5122227A JPH06334480A (ja) | 1993-05-25 | 1993-05-25 | 半導体集積回路 |
| US08/235,877 US5537076A (en) | 1993-05-25 | 1994-05-02 | Negative resistance circuit and inverter circuit including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5122227A JPH06334480A (ja) | 1993-05-25 | 1993-05-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334480A true JPH06334480A (ja) | 1994-12-02 |
Family
ID=14830720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5122227A Pending JPH06334480A (ja) | 1993-05-25 | 1993-05-25 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5537076A (ja) |
| JP (1) | JPH06334480A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773996A (en) * | 1995-05-22 | 1998-06-30 | Nippon Telegraph And Telephone Corporation | Multiple-valued logic circuit |
| US6583657B1 (en) * | 2002-06-20 | 2003-06-24 | International Business Machines Corporation | Single-edge clock adjustment circuits for PLL-compatible, dynamic duty-cycle correction circuits |
| US7005711B2 (en) * | 2002-12-20 | 2006-02-28 | Progressant Technologies, Inc. | N-channel pull-up element and logic circuit |
| JP4019376B2 (ja) * | 2004-03-23 | 2007-12-12 | 株式会社リコー | キャパシタ充電用半導体装置 |
| US7422285B2 (en) * | 2005-09-30 | 2008-09-09 | Innovative Biomechanical Solutions, L.L.C. | Vehicle seating system and method for reducing fatigue |
| US7566096B2 (en) * | 2005-09-30 | 2009-07-28 | Innovative Biomechanical Solutions, Incorporated | Vehicle seating system and method for reducing fatigue |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5179589A (ja) * | 1975-01-06 | 1976-07-10 | Hitachi Ltd | |
| JPS55115730A (en) * | 1979-02-28 | 1980-09-05 | Nec Corp | Switching circuit |
| JPS6028415A (ja) * | 1983-07-22 | 1985-02-13 | ロ−ド・コ−ポレ−シヨン | ターポリマーラテックス接着剤組成物 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5211199B1 (ja) * | 1970-05-27 | 1977-03-29 | ||
| US4117353A (en) * | 1976-12-23 | 1978-09-26 | General Electric Company | Controlled current sink |
| JPS60180216A (ja) * | 1984-02-28 | 1985-09-14 | Fujitsu Ltd | 電圧検知回路 |
| US4575859A (en) * | 1984-03-23 | 1986-03-11 | At&T Teletype Corporation | Receiver for digital signals |
| JPH0756613B2 (ja) * | 1984-09-10 | 1995-06-14 | シャープ株式会社 | 基準電圧発生回路 |
| JPH0746506B2 (ja) * | 1985-09-30 | 1995-05-17 | 株式会社東芝 | 半導体メモリ装置 |
| JPS6458693A (en) * | 1987-08-22 | 1989-03-06 | Sunao Matsuda | Screw-cam connecting operating corkscrew |
| US4956691A (en) * | 1989-03-24 | 1990-09-11 | Delco Electronics Corporation | NMOS driver circuit for CMOS circuitry |
| JP2821714B2 (ja) * | 1991-07-09 | 1998-11-05 | マイクロ・リニア・コーポレーション | 交差導通電流を減少させる電力用ｍｏｓｆｅｔ駆動回路 |
-
1993
- 1993-05-25 JP JP5122227A patent/JPH06334480A/ja active Pending
-
1994
- 1994-05-02 US US08/235,877 patent/US5537076A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5179589A (ja) * | 1975-01-06 | 1976-07-10 | Hitachi Ltd | |
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| JPS6028415A (ja) * | 1983-07-22 | 1985-02-13 | ロ−ド・コ−ポレ−シヨン | ターポリマーラテックス接着剤組成物 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5537076A (en) | 1996-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960702 |