JP3334741B2 - 半導体入力回路 - Google Patents
半導体入力回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路で
使用する半導体入力回路に係り、特に、内部回路に使用
する電源電圧よりも高い電位の信号を入力し、ＳＯＩ(S
ilocon On Insurator)基板上に作成される集積回路に好
適な半導体入力回路に関する。
使用する半導体入力回路に係り、特に、内部回路に使用
する電源電圧よりも高い電位の信号を入力し、ＳＯＩ(S
ilocon On Insurator)基板上に作成される集積回路に好
適な半導体入力回路に関する。
【０００２】
【従来の技術】図４は、従来の半導体入力回路ＳＩ４の
構成を示す図である。
構成を示す図である。
【０００３】従来の半導体入力回路ＳＩ４は、サージ保
護回路２０と、信号レベル低下回路４０とで構成されて
いる。
護回路２０と、信号レベル低下回路４０とで構成されて
いる。
【０００４】半導体入力回路ＳＩ４は、パッド１０から
信号を入力し、パッド１０とサージ保護回路２０の入力
端子との間に、入力信号線Ｌ１が接続され、この入力信
号線Ｌ１が信号レベル低下回路４０の入力端子に接続さ
れている。信号レベル低下回路４０の出力端子は、出力
信号線Ｌ２を介して内部回路５０の入力端子に接続さ
れ、信号レベル低下回路４０の電源線ＶＤＤと内部回路
５０の電源線ＶＤＤとは共通である。
信号を入力し、パッド１０とサージ保護回路２０の入力
端子との間に、入力信号線Ｌ１が接続され、この入力信
号線Ｌ１が信号レベル低下回路４０の入力端子に接続さ
れている。信号レベル低下回路４０の出力端子は、出力
信号線Ｌ２を介して内部回路５０の入力端子に接続さ
れ、信号レベル低下回路４０の電源線ＶＤＤと内部回路
５０の電源線ＶＤＤとは共通である。
【０００５】サージ保護回路２０は、ＮチャネルＭＯＳ
トランジスタ２１とＮチャネルＭＯＳトランジスタ２２
とで構成されている。ＮチャネルＭＯＳトランジスタ２
１は、そのドレインが、パッド１０に接続され、そのゲ
ートが、ＬＳＩ内の高電位の電源線ＶＤＤに接続され、
そのソースが、ＮチャネルＭＯＳトランジスタ２２のド
レインに接続されている。ＮチャネルＭＯＳトランジス
タ２２のゲートとソースとは、ＬＳＩ内の低電位の電源
線ＧＮＤに接続されている。
トランジスタ２１とＮチャネルＭＯＳトランジスタ２２
とで構成されている。ＮチャネルＭＯＳトランジスタ２
１は、そのドレインが、パッド１０に接続され、そのゲ
ートが、ＬＳＩ内の高電位の電源線ＶＤＤに接続され、
そのソースが、ＮチャネルＭＯＳトランジスタ２２のド
レインに接続されている。ＮチャネルＭＯＳトランジス
タ２２のゲートとソースとは、ＬＳＩ内の低電位の電源
線ＧＮＤに接続されている。
【０００６】信号レベル低下回路４０は、ＮチャネルＭ
ＯＳトランジスタ４１と、ＰチャネルＭＯＳトランジス
タ４２と、インバータ４３とで構成されている。Ｎチャ
ネルＭＯＳトランジスタ４１は、そのドレインが、信号
レベル低下回路４０の入力端子に接続され、そのゲート
は、高電位の電源線ＶＤＤに接続され、そのソースは、
ＰチャネルＭＯＳトランジスタ４２のドレインとインバ
ータ４３の入力端子とに接続されている。ＰチャネルＭ
ＯＳトランジスタ４２は、そのゲートが、インバータ４
３の出力端子に接続され、そのソースが、高電位の電源
線ＶＤＤに接続されている。インバータ４３の出力端子
は、内部回路５０の入力端子に接続されている。
ＯＳトランジスタ４１と、ＰチャネルＭＯＳトランジス
タ４２と、インバータ４３とで構成されている。Ｎチャ
ネルＭＯＳトランジスタ４１は、そのドレインが、信号
レベル低下回路４０の入力端子に接続され、そのゲート
は、高電位の電源線ＶＤＤに接続され、そのソースは、
ＰチャネルＭＯＳトランジスタ４２のドレインとインバ
ータ４３の入力端子とに接続されている。ＰチャネルＭ
ＯＳトランジスタ４２は、そのゲートが、インバータ４
３の出力端子に接続され、そのソースが、高電位の電源
線ＶＤＤに接続されている。インバータ４３の出力端子
は、内部回路５０の入力端子に接続されている。
【０００７】従来の半導体入力回路ＳＩ４において、高
電位の電源線ＶＤＤの電圧をたとえば２．０Ｖとした場
合、その動作時に、ハイレベル３．３Ｖ、ローレベル０
Ｖの信号が入力され、つまり、ハイレベルの電圧が高電
位の電源線ＶＤＤの電圧よりも高い値で入力される。
電位の電源線ＶＤＤの電圧をたとえば２．０Ｖとした場
合、その動作時に、ハイレベル３．３Ｖ、ローレベル０
Ｖの信号が入力され、つまり、ハイレベルの電圧が高電
位の電源線ＶＤＤの電圧よりも高い値で入力される。
【０００８】ここで、縦列接続された２段のＮチャネル
ＭＯＳトランジスタ２１、２２によってサージ保護回路
２０が構成されているが、ＮチャネルＭＯＳトランジス
タ２１、２２のそれぞれのソース・ドレイン間でブレー
クダウンを起こさないように設計されている。この点
は、特開平７−１６００３３号に示されている。
ＭＯＳトランジスタ２１、２２によってサージ保護回路
２０が構成されているが、ＮチャネルＭＯＳトランジス
タ２１、２２のそれぞれのソース・ドレイン間でブレー
クダウンを起こさないように設計されている。この点
は、特開平７−１６００３３号に示されている。
【０００９】また、信号レベル低下回路４０は、入力信
号のハイレベル３．３Ｖを、ＶＤＤの電圧値２．０Ｖに
低下させ、出力している。この点は、特開昭６２−１４
５９１８号に開示されている。内部回路５０内のＭＯＳ
トランジスタのゲートに、入力信号のハイレベル３．３
Ｖを与えると、ゲート酸化膜の信頼性が低下するが、こ
の信頼性低下を防ぐために、入力信号のレベルを低下さ
せている。つまり、信号レベル低下回路４０において、
ＮチャネルＭＯＳトランジスタ４１のドレイン端子に入
力された３．３Ｖハイレベル入力が、そのソースでは、
ＶＤＤ−Ｖｔｈｎ（ＶｔｈｎはＮチャネルＭＯＳトラン
ジスタの閾値電圧）に低下される。
号のハイレベル３．３Ｖを、ＶＤＤの電圧値２．０Ｖに
低下させ、出力している。この点は、特開昭６２−１４
５９１８号に開示されている。内部回路５０内のＭＯＳ
トランジスタのゲートに、入力信号のハイレベル３．３
Ｖを与えると、ゲート酸化膜の信頼性が低下するが、こ
の信頼性低下を防ぐために、入力信号のレベルを低下さ
せている。つまり、信号レベル低下回路４０において、
ＮチャネルＭＯＳトランジスタ４１のドレイン端子に入
力された３．３Ｖハイレベル入力が、そのソースでは、
ＶＤＤ−Ｖｔｈｎ（ＶｔｈｎはＮチャネルＭＯＳトラン
ジスタの閾値電圧）に低下される。
【００１０】そして、ＰチャネルＭＯＳトランジスタ４
２は、インバータ４３のリーク電流を防ぐために、イン
バータ４３の入力端子（ＮチャネルＭＯＳトランジスタ
４１のソース端子）の電位を、ＶＤＤ−ＶｔｈｎからＶ
ＤＤに引き上げている。つまり、インバータ４３の入力
端子の電位を、ＶＤＤに引き上げず、ＶＤＤ−Ｖｔｈｎ
のままにしておくと、インバータ４３を構成するＮチャ
ネルＭＯＳトランジスタとＰチャネルＭＯＳトランジス
タとがともにオンし、端子ＶＤＤからＧＮＤにリーク電
流として流れるが、インバータ４３の入力端子の電位を
ＶＤＤに引き上げれば、インバータ４３を構成するＮチ
ャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジ
スタとがともにオンすることがなく、リーク電流が流れ
ない。
２は、インバータ４３のリーク電流を防ぐために、イン
バータ４３の入力端子（ＮチャネルＭＯＳトランジスタ
４１のソース端子）の電位を、ＶＤＤ−ＶｔｈｎからＶ
ＤＤに引き上げている。つまり、インバータ４３の入力
端子の電位を、ＶＤＤに引き上げず、ＶＤＤ−Ｖｔｈｎ
のままにしておくと、インバータ４３を構成するＮチャ
ネルＭＯＳトランジスタとＰチャネルＭＯＳトランジス
タとがともにオンし、端子ＶＤＤからＧＮＤにリーク電
流として流れるが、インバータ４３の入力端子の電位を
ＶＤＤに引き上げれば、インバータ４３を構成するＮチ
ャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジ
スタとがともにオンすることがなく、リーク電流が流れ
ない。
【００１１】図５は、従来の半導体入力回路ＳＩ４にサ
ージ電流が流入された場合に、サージ電流が高電位の電
源線ＶＤＤに抜ける経路Ｒ２、Ｒ３を示す図である。
ージ電流が流入された場合に、サージ電流が高電位の電
源線ＶＤＤに抜ける経路Ｒ２、Ｒ３を示す図である。
【００１２】パッド１０を経由したサージ電流は、低電
位の電源線ＧＮＤに抜ける経路もあるが、図５では、高
電位の電源線ＶＤＤに抜ける場合（または逆に考えれば
ＶＤＤから入る場合）を示してある。この場合、低電位
の電源線ＧＮＤはフローティングになっている。
位の電源線ＧＮＤに抜ける経路もあるが、図５では、高
電位の電源線ＶＤＤに抜ける場合（または逆に考えれば
ＶＤＤから入る場合）を示してある。この場合、低電位
の電源線ＧＮＤはフローティングになっている。
【００１３】経路Ｒ２は、サージ電流が、サージ保護回
路２０から低電位の電源線ＧＮＤを経由して内部回路５
０を通り、高電位の電源線ＶＤＤに到る経路である。経
路Ｒ３は、ＮチャネルＭＯＳトランジスタ４１、Ｐチャ
ネルＭＯＳトランジスタ４２を通って、高電位の電源線
ＶＤＤに到る経路である。ここで、信号レベル低下回路
４０中のインバータ４３の入力端子であるゲート酸化膜
のブレークダウン電位が高ので、インバータ４３を経由
する経路Ｒ３のブレークダウン電位は高い。
路２０から低電位の電源線ＧＮＤを経由して内部回路５
０を通り、高電位の電源線ＶＤＤに到る経路である。経
路Ｒ３は、ＮチャネルＭＯＳトランジスタ４１、Ｐチャ
ネルＭＯＳトランジスタ４２を通って、高電位の電源線
ＶＤＤに到る経路である。ここで、信号レベル低下回路
４０中のインバータ４３の入力端子であるゲート酸化膜
のブレークダウン電位が高ので、インバータ４３を経由
する経路Ｒ３のブレークダウン電位は高い。
【００１４】ここで、経路Ｒ２のブレークダウン電圧Ｖ
ｂｄR2は、 ＶｂｄR2＝ｎ・Ｖｂ＋Ｖｂ’…（１） である。なお、Ｖｂは、ＭＯＳトランジスタ２１または
２２のソース・ドレインブレークダウン電圧であり、ｎ
・Ｖｂは、２段のＮチャネルＭＯＳトランジスタ２１、
２２におけるブレークダウン電圧の合計であり、Ｖｂ’
は、内部回路５０のブレークダウン電圧である。
ｂｄR2は、 ＶｂｄR2＝ｎ・Ｖｂ＋Ｖｂ’…（１） である。なお、Ｖｂは、ＭＯＳトランジスタ２１または
２２のソース・ドレインブレークダウン電圧であり、ｎ
・Ｖｂは、２段のＮチャネルＭＯＳトランジスタ２１、
２２におけるブレークダウン電圧の合計であり、Ｖｂ’
は、内部回路５０のブレークダウン電圧である。
【００１５】また、経路Ｒ３のブレークダウン電圧Ｖｂ
ｄR3は、 ＶｂｄR3＝Ｖｂ＋Ｖｂ”…（２） である。なお、Ｖｂは、ＮチャネルＭＯＳトランジスタ
４１のブレークダウン電圧であり、Ｖｂ”は、Ｐチャネ
ルＭＯＳトランジスタ４２のブレークダウン電圧であ
る。
ｄR3は、 ＶｂｄR3＝Ｖｂ＋Ｖｂ”…（２） である。なお、Ｖｂは、ＮチャネルＭＯＳトランジスタ
４１のブレークダウン電圧であり、Ｖｂ”は、Ｐチャネ
ルＭＯＳトランジスタ４２のブレークダウン電圧であ
る。
【００１６】サージ電流が経路Ｒ２、Ｒ３のどちらの経
路を通るかは、どちらの経路のブレークダウン電圧が低
いかに依存し、つまり、経路Ｒ２、経路Ｒ３の各ブレー
クダウン電圧のうち、経路中のブレークダウン電圧が低
い方の経路をサージ電流が通る。そして、通常考えられ
ているようなバルクＳｉのウエハを使用する場合には、
経路Ｒ２のブレークダウン電圧ＶｂｄR2が、経路Ｒ３の
ブレークダウン電圧ＶｂｄR3よりも小さくなるので、サ
ージ保護回路２０を含む経路Ｒ２をサージ電流が通る。
路を通るかは、どちらの経路のブレークダウン電圧が低
いかに依存し、つまり、経路Ｒ２、経路Ｒ３の各ブレー
クダウン電圧のうち、経路中のブレークダウン電圧が低
い方の経路をサージ電流が通る。そして、通常考えられ
ているようなバルクＳｉのウエハを使用する場合には、
経路Ｒ２のブレークダウン電圧ＶｂｄR2が、経路Ｒ３の
ブレークダウン電圧ＶｂｄR3よりも小さくなるので、サ
ージ保護回路２０を含む経路Ｒ２をサージ電流が通る。
【００１７】ところで、サージ電流がサージ保護回路２
０を含む経路Ｒ２を流れれば、サージ破壊が防止される
ので、従来の半導体入力回路ＳＩ４においては、サージ
破壊の問題は生じない。
０を含む経路Ｒ２を流れれば、サージ破壊が防止される
ので、従来の半導体入力回路ＳＩ４においては、サージ
破壊の問題は生じない。
【００１８】次に、上記従来例において、サージ電流が
サージ保護回路２０を含む経路Ｒ２を流れる理由につい
て説明する。
サージ保護回路２０を含む経路Ｒ２を流れる理由につい
て説明する。
【００１９】図６（１）は、上記従来例において、バル
ク基板を使用した場合に、デバイスの断面で見た電流経
路Ｒ２を示す図である。
ク基板を使用した場合に、デバイスの断面で見た電流経
路Ｒ２を示す図である。
【００２０】サージ保護回路２０を形成するＮチャネル
ＭＯＳトランジスタ２１とＮチャネルＭＯＳトランジス
タ２２とにおいて、ＮチャネルＭＯＳトランジスタ２１
のドレインから、ＮチャネルＭＯＳトランジスタ２２の
ソースに直接達する電流が存在する。この電流によっ
て、サージ保護回路２０のブレークダウン電圧は、図７
（１）に示すように１．１Ｖｂ（Ｖｂは、ＮチャネルＭ
ＯＳトランジスタのブレークダウン電圧であり、１．１
Ｖｂは、Ｖｂの１．１倍である）程度になる。
ＭＯＳトランジスタ２１とＮチャネルＭＯＳトランジス
タ２２とにおいて、ＮチャネルＭＯＳトランジスタ２１
のドレインから、ＮチャネルＭＯＳトランジスタ２２の
ソースに直接達する電流が存在する。この電流によっ
て、サージ保護回路２０のブレークダウン電圧は、図７
（１）に示すように１．１Ｖｂ（Ｖｂは、ＮチャネルＭ
ＯＳトランジスタのブレークダウン電圧であり、１．１
Ｖｂは、Ｖｂの１．１倍である）程度になる。
【００２１】一方、内部回路５０のブレークダウン電圧
Ｖｄ’は、図６（１）のウェルダイオードの順方向電圧
部Ｖｄ（＝０．８Ｖ）となる。したがって、バルク基板
において、（１）式は次のようになる。 ＶｂｄR2（バルク）＝１．１Ｖｂ＋０．８…（３） なお、ＶｂｄR2（バルク）は、バルク基板を使用した場
合に、サージ電流が経路Ｒ２を経由したときのブレーク
ダウン電圧である。
Ｖｄ’は、図６（１）のウェルダイオードの順方向電圧
部Ｖｄ（＝０．８Ｖ）となる。したがって、バルク基板
において、（１）式は次のようになる。 ＶｂｄR2（バルク）＝１．１Ｖｂ＋０．８…（３） なお、ＶｂｄR2（バルク）は、バルク基板を使用した場
合に、サージ電流が経路Ｒ２を経由したときのブレーク
ダウン電圧である。
【００２２】また、経路Ｒ３におけるＰチャネルＭＯＳ
トランジスタ４２のブレークダウン電圧は、実験によれ
ば、ＮチャネルＭＯＳトランジスタのブレークダウン電
圧Ｖｂの３０％程度とみなせる。したがって、バルク基
板において、（２）式は、次のようになる。 ＶｂｄR3（バルク）＝１．３Ｖｂ…（４） なお、ＶｂｄR3（バルク）は、バルク基板を使用した場
合に、サージ電流が経路Ｒ３を経由したときのブレーク
ダウン電圧である。
トランジスタ４２のブレークダウン電圧は、実験によれ
ば、ＮチャネルＭＯＳトランジスタのブレークダウン電
圧Ｖｂの３０％程度とみなせる。したがって、バルク基
板において、（２）式は、次のようになる。 ＶｂｄR3（バルク）＝１．３Ｖｂ…（４） なお、ＶｂｄR3（バルク）は、バルク基板を使用した場
合に、サージ電流が経路Ｒ３を経由したときのブレーク
ダウン電圧である。
【００２３】ここで、Ｖｂは、０．５μｍＭＯＳプロセ
スにおいて約８Ｖ程度であり、（３）、（４）式に、Ｖ
ｂ＝８を代入すれば、ＶｂｄR2（バルク）＝９．６Ｖ
（１．１Ｖｂ＋０．８）であり、ＶｂｄR3（バルク）＝
１０．３Ｖ（１．３Ｖｂ）であり、したがって、経路Ｒ
２のブレークダウン電圧ＶｂｄR2（バルク）は、経路Ｒ
３のブレークダウン電圧ＶｂｄR3（バルク）よりも小さ
く、サージ電流が経路Ｒ２を流れるので、サージ電流に
よる破壊が起こらない。
スにおいて約８Ｖ程度であり、（３）、（４）式に、Ｖ
ｂ＝８を代入すれば、ＶｂｄR2（バルク）＝９．６Ｖ
（１．１Ｖｂ＋０．８）であり、ＶｂｄR3（バルク）＝
１０．３Ｖ（１．３Ｖｂ）であり、したがって、経路Ｒ
２のブレークダウン電圧ＶｂｄR2（バルク）は、経路Ｒ
３のブレークダウン電圧ＶｂｄR3（バルク）よりも小さ
く、サージ電流が経路Ｒ２を流れるので、サージ電流に
よる破壊が起こらない。
【００２４】
【発明が解決しようとする課題】図６（２）は、上記従
来例において、ＳＯＩ基板を使用した場合におけるデバ
イスの断面を示す図である。
来例において、ＳＯＩ基板を使用した場合におけるデバ
イスの断面を示す図である。
【００２５】従来の半導体入力回路をＳＯＩ(Silocon O
n Insurator)基板上に形成した場合、図６（２）に示す
ように、ＳＯＩ基板上の経路Ｒ２から見ると、サージ保
護回路２０を形成するＮチャネルＭＯＳトランジスタ２
１のドレインからＮチャネルＭＯＳトランジスタ２２の
ソースに電流が直接流れる経路が存在しない。このため
に、サージ保護回路２０のブレークダウン電圧は、図７
（２）に示すように、ＭＯＳトランジスタ１個のブレー
クダウン電圧Ｖｂに縦列段数を掛けた値に近づき、２Ｖ
ｂ程度となる。
n Insurator)基板上に形成した場合、図６（２）に示す
ように、ＳＯＩ基板上の経路Ｒ２から見ると、サージ保
護回路２０を形成するＮチャネルＭＯＳトランジスタ２
１のドレインからＮチャネルＭＯＳトランジスタ２２の
ソースに電流が直接流れる経路が存在しない。このため
に、サージ保護回路２０のブレークダウン電圧は、図７
（２）に示すように、ＭＯＳトランジスタ１個のブレー
クダウン電圧Ｖｂに縦列段数を掛けた値に近づき、２Ｖ
ｂ程度となる。
【００２６】さらに、ＳＯＩ基板では、図６（１）に示
したウェルダイオードが存在しないので、サージ電流
は、図６（２）に示すように、内部回路５０のＮチャネ
ルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ
とのソース・ドレイン間を通り、高電位の電源線ＶＤＤ
に到る。
したウェルダイオードが存在しないので、サージ電流
は、図６（２）に示すように、内部回路５０のＮチャネ
ルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ
とのソース・ドレイン間を通り、高電位の電源線ＶＤＤ
に到る。
【００２７】したがって、ＳＯＩ基板では、Ｖｂｄ
R2（ＳＯＩ）は、（１）式に対応して次のようになる。 ＶｂｄR2（ＳＯＩ）＝２Ｖｂ＋Ｖｂ…（５） なお、ＶｂｄR2（ＳＯＩ）は、ＳＯＩ基板を使用した場
合に、サージ電流が経路Ｒ２を経由したときのブレーク
ダウン電圧である。また、ここでは、内部回路５０のＮ
チャネルＭＯＳトランジスタとＰチャネルＭＯＳトラン
ジスタとを合わせたソース・ドレイン間ブレークダウン
電圧はＶｂと仮定している。つまり、サージ電流が入力
されたときに、内部回路５０のゲート電位が、一時的に
ハイかローになり、ＮチャネルＭＯＳトランジスタかＰ
チャネルＭＯＳトランジスタかのいづれかがオン状態に
なるとしたので、内部回路５０のＮチャネルＭＯＳトラ
ンジスタとＰチャネルＭＯＳトランジスタとを合わせた
ソース・ドレイン間ブレークダウン電圧はＶｂである。
R2（ＳＯＩ）は、（１）式に対応して次のようになる。 ＶｂｄR2（ＳＯＩ）＝２Ｖｂ＋Ｖｂ…（５） なお、ＶｂｄR2（ＳＯＩ）は、ＳＯＩ基板を使用した場
合に、サージ電流が経路Ｒ２を経由したときのブレーク
ダウン電圧である。また、ここでは、内部回路５０のＮ
チャネルＭＯＳトランジスタとＰチャネルＭＯＳトラン
ジスタとを合わせたソース・ドレイン間ブレークダウン
電圧はＶｂと仮定している。つまり、サージ電流が入力
されたときに、内部回路５０のゲート電位が、一時的に
ハイかローになり、ＮチャネルＭＯＳトランジスタかＰ
チャネルＭＯＳトランジスタかのいづれかがオン状態に
なるとしたので、内部回路５０のＮチャネルＭＯＳトラ
ンジスタとＰチャネルＭＯＳトランジスタとを合わせた
ソース・ドレイン間ブレークダウン電圧はＶｂである。
【００２８】一方、経路Ｒ３のブレークダウン電圧はＳ
ＯＩ基板上でも変わらないので、ＶｂｄR3（ＳＯＩ）
は、（４）式に等しい。 ＶｂｄR3（ＳＯＩ）＝１．３Ｖｂ…（６） なお、ＶｂｄR3（ＳＯＩ）は、ＳＯＩ基板を使用した場
合に、サージ電流が経路Ｒ３を経由したときのブレーク
ダウン電圧である。
ＯＩ基板上でも変わらないので、ＶｂｄR3（ＳＯＩ）
は、（４）式に等しい。 ＶｂｄR3（ＳＯＩ）＝１．３Ｖｂ…（６） なお、ＶｂｄR3（ＳＯＩ）は、ＳＯＩ基板を使用した場
合に、サージ電流が経路Ｒ３を経由したときのブレーク
ダウン電圧である。
【００２９】上記従来例において、ＳＯＩ基板を使用し
た場合、（５）式と（６）式を比較することによって、
経路Ｒ２のブレークダウン電圧（＝３Ｖｂ）が、経路Ｒ
３のブレークダウン電圧（＝１．３Ｖｂ）よりも高くな
ることがわかる。したがって、上記従来例において、Ｓ
ＯＩ基板を使用した場合、サージ電流は図５に示す経路
Ｒ３を通って流れる。したがって、信号レベル低下回路
４０を構成するＮチャネルＭＯＳトランジスタ４１とＰ
チャネルＭＯＳトランジスタ４２とに大電流が流れ込
み、両トランジスタ４１、４２が微小であるので、Ｎチ
ャネルＭＯＳトランジスタ４１とＰチャネルＭＯＳトラ
ンジスタ４２とが破壊する。
た場合、（５）式と（６）式を比較することによって、
経路Ｒ２のブレークダウン電圧（＝３Ｖｂ）が、経路Ｒ
３のブレークダウン電圧（＝１．３Ｖｂ）よりも高くな
ることがわかる。したがって、上記従来例において、Ｓ
ＯＩ基板を使用した場合、サージ電流は図５に示す経路
Ｒ３を通って流れる。したがって、信号レベル低下回路
４０を構成するＮチャネルＭＯＳトランジスタ４１とＰ
チャネルＭＯＳトランジスタ４２とに大電流が流れ込
み、両トランジスタ４１、４２が微小であるので、Ｎチ
ャネルＭＯＳトランジスタ４１とＰチャネルＭＯＳトラ
ンジスタ４２とが破壊する。
【００３０】したがって、従来の半導体入力回路をＳＯ
Ｉ基板上に形成した場合、サージ保護回路２０を付加し
ても、サージ破壊を防止することができないという問題
がある。
Ｉ基板上に形成した場合、サージ保護回路２０を付加し
ても、サージ破壊を防止することができないという問題
がある。
【００３１】本発明は、ＳＯＩ基板上に半導体入力回路
を形成し、内部回路に使用する電源電圧よりも高い電位
の信号を半導体入力回路に入力した場合、十分なサージ
耐圧を持つことができる半導体入力回路を提供すること
を目的とするものである。
を形成し、内部回路に使用する電源電圧よりも高い電位
の信号を半導体入力回路に入力した場合、十分なサージ
耐圧を持つことができる半導体入力回路を提供すること
を目的とするものである。
【００３２】
【課題を解決するための手段】本発明は、信号入力用の
パッドと半導体集積回路の内部回路との間に配置され、
サージ保護回路と信号レベル低下回路とを具備し、上記
サージ保護回路の入力端子が上記パッドに接続される入
力信号線に接続され、上記信号レベル低下回路の出力端
子が上記内部回路の入力端子に接続する出力信号線に接
続されている半導体入力回路において、上記入力信号線
と上記信号レベル低下回路の入力端子との間に接続され
ているブレークダウン電圧増加回路と、ｎ側が上記内部
回路と共通の高電位の電源線に接続され、ｐ側が上記内
部回路と共通の低電位の電源線に接続されているｐｎ接
合ダイオードとを有し、上記サージ保護回路は、第１の
ＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯ
Ｓトランジスタとで構成され、上記第１のＮチャネルＭ
ＯＳトランジスタのドレインは上記入力信号線に接続さ
れ、ゲートは上記高電位の電源線に接続され、ソースは
上記第２のＮチャネルＭＯＳトランジスタのドレインに
接続され、上記第２のＮチャネルＭＯＳトランジスタの
ゲートとソースは上記低電位電源線に接続され、上記ブ
レークダウン電圧増加回路は、少なくとも１段の縦列Ｍ
ＯＳトランジスタで構成され、上記縦列ＭＯＳトランジ
スタの全てのゲート端子は、電圧印加時に上記縦列ＭＯ
Ｓトランジスタをオンする側の電源線に接続され、上記
信号レベル低下回路は、第３のＮチャネルＭＯＳトラン
ジスタと、ｐチャネルＭＯＳトランジスタと、インバー
タとで構成され、上記第３のＮチャネルＭＯＳトランジ
スタのドレインは上記信号レベル低下回路の入力端子に
接続され、ゲートは上記高電位の電源線に接続され、ソ
ースは上記ＰチャネルＭＯＳトランジスタのドレインと
上記インバータの入力端子に接続され、上記Ｐチャネル
ＭＯＳトランジスタのゲートは上記インバータの出力端
子に接続され、ソースは上記高電位の電源線に接続さ
れ、上記インバータの出力端子は上記出力信号線に接続
される半導体入力回路である。
パッドと半導体集積回路の内部回路との間に配置され、
サージ保護回路と信号レベル低下回路とを具備し、上記
サージ保護回路の入力端子が上記パッドに接続される入
力信号線に接続され、上記信号レベル低下回路の出力端
子が上記内部回路の入力端子に接続する出力信号線に接
続されている半導体入力回路において、上記入力信号線
と上記信号レベル低下回路の入力端子との間に接続され
ているブレークダウン電圧増加回路と、ｎ側が上記内部
回路と共通の高電位の電源線に接続され、ｐ側が上記内
部回路と共通の低電位の電源線に接続されているｐｎ接
合ダイオードとを有し、上記サージ保護回路は、第１の
ＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯ
Ｓトランジスタとで構成され、上記第１のＮチャネルＭ
ＯＳトランジスタのドレインは上記入力信号線に接続さ
れ、ゲートは上記高電位の電源線に接続され、ソースは
上記第２のＮチャネルＭＯＳトランジスタのドレインに
接続され、上記第２のＮチャネルＭＯＳトランジスタの
ゲートとソースは上記低電位電源線に接続され、上記ブ
レークダウン電圧増加回路は、少なくとも１段の縦列Ｍ
ＯＳトランジスタで構成され、上記縦列ＭＯＳトランジ
スタの全てのゲート端子は、電圧印加時に上記縦列ＭＯ
Ｓトランジスタをオンする側の電源線に接続され、上記
信号レベル低下回路は、第３のＮチャネルＭＯＳトラン
ジスタと、ｐチャネルＭＯＳトランジスタと、インバー
タとで構成され、上記第３のＮチャネルＭＯＳトランジ
スタのドレインは上記信号レベル低下回路の入力端子に
接続され、ゲートは上記高電位の電源線に接続され、ソ
ースは上記ＰチャネルＭＯＳトランジスタのドレインと
上記インバータの入力端子に接続され、上記Ｐチャネル
ＭＯＳトランジスタのゲートは上記インバータの出力端
子に接続され、ソースは上記高電位の電源線に接続さ
れ、上記インバータの出力端子は上記出力信号線に接続
される半導体入力回路である。
【００３３】
【発明の実施の形態および実施例】図１は、本発明の一
実施例である半導体入力回路ＳＩ１を示す図である。
実施例である半導体入力回路ＳＩ１を示す図である。
【００３４】半導体入力回路ＳＩ１は、サージ保護回路
２０と、ブレークダウン電圧増加回路３０と、信号レベ
ル低下回路４０と、ダイオード６０とを有する。
２０と、ブレークダウン電圧増加回路３０と、信号レベ
ル低下回路４０と、ダイオード６０とを有する。
【００３５】半導体入力回路ＳＩ１において、パッド１
０から信号を入力し、このパッド１０に接続されている
入力信号線Ｌ１が、サージ保護回路２０の入力端子と、
ブレークダウン電圧増加回路３０の入力端子とに接続さ
れ、ブレークダウン電圧増加回路３０の出力端子が、信
号レベル低下回路４０の入力端子に接続されている。信
号レベル低下回路４０の出力端子が、内部回路５０の入
力端子に接続されている。内部回路５０、信号レベル低
下回路４０、ブレークダウン電圧増加回路３０の電源Ｖ
ＤＤは共通である。また、ダイオード６０は、そのｎ側
が高電位の電源線ＶＤＤ線に接続され、そのｐ側が低電
位の電源線ＧＮＤ線に接続されているｐｎ接合ダイオー
ドである。
０から信号を入力し、このパッド１０に接続されている
入力信号線Ｌ１が、サージ保護回路２０の入力端子と、
ブレークダウン電圧増加回路３０の入力端子とに接続さ
れ、ブレークダウン電圧増加回路３０の出力端子が、信
号レベル低下回路４０の入力端子に接続されている。信
号レベル低下回路４０の出力端子が、内部回路５０の入
力端子に接続されている。内部回路５０、信号レベル低
下回路４０、ブレークダウン電圧増加回路３０の電源Ｖ
ＤＤは共通である。また、ダイオード６０は、そのｎ側
が高電位の電源線ＶＤＤ線に接続され、そのｐ側が低電
位の電源線ＧＮＤ線に接続されているｐｎ接合ダイオー
ドである。
【００３６】サージ保護回路２０は、ＮチャネルＭＯＳ
トランジスタ２１とＮチャネルＭＯＳトランジスタ２２
とで構成されている。ＮチャネルＭＯＳトランジスタ２
１は、そのドレインが、パッド１０に接続され、そのゲ
ートが、ＬＳＩ内の高電位の電源線ＶＤＤに接続され、
そのソースが、ＮチャネルＭＯＳトランジスタ２２のド
レインに接続されている。ＮチャネルＭＯＳトランジス
タ２２のゲートとソースとは、ＬＳＩ内の低電位の電源
線ＧＮＤに接続されている。
トランジスタ２１とＮチャネルＭＯＳトランジスタ２２
とで構成されている。ＮチャネルＭＯＳトランジスタ２
１は、そのドレインが、パッド１０に接続され、そのゲ
ートが、ＬＳＩ内の高電位の電源線ＶＤＤに接続され、
そのソースが、ＮチャネルＭＯＳトランジスタ２２のド
レインに接続されている。ＮチャネルＭＯＳトランジス
タ２２のゲートとソースとは、ＬＳＩ内の低電位の電源
線ＧＮＤに接続されている。
【００３７】ブレークダウン電圧増加回路３０は、Ｎチ
ャネルＭＯＳトランジスタ３１で構成され、このＮチャ
ネルＭＯＳトランジスタ３１は、そのゲートが高電位の
電源線ＶＤＤに接続され、そのドレインがパッド１０に
接続され、そのソースが信号レベル低下回路４０の入力
端子に接続されている。
ャネルＭＯＳトランジスタ３１で構成され、このＮチャ
ネルＭＯＳトランジスタ３１は、そのゲートが高電位の
電源線ＶＤＤに接続され、そのドレインがパッド１０に
接続され、そのソースが信号レベル低下回路４０の入力
端子に接続されている。
【００３８】信号レベル低下回路４０は、ＮチャネルＭ
ＯＳトランジスタ４１と、ＰチャネルＭＯＳトランジス
タ４２と、インバータ４３とで構成されている。Ｎチャ
ネルＭＯＳトランジスタ４１は、そのドレインが、信号
レベル低下回路４０の入力端子に接続され、そのゲート
が、高電位の電源線ＶＤＤに接続され、そのソースが、
ＰチャネルＭＯＳトランジスタ４２のドレインとインバ
ータ４３の入力端子とに接続されている。また、Ｐチャ
ネルＭＯＳトランジスタ４２は、そのゲートが、インバ
ータ４３の出力端子に接続され、そのソースが、高電位
の電源線ＶＤＤに接続されている。インバータ４３の出
力端子は、内部回路５０の入力端子に接続されている。
ＯＳトランジスタ４１と、ＰチャネルＭＯＳトランジス
タ４２と、インバータ４３とで構成されている。Ｎチャ
ネルＭＯＳトランジスタ４１は、そのドレインが、信号
レベル低下回路４０の入力端子に接続され、そのゲート
が、高電位の電源線ＶＤＤに接続され、そのソースが、
ＰチャネルＭＯＳトランジスタ４２のドレインとインバ
ータ４３の入力端子とに接続されている。また、Ｐチャ
ネルＭＯＳトランジスタ４２は、そのゲートが、インバ
ータ４３の出力端子に接続され、そのソースが、高電位
の電源線ＶＤＤに接続されている。インバータ４３の出
力端子は、内部回路５０の入力端子に接続されている。
【００３９】次に、上記実施例の動作について説明す
る。
る。
【００４０】半導体入力回路ＳＩ１において、たとえば
高電位ＶＤＤを２．０Ｖとしたときに、動作時は、ハイ
レベル３．３Ｖ、ローレベル０Ｖの信号が入力する。つ
まり、ハイレベルが高電位ＶＤＤよりも高い電圧で入力
する。
高電位ＶＤＤを２．０Ｖとしたときに、動作時は、ハイ
レベル３．３Ｖ、ローレベル０Ｖの信号が入力する。つ
まり、ハイレベルが高電位ＶＤＤよりも高い電圧で入力
する。
【００４１】縦列接続された２段のＮチャネルＭＯＳト
ランジスタ２１、２２によってサージ保護回路２０が構
成されているが、ＮチャネルＭＯＳトランジスタ２１、
２２のそれぞれのソース・ドレイン間でブレークダウン
を起こさない。また、ブレークダウン電圧増加回路３０
と信号レベル低下回路４０とによって、入力信号のハイ
レベル３．３Ｖを、高電位の電源線ＶＤＤの電圧値であ
る２．０Ｖに低下させ、出力する。このようにして、内
部回路５０のＭＯＳトランジスタのゲートにハイレベル
３．３Ｖが与えられることがなく、したがって、ハイレ
ベル３．３Ｖが与えられることによるゲート酸化膜の信
頼性低下を防ぐことができる。
ランジスタ２１、２２によってサージ保護回路２０が構
成されているが、ＮチャネルＭＯＳトランジスタ２１、
２２のそれぞれのソース・ドレイン間でブレークダウン
を起こさない。また、ブレークダウン電圧増加回路３０
と信号レベル低下回路４０とによって、入力信号のハイ
レベル３．３Ｖを、高電位の電源線ＶＤＤの電圧値であ
る２．０Ｖに低下させ、出力する。このようにして、内
部回路５０のＭＯＳトランジスタのゲートにハイレベル
３．３Ｖが与えられることがなく、したがって、ハイレ
ベル３．３Ｖが与えられることによるゲート酸化膜の信
頼性低下を防ぐことができる。
【００４２】ところで、ＮチャネルＭＯＳトランジスタ
３１のドレイン端子における３．３Ｖハイレベル入力
が、ブレークダウン電圧増加回路３０におけるＮチャネ
ルＭＯＳトランジスタ３１のソースで、ＶＤＤ−Ｖｔｈ
ｎまで低下される。なお、Ｖｔｈｎは、ＮチャネルＭＯ
Ｓトランジスタ３１の閾値電圧である。
３１のドレイン端子における３．３Ｖハイレベル入力
が、ブレークダウン電圧増加回路３０におけるＮチャネ
ルＭＯＳトランジスタ３１のソースで、ＶＤＤ−Ｖｔｈ
ｎまで低下される。なお、Ｖｔｈｎは、ＮチャネルＭＯ
Ｓトランジスタ３１の閾値電圧である。
【００４３】また、半導体入力回路ＳＩ１の入力信号
は、信号レベル低下回路４０におけるＮチャネルＭＯＳ
トランジスタ４１を通過するが、ＮチャネルＭＯＳトラ
ンジスタ４１がオンしているので、そのドレインとソー
スとがほぼ同電位になり、ＮチャネルＭＯＳトランジス
タ４１のソース端子は、ＶＤＤ−Ｖｔｈｎのハイレベル
電位を出力する。そして、ＰチャネルＭＯＳトランジス
タ４２は、インバータ４３のリーク電流を防ぐために、
インバータ４３の入力端子（ＮチャネルＭＯＳトランジ
スタ４１のソース端子）の電位をＶＤＤ−Ｖｔｈｎから
ＶＤＤに引き上げる。
は、信号レベル低下回路４０におけるＮチャネルＭＯＳ
トランジスタ４１を通過するが、ＮチャネルＭＯＳトラ
ンジスタ４１がオンしているので、そのドレインとソー
スとがほぼ同電位になり、ＮチャネルＭＯＳトランジス
タ４１のソース端子は、ＶＤＤ−Ｖｔｈｎのハイレベル
電位を出力する。そして、ＰチャネルＭＯＳトランジス
タ４２は、インバータ４３のリーク電流を防ぐために、
インバータ４３の入力端子（ＮチャネルＭＯＳトランジ
スタ４１のソース端子）の電位をＶＤＤ−Ｖｔｈｎから
ＶＤＤに引き上げる。
【００４４】次に、上記実施例にサージ電流が入ったと
きの動作について説明する。
きの動作について説明する。
【００４５】図２は、半導体入力回路ＳＩ１にサージ電
流が入ったときの動作を説明する図である。
流が入ったときの動作を説明する図である。
【００４６】基板はＳＯＩ基板である。パッド１０から
入ったサージ電流は、ＧＮＤに抜ける経路もあるが、こ
こでは高電位の電源線ＶＤＤに抜ける（または逆に考え
ればＶＤＤから入る）場合について示す。このときに、
低電位の電源線ＧＮＤはフローティングになっている。
入ったサージ電流は、ＧＮＤに抜ける経路もあるが、こ
こでは高電位の電源線ＶＤＤに抜ける（または逆に考え
ればＶＤＤから入る）場合について示す。このときに、
低電位の電源線ＧＮＤはフローティングになっている。
【００４７】サージ電流が高電位の電源線ＶＤＤに抜け
る経路には、図２に示す経路Ｒ１と経路Ｒ２とがある。
経路Ｒ１は、ＮチャネルＭＯＳトランジスタ３１、Ｎチ
ャネルＭＯＳトランジスタ４１、ＰチャネルＭＯＳトラ
ンジスタ４２を通って高電位の電源線ＶＤＤに到る経路
であり、信号レベル低下回路４０のインバータ４３の入
力電位（ゲート酸化膜のブレーク電位）が高い。経路Ｒ
２は、サージ保護回路２０から低電位の電源線ＧＮＤを
経由してダイオード６０を通り高電位の電源線ＶＤＤに
到る経路である。
る経路には、図２に示す経路Ｒ１と経路Ｒ２とがある。
経路Ｒ１は、ＮチャネルＭＯＳトランジスタ３１、Ｎチ
ャネルＭＯＳトランジスタ４１、ＰチャネルＭＯＳトラ
ンジスタ４２を通って高電位の電源線ＶＤＤに到る経路
であり、信号レベル低下回路４０のインバータ４３の入
力電位（ゲート酸化膜のブレーク電位）が高い。経路Ｒ
２は、サージ保護回路２０から低電位の電源線ＧＮＤを
経由してダイオード６０を通り高電位の電源線ＶＤＤに
到る経路である。
【００４８】サージ保護回路２０を含む経路Ｒ２をサー
ジ電流が流れる場合には、サージ破壊が防止されるが、
サージ電流がいずれの経路を通るかは、どちらの経路の
ブレークダウン電圧が低いかに依存し、つまり、ブレー
クダウン電圧の低い経路をサージ電流が通過する。
ジ電流が流れる場合には、サージ破壊が防止されるが、
サージ電流がいずれの経路を通るかは、どちらの経路の
ブレークダウン電圧が低いかに依存し、つまり、ブレー
クダウン電圧の低い経路をサージ電流が通過する。
【００４９】ＳＯＩ基板を使用した場合に、サージ電流
が経路Ｒ１を経由したときのブレークダウン電圧をＶｂ
ｄR1（ＳＯＩ）とすると、 ＶｂｄR1（ＳＯＩ）＝２Ｖｂ＋Ｖｂ”…（７） である。ここで、Ｖｂは、ＭＯＳトランジスタのソース
・ドレインブレークダウン電圧であり、２Ｖｂは、Ｎチ
ャネルＭＯＳトランジスタ３１とＮチャネルＭＯＳトラ
ンジスタ４１とのブレークダウン電圧の和であり、Ｖ
ｂ”は、ＰチャネルＭＯＳトランジスタ４２のブレーク
ダウン電圧である。
が経路Ｒ１を経由したときのブレークダウン電圧をＶｂ
ｄR1（ＳＯＩ）とすると、 ＶｂｄR1（ＳＯＩ）＝２Ｖｂ＋Ｖｂ”…（７） である。ここで、Ｖｂは、ＭＯＳトランジスタのソース
・ドレインブレークダウン電圧であり、２Ｖｂは、Ｎチ
ャネルＭＯＳトランジスタ３１とＮチャネルＭＯＳトラ
ンジスタ４１とのブレークダウン電圧の和であり、Ｖ
ｂ”は、ＰチャネルＭＯＳトランジスタ４２のブレーク
ダウン電圧である。
【００５０】また、ＳＯＩ基板を使用した場合に、サー
ジ電流が経路Ｒ２を経由したときのブレークダウン電圧
をＶｂｄR2（ＳＯＩ）とすると、 ＶｂｄR2（ＳＯＩ）＝２Ｖｂ＋０．８…（８） である。ここで、２Ｖｂは、２段のＮチャネルＭＯＳト
ランジスタ２１、２２におけるブレークダウン電圧であ
り、０．８（Ｖ）は、ダイオード６０の順方向電圧Ｖｄ
である。
ジ電流が経路Ｒ２を経由したときのブレークダウン電圧
をＶｂｄR2（ＳＯＩ）とすると、 ＶｂｄR2（ＳＯＩ）＝２Ｖｂ＋０．８…（８） である。ここで、２Ｖｂは、２段のＮチャネルＭＯＳト
ランジスタ２１、２２におけるブレークダウン電圧であ
り、０．８（Ｖ）は、ダイオード６０の順方向電圧Ｖｄ
である。
【００５１】ＰチャネルＭＯＳトランジスタ４２のブレ
ークダウン電圧Ｖｂ”は、実験値として、ブレークダウ
ン電圧Ｖｂの３０％程度の値が得られている。つまり、
Ｖｂ”＝１．３Ｖｂである。したがって、経路Ｒ１のブ
レークダウン電圧ＶｂｄR1（ＳＯＩ）＝２Ｖｂ＋Ｖｂ”
＝２Ｖｂ＋０．３Ｖｂ＝２．３Ｖｂである。一方、経路
Ｒ２のブレークダウン電圧ＶｂｄR2（ＳＯＩ）＝２Ｖｂ
＋０．８である。このために、ＭＯＳトランジスタのブ
レークダウン電圧Ｖｂが３Ｖ程度よりも高ければ、経路
Ｒ２のブレークダウン電圧が、経路Ｒ１のブレークダウ
ン電圧よりも低くなる。したがって、サージ電流が経路
Ｒ２を通り、ブレークダウン電圧増加回路３０と信号レ
ベル低下回路４０とをサージ電流が経由しないので、ブ
レークダウン電圧増加回路３０と信号レベル低下回路４
０とにおいてサージ破壊を防止できる。
ークダウン電圧Ｖｂ”は、実験値として、ブレークダウ
ン電圧Ｖｂの３０％程度の値が得られている。つまり、
Ｖｂ”＝１．３Ｖｂである。したがって、経路Ｒ１のブ
レークダウン電圧ＶｂｄR1（ＳＯＩ）＝２Ｖｂ＋Ｖｂ”
＝２Ｖｂ＋０．３Ｖｂ＝２．３Ｖｂである。一方、経路
Ｒ２のブレークダウン電圧ＶｂｄR2（ＳＯＩ）＝２Ｖｂ
＋０．８である。このために、ＭＯＳトランジスタのブ
レークダウン電圧Ｖｂが３Ｖ程度よりも高ければ、経路
Ｒ２のブレークダウン電圧が、経路Ｒ１のブレークダウ
ン電圧よりも低くなる。したがって、サージ電流が経路
Ｒ２を通り、ブレークダウン電圧増加回路３０と信号レ
ベル低下回路４０とをサージ電流が経由しないので、ブ
レークダウン電圧増加回路３０と信号レベル低下回路４
０とにおいてサージ破壊を防止できる。
【００５２】図３は、本発明の他の実施例を示す回路図
であり、図３（１）は、本発明の第２の実施例である半
導体入力回路ＳＩ２を示す回路図である。
であり、図３（１）は、本発明の第２の実施例である半
導体入力回路ＳＩ２を示す回路図である。
【００５３】半導体入力回路ＳＩ２は、基本的には、半
導体入力回路ＳＩ１と同じであるが、半導体入力回路Ｓ
Ｉ１におけるダイオード６０の代わりにＮチャネルＭＯ
Ｓトランジスタ７０を設けたものである。
導体入力回路ＳＩ１と同じであるが、半導体入力回路Ｓ
Ｉ１におけるダイオード６０の代わりにＮチャネルＭＯ
Ｓトランジスタ７０を設けたものである。
【００５４】ＮチャネルＭＯＳトランジスタ７０は、そ
のソースが、高電位の電源線ＶＤＤに接続され、そのド
レインが、低電位の電源線ＧＮＤに接続され、そのゲー
トがドレインに接続されている。そして、電圧印加時
に、ＮチャネルＭＯＳトランジスタ７０がオフされ、し
たがって、ＮチャネルＭＯＳトランジスタ７０をダイオ
ード６０と同じように使用している。
のソースが、高電位の電源線ＶＤＤに接続され、そのド
レインが、低電位の電源線ＧＮＤに接続され、そのゲー
トがドレインに接続されている。そして、電圧印加時
に、ＮチャネルＭＯＳトランジスタ７０がオフされ、し
たがって、ＮチャネルＭＯＳトランジスタ７０をダイオ
ード６０と同じように使用している。
【００５５】図３（２）は、本発明の第３の実施例であ
る半導体入力回路ＳＩ３を示す回路図である。
る半導体入力回路ＳＩ３を示す回路図である。
【００５６】半導体入力回路ＳＩ３は、基本的には、半
導体入力回路ＳＩ１と同じであるが、半導体入力回路Ｓ
Ｉ１におけるダイオード６０の代わりにＰチャネルＭＯ
Ｓトランジスタ７１を設けたものである。
導体入力回路ＳＩ１と同じであるが、半導体入力回路Ｓ
Ｉ１におけるダイオード６０の代わりにＰチャネルＭＯ
Ｓトランジスタ７１を設けたものである。
【００５７】ＰチャネルＭＯＳトランジスタ７１は、そ
のソースが、高電位の電源線ＶＤＤに接続され、そのド
レインが、低電位の電源線ＧＮＤに接続され、そのゲー
トがソースに接続されている。そして、電圧印加時に、
ＰチャネルＭＯＳトランジスタ７１がオフされ、したが
って、ＰチャネルＭＯＳトランジスタ７１をダイオード
６０と同じように使用している。
のソースが、高電位の電源線ＶＤＤに接続され、そのド
レインが、低電位の電源線ＧＮＤに接続され、そのゲー
トがソースに接続されている。そして、電圧印加時に、
ＰチャネルＭＯＳトランジスタ７１がオフされ、したが
って、ＰチャネルＭＯＳトランジスタ７１をダイオード
６０と同じように使用している。
【００５８】つまり、半導体入力回路ＳＩ２、ＳＩ３
は、サージ保護回路と信号レベル低下回路とを具備し、
サージ保護回路の入力端子を入力信号線に接続し、信号
レベル低下回路の出力端子を出力信号線に接続する半導
体入力回路において、入力信号線と信号レベル低下回路
の入力端子との間に接続されたブレークダウン電圧増加
回路と、ソースが高電位の電源線に接続され、ドレイン
が低電位の電源線に接続されているＭＯＳトランジスタ
とを有し、電圧印加時に、ＭＯＳトランジスタをオフす
る側の電位を持つ高電位の電源線または低電位の電源線
に、ＭＯＳトランジスタのゲートが接続されている半導
体入力回路の例である。
は、サージ保護回路と信号レベル低下回路とを具備し、
サージ保護回路の入力端子を入力信号線に接続し、信号
レベル低下回路の出力端子を出力信号線に接続する半導
体入力回路において、入力信号線と信号レベル低下回路
の入力端子との間に接続されたブレークダウン電圧増加
回路と、ソースが高電位の電源線に接続され、ドレイン
が低電位の電源線に接続されているＭＯＳトランジスタ
とを有し、電圧印加時に、ＭＯＳトランジスタをオフす
る側の電位を持つ高電位の電源線または低電位の電源線
に、ＭＯＳトランジスタのゲートが接続されている半導
体入力回路の例である。
【００５９】上記各実施例では、ブレークダウン電圧増
加回路３０として、１個のＮチャネルＭＯＳトランジス
タ３１を使用しているが、ブレークダウン電圧増加回路
３０として、複数個縦列にＮチャネルＭＯＳトランジス
タを配置した回路を使用するようにしてもよく、このよ
うにすれば、経路１におけるブレークダウン電圧の値が
大きくなり、経路Ｒ１のブレークダウン電圧の値と経路
Ｒ２のブレークダウン電圧の値との差を広げることがで
き、経路Ｒ２におけるブレークダウン電圧の値が経路Ｒ
１におけるブレークダウン電圧の値よりもさらに低くな
る。
加回路３０として、１個のＮチャネルＭＯＳトランジス
タ３１を使用しているが、ブレークダウン電圧増加回路
３０として、複数個縦列にＮチャネルＭＯＳトランジス
タを配置した回路を使用するようにしてもよく、このよ
うにすれば、経路１におけるブレークダウン電圧の値が
大きくなり、経路Ｒ１のブレークダウン電圧の値と経路
Ｒ２のブレークダウン電圧の値との差を広げることがで
き、経路Ｒ２におけるブレークダウン電圧の値が経路Ｒ
１におけるブレークダウン電圧の値よりもさらに低くな
る。
【００６０】つまり、ブレークダウン電圧増加回路３０
は、２段以上の縦列ＭＯＳトランジスタで構成されてい
てもよく、すなわち、少なくとも１段の縦列ＭＯＳトラ
ンジスタでブレークダウン電圧増加回路３０が構成さ
れ、これら縦列ＭＯＳトランジスタの全てのゲート端子
は、電圧印加時にそれら縦列ＭＯＳトランジスタをオン
する側の電源線に接続されている。
は、２段以上の縦列ＭＯＳトランジスタで構成されてい
てもよく、すなわち、少なくとも１段の縦列ＭＯＳトラ
ンジスタでブレークダウン電圧増加回路３０が構成さ
れ、これら縦列ＭＯＳトランジスタの全てのゲート端子
は、電圧印加時にそれら縦列ＭＯＳトランジスタをオン
する側の電源線に接続されている。
【００６１】また、上記実施例の説明では、使用するＭ
ＯＳトランジスタのゲートチャネル長について特に言及
していないが、ゲートチャネル長を長くすればブレーク
ダウン電圧を高くすることができ、これを利用してブレ
ークダウン電圧の値に差をつけるようにしてもよい。つ
まり、ＮチャネルＭＯＳトランジスタ３１と、Ｎチャネ
ルＭＯＳトランジスタ４１と、ＰチャネルＭＯＳトラン
ジスタ４２とのうちの少なくとも１つのトランジスタの
ゲートチャネル長を、ＮチャネルＭＯＳトランジスタ２
１、２２よりも長く設計することによって、経路Ｒ２に
おけるブレークダウン電圧の値を、経路Ｒ１におけるブ
レークダウン電圧の値よりも相対的に低くすることがで
きる。
ＯＳトランジスタのゲートチャネル長について特に言及
していないが、ゲートチャネル長を長くすればブレーク
ダウン電圧を高くすることができ、これを利用してブレ
ークダウン電圧の値に差をつけるようにしてもよい。つ
まり、ＮチャネルＭＯＳトランジスタ３１と、Ｎチャネ
ルＭＯＳトランジスタ４１と、ＰチャネルＭＯＳトラン
ジスタ４２とのうちの少なくとも１つのトランジスタの
ゲートチャネル長を、ＮチャネルＭＯＳトランジスタ２
１、２２よりも長く設計することによって、経路Ｒ２に
おけるブレークダウン電圧の値を、経路Ｒ１におけるブ
レークダウン電圧の値よりも相対的に低くすることがで
きる。
【００６２】また、上記各実施例において、ダイオード
６０をウエルダイオードで構成すれば、バルク基板にお
いてパタンを形成しなくても、そのダイオード６０を作
り込むことができる。なお、このウエルダイオードの代
わりにラテラルダイオードを設けるようにしてもよい。
６０をウエルダイオードで構成すれば、バルク基板にお
いてパタンを形成しなくても、そのダイオード６０を作
り込むことができる。なお、このウエルダイオードの代
わりにラテラルダイオードを設けるようにしてもよい。
【００６３】
【発明の効果】本発明によれば、ＳＯＩ基板上に半導体
入力回路を形成し、内部回路に使用する電源電圧よりも
高い電位の信号を半導体入力回路に入力した場合、十分
なサージ耐圧を持つことができるという効果を奏する。
入力回路を形成し、内部回路に使用する電源電圧よりも
高い電位の信号を半導体入力回路に入力した場合、十分
なサージ耐圧を持つことができるという効果を奏する。
【図１】本発明の一実施例である半導体入力回路ＳＩ１
を示す図である。
を示す図である。
【図２】半導体入力回路ＳＩ１にサージ電流が入ったと
きの動作説明図である。
きの動作説明図である。
【図３】本発明の他の実施例である半導体入力回路ＳＩ
２、ＳＩ３を示す図である。
２、ＳＩ３を示す図である。
【図４】従来の半導体入力回路ＳＩ４の構成を示す図で
ある。
ある。
【図５】従来の半導体入力回路ＳＩ４にサージ電流が流
入された場合において、サージ電流が高電位の電源線Ｖ
ＤＤに抜ける経路Ｒ２、Ｒ３を示す図である。
入された場合において、サージ電流が高電位の電源線Ｖ
ＤＤに抜ける経路Ｒ２、Ｒ３を示す図である。
【図６】図６（１）は、上記従来例において、バルク基
板を使用した場合に、デバイスの断面で見た電流経路Ｒ
２を示す図であり、図６（２）は、上記従来例におい
て、ＳＯＩ基板を使用した場合におけるデバイスの断面
を示す図である。
板を使用した場合に、デバイスの断面で見た電流経路Ｒ
２を示す図であり、図６（２）は、上記従来例におい
て、ＳＯＩ基板を使用した場合におけるデバイスの断面
を示す図である。
【図７】図７（１）は、バルク基板を使用した場合にお
けるＮチャネルＭＯＳトランジスタとサージ保護回路と
のブレークダウン特性を示す図であり、図７（２）は、
ＳＯＩ基板を使用した場合におけるＮチャネルＭＯＳト
ランジスタとサージ保護回路とのブレークダウン特性を
示す図である。
けるＮチャネルＭＯＳトランジスタとサージ保護回路と
のブレークダウン特性を示す図であり、図７（２）は、
ＳＯＩ基板を使用した場合におけるＮチャネルＭＯＳト
ランジスタとサージ保護回路とのブレークダウン特性を
示す図である。
ＳＩ１、ＳＩ２、ＳＩ３…半導体入力回路、 ＶＤＤ…高電位の電源線、 ＧＮＤ…低電位の電源線、 １０…パッド、 ２０…サージ保護回路、 ３０…ブレークダウン増幅回路、 ４０…信号レベル低下回路、 ５０…内部回路、 ６０…ダイオード、 ７０…ＮチャネルＭＯＳトランジスタ、 ７１…ＰチャネルＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０２Ｈ 3/24 Ｈ０１Ｌ 27/08 １０２Ｆ 7/20 (56)参考文献 特開 平４−230072（ＪＰ，Ａ) 特開 平６−112422（ＪＰ，Ａ) 特開 平６−125048（ＪＰ，Ａ) 特開 平３−27566（ＪＰ，Ａ) 特開 昭62−145918（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/8234 H01L 27/06 H01L 27/088 H01L 29/786 H02H 3/24 H02H 7/20
Claims (4)
- 【請求項１】 信号入力用のパッドと半導体集積回路の
内部回路との間に配置され、サージ保護回路と信号レベ
ル低下回路とを具備し、上記サージ保護回路の入力端子
が上記パッドに接続される入力信号線に接続され、上記
信号レベル低下回路の出力端子が上記内部回路の入力端
子に接続する出力信号線に接続されている半導体入力回
路において、 上記入力信号線と上記信号レベル低下回路の入力端子と
の間に接続されているブレークダウン電圧増加回路と； ｎ側が上記内部回路と共通の高電位の電源線に接続さ
れ、ｐ側が上記内部回路と共通の低電位の電源線に接続
されているｐｎ接合ダイオードと； を有し、 上記サージ保護回路は、第１のＮチャネルＭＯＳトラン
ジスタと第２のＮチャネルＭＯＳトランジスタとで構成
され、上記第１のＮチャネルＭＯＳトランジスタのドレ
インは上記入力信号線に接続され、ゲートは上記高電位
の電源線に接続され、ソースは上記第２のＮチャネルＭ
ＯＳトランジスタのドレインに接続され、上記第２のＮ
チャネルＭＯＳトランジスタのゲートとソースは上記低
電位電源線に接続され、 上記ブレークダウン電圧増加回路は、少なくとも１段の
縦列ＭＯＳトランジスタで構成され、上記縦列ＭＯＳト
ランジスタの全てのゲート端子は、電圧印加時に上記縦
列ＭＯＳトランジスタをオンする側の電源線に接続さ
れ、 上記信号レベル低下回路は、第３のＮチャネルＭＯＳト
ランジスタと、ｐチャネルＭＯＳトランジスタと、イン
バータとで構成され、上記第３のＮチャネルＭＯＳトラ
ンジスタのドレインは上記信号レベル低下回路の入力端
子に接続され、ゲートは上記高電位の電源線に接続さ
れ、ソースは上記ＰチャネルＭＯＳトランジスタのドレ
インと上記インバータの入力端子に接続され、上記Ｐチ
ャネルＭＯＳトランジスタのゲートは上記インバータの
出力端子に接続され、ソースは上記高電位の電源線に接
続され、上記インバータの出力端子は上記出力信号線に
接続される ことを特徴とする半導体入力回路。 - 【請求項２】 請求項１において、 上記ｐｎ接合ダイオードは、ウェルダイオードであるこ
とを特徴とする半導体入力回路。 - 【請求項３】 請求項１において、 上記ｐｎ接合ダイオードを、 ソースが上記高電位の電源
線に接続され、ドレインが上記低電位の電源線に接続さ
れているＭＯＳトランジスタに置き換え、上記ＭＯＳト
ランジスタのゲートは、電圧印加時に、上記ＭＯＳトラ
ンジスタをオフする側の電位を持つ高電位の電源線また
は低電位の電源線に接続されていることを特徴とする半
導体入力回路。 - 【請求項４】 請求項１〜請求項３のいずれか１項にお
いて、 上記ブレークダウン電圧増加回路を構成するＭＯＳトラ
ンジスタの少なくとも１つのゲートチャネル長は、上記
サージ保護回路を構成するＭＯＳトランジスタのゲート
チャネル長よりも長いものであることを特徴とする半導
体入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26785995A JP3334741B2 (ja) | 1995-09-21 | 1995-09-21 | 半導体入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26785995A JP3334741B2 (ja) | 1995-09-21 | 1995-09-21 | 半導体入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992829A JPH0992829A (ja) | 1997-04-04 |
| JP3334741B2 true JP3334741B2 (ja) | 2002-10-15 |
Family
ID=17450634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26785995A Expired - Fee Related JP3334741B2 (ja) | 1995-09-21 | 1995-09-21 | 半導体入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3334741B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134628A (ja) * | 2000-10-24 | 2002-05-10 | Toshiba Corp | 保護回路 |
| JP4648533B2 (ja) * | 2000-10-30 | 2011-03-09 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
| JP5216821B2 (ja) * | 2010-08-13 | 2013-06-19 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1995
- 1995-09-21 JP JP26785995A patent/JP3334741B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0992829A (ja) | 1997-04-04 |
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