JP3061260B2 - 静電気保護回路 - Google Patents
静電気保護回路Info
- Publication number
- JP3061260B2 JP3061260B2 JP9010085A JP1008597A JP3061260B2 JP 3061260 B2 JP3061260 B2 JP 3061260B2 JP 9010085 A JP9010085 A JP 9010085A JP 1008597 A JP1008597 A JP 1008597A JP 3061260 B2 JP3061260 B2 JP 3061260B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- base
- metal gate
- voltage line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000003068 static effect Effects 0.000 title claims description 22
- 230000005611 electricity Effects 0.000 title claims description 20
- 239000002184 metal Substances 0.000 claims description 55
- 230000001052 transient effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000010791 quenching Methods 0.000 description 1
- 230000000171 quenching effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
- Elimination Of Static Electricity (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は静電気保護回路に関
し、特に主パワーラインとＴＴＬパワーラインの間にゲ
ートダイオードＮＭＯＳトランジスタを提供して前記両
ライン間の電位差を最少化することができる静電気保護
回路に関するものである。
し、特に主パワーラインとＴＴＬパワーラインの間にゲ
ートダイオードＮＭＯＳトランジスタを提供して前記両
ライン間の電位差を最少化することができる静電気保護
回路に関するものである。
【０００２】
【従来の技術】一般に、モス（Metal Oxide Semiconduc
tor 、以下ＭＯＳという）トランジスタはそのゲート酸
化膜の厚さが非常に薄いため外部から短い時間に高電位
の（＋）の静電気や（−）静電気が流入すれば、ゲート
酸化膜が破壊され半導体チップが誤動作することになる
場合が発生する。そのため、内部回路に影響を及ぼすこ
とができる適正電位より高い電位の（＋）静電気や適正
電位より低い電位の（−）静電気が外部から細部回路に
流入する場合には、再び他のピンに放電される回路をピ
ンの入力部分に具現することになるが、このような回路
を静電気放電（Electrostatic Discharge 、以下ＥＳＤ
という）回路と言う。
tor 、以下ＭＯＳという）トランジスタはそのゲート酸
化膜の厚さが非常に薄いため外部から短い時間に高電位
の（＋）の静電気や（−）静電気が流入すれば、ゲート
酸化膜が破壊され半導体チップが誤動作することになる
場合が発生する。そのため、内部回路に影響を及ぼすこ
とができる適正電位より高い電位の（＋）静電気や適正
電位より低い電位の（−）静電気が外部から細部回路に
流入する場合には、再び他のピンに放電される回路をピ
ンの入力部分に具現することになるが、このような回路
を静電気放電（Electrostatic Discharge 、以下ＥＳＤ
という）回路と言う。
【０００３】このように、半導体素子でＥＳＤ回路はそ
れに対する信頼性が必須的な要件になり、半導体素子の
コントロール／データパッドでＥＳＤ保護回路は相当重
要な部分を占めている。信頼性向上の一方法としては、
Ｖｃｃ又はＶｓｓパワーラインを分離させある特定部位
からパワーラインのノイズを低減させる方法が多く利用
されている。
れに対する信頼性が必須的な要件になり、半導体素子の
コントロール／データパッドでＥＳＤ保護回路は相当重
要な部分を占めている。信頼性向上の一方法としては、
Ｖｃｃ又はＶｓｓパワーラインを分離させある特定部位
からパワーラインのノイズを低減させる方法が多く利用
されている。
【０００４】パワーラインの分離により、即ち、メーン
電源電圧ライン（Ｖｃｃ）とＴＴＬ電源電圧ライン（Ｔ
ＴＬＶｃｃ）（又はクァイアートＶｃｃ）、またメーク
接地電源ライン（Ｖｓｓ）とＴＴＬＶｓｓ（又はクァイ
アートＶｓｓ）分離により、コントロール／データパッ
ドのＥＳＤ保護回路に連結されているメーンＶｃｃとメ
ーンＶｓｓは、保護されているためＥＳＤ信頼性を確保
することができる。しかし、主ＶｓｓラインとＴＴＬＶ
ｓｓ（又はクァイアートＶｓｓ）メーンＶｃｃとＴＴＬ
Ｖｃｃ（又はクァイアートＶｃｃ）、メーンＶｃｃとＴ
ＴＬＶｓｓ（又はクァイアートＶｃｃ）の間の内部回路
でＥＳＤ電圧印加の時、接合部で接合が破壊され内部回
路が損傷する問題点も有している。
電源電圧ライン（Ｖｃｃ）とＴＴＬ電源電圧ライン（Ｔ
ＴＬＶｃｃ）（又はクァイアートＶｃｃ）、またメーク
接地電源ライン（Ｖｓｓ）とＴＴＬＶｓｓ（又はクァイ
アートＶｓｓ）分離により、コントロール／データパッ
ドのＥＳＤ保護回路に連結されているメーンＶｃｃとメ
ーンＶｓｓは、保護されているためＥＳＤ信頼性を確保
することができる。しかし、主ＶｓｓラインとＴＴＬＶ
ｓｓ（又はクァイアートＶｓｓ）メーンＶｃｃとＴＴＬ
Ｖｃｃ（又はクァイアートＶｃｃ）、メーンＶｃｃとＴ
ＴＬＶｓｓ（又はクァイアートＶｃｃ）の間の内部回路
でＥＳＤ電圧印加の時、接合部で接合が破壊され内部回
路が損傷する問題点も有している。
【０００５】
【発明が解決しようとする課題】このような通常のコン
トロールパッドに対する静電気保護回路を、図１以降を
参照して説明する。
トロールパッドに対する静電気保護回路を、図１以降を
参照して説明する。
【０００６】通常の静電気放電保護回路は、第１内部回
路（１１）に電源電圧を供給するための主電源電圧ライ
ン（１３）と、第１内部回路（１１）に接地電圧を供給
するための主接地電圧ライン（１４）でなる主パワーラ
インと；コントロールパッド（１５）で前記第１内部回
路（１１）に入る直前に前記主電源電圧ライン（１３）
に接続される第１金属ゲートＮチャンネルフィールドト
ランジスタ（１５２）と、前記主接地電圧ライン（１
４）と接続する第２金属ゲートＮチャンネルフィールド
トランジスタ（１５３）と、前記コントロールパッド
（１５１）に直列接続するＮ+ 拡散レジスタ（Ｒｓ）
と、前記Ｎ+ 拡散レジスタ（Ｒｓ）と主接地電圧ライン
（１４）の間に接続する第１ゲートダイオードＮモス型
アクティブトランジスタ（１５４）と、前記主電源電圧
ライン（１３）と主接地電圧ライン（１４）の間に接続
する第２ゲートダイオードＮモス型アクティブトランジ
スタ（１５５）でなる静電圧放電保護部（１５）と；第
２内部回路（１２）にそれぞれ電源電圧及び接地電圧を
供給するノイズ低減用ＴＴＬ電源電圧ライン（１６）
と、ノイズ低減用ＴＴＬ接地電圧ライン（１７）で構成
されるＴＴＬパワーラインを備える。
路（１１）に電源電圧を供給するための主電源電圧ライ
ン（１３）と、第１内部回路（１１）に接地電圧を供給
するための主接地電圧ライン（１４）でなる主パワーラ
インと；コントロールパッド（１５）で前記第１内部回
路（１１）に入る直前に前記主電源電圧ライン（１３）
に接続される第１金属ゲートＮチャンネルフィールドト
ランジスタ（１５２）と、前記主接地電圧ライン（１
４）と接続する第２金属ゲートＮチャンネルフィールド
トランジスタ（１５３）と、前記コントロールパッド
（１５１）に直列接続するＮ+ 拡散レジスタ（Ｒｓ）
と、前記Ｎ+ 拡散レジスタ（Ｒｓ）と主接地電圧ライン
（１４）の間に接続する第１ゲートダイオードＮモス型
アクティブトランジスタ（１５４）と、前記主電源電圧
ライン（１３）と主接地電圧ライン（１４）の間に接続
する第２ゲートダイオードＮモス型アクティブトランジ
スタ（１５５）でなる静電圧放電保護部（１５）と；第
２内部回路（１２）にそれぞれ電源電圧及び接地電圧を
供給するノイズ低減用ＴＴＬ電源電圧ライン（１６）
と、ノイズ低減用ＴＴＬ接地電圧ライン（１７）で構成
されるＴＴＬパワーラインを備える。
【０００７】 前述した静電気放電保護回路では、ＴＴ
Ｌパワーライン（１６、１７）が主パワーライン（１
３、１４）との間に、ＥＳＤ保護回路が存在しない。従
って、主電源電圧ライン（１３）に近接した第２内部回
路（１２）に生じる寄生のバイポーラトランジスタ（１
２１）は、ＥＳＤ電圧印加の時、電位差が存在しこの部
位の接合部が損傷する問題点を有することになる。
Ｌパワーライン（１６、１７）が主パワーライン（１
３、１４）との間に、ＥＳＤ保護回路が存在しない。従
って、主電源電圧ライン（１３）に近接した第２内部回
路（１２）に生じる寄生のバイポーラトランジスタ（１
２１）は、ＥＳＤ電圧印加の時、電位差が存在しこの部
位の接合部が損傷する問題点を有することになる。
【０００８】図２は、通常のデータパッドに対する静電
気放電保護回路である。通常のデータパッドに対する静
電気放電保護回路は静電圧放電保護部（２５）にプル−
アップ用Ｎモス型トランジスタ（２５２）と、プル−ダ
ウン用Ｎモス型トランジスタ（２５３）が構成されてい
るもの以外には図１の回路と同様でありＥＳＤ特性の脆
弱な部位も同じである。
気放電保護回路である。通常のデータパッドに対する静
電気放電保護回路は静電圧放電保護部（２５）にプル−
アップ用Ｎモス型トランジスタ（２５２）と、プル−ダ
ウン用Ｎモス型トランジスタ（２５３）が構成されてい
るもの以外には図１の回路と同様でありＥＳＤ特性の脆
弱な部位も同じである。
【０００９】従って、本発明はＥＳＤ電圧印加の時、電
位差によるソース／ドレイン接合部の損傷の問題点を解
決するため、主パワーラインとＴＴＬパワーラインの間
の電位差を最少化することができる静電気保護回路を提
供することにその目的を有する。
位差によるソース／ドレイン接合部の損傷の問題点を解
決するため、主パワーラインとＴＴＬパワーラインの間
の電位差を最少化することができる静電気保護回路を提
供することにその目的を有する。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
め本発明は、第１供給電源と、第１基底電源と、第２供
給電源と、第２基底電源と、第１供給電源及び第１基底
電源の間に接続される第１内部回路と、第１供給電源及
び第２供給電源の間並びに第１基底電源及び第２基底電
源の間に接続される第２内部回路とを有し、各内部回路
をコントロールパッドに印加される静電気から保護する
静電気保護回路であって、コントロールパッドからの陽
の過度電圧を第１供給電源側にバイパスするための第１
バイパス手段と、コントロールパッドからの陰の過度電
圧を第１基底電源側にバイパスするための第２バイパス
手段と、第１供給電源及び第２供給電源の間の電圧を所
定のレベルに制御されるようにするために、該第１供給
電源及び該第２供給電源の間に並列接続される複数の直
列接続の金属ゲートＮチャネルトランジスタと、複数の
直列接続のゲートダイオードＮモス型アクティブトラン
ジスタとを含む第１電圧スイッチング手段と、第１基底
電源及び第２基底電源の間の電圧を所定のレベルに制御
されるようにするために、該第１基底電源及び該第２基
底電源の間に並列接続される２対の複数の直列接続の金
属ゲートＮチャネルトランジスタを含む第２電圧スイッ
チング手段と、第１供給電源及び第２基底電源の間の電
圧を所定のレベルに制御されるようにするための第３電
圧スイッチング手段と、第１基底電源及び第２供給電源
の間の電圧を所定のレベルに制御されるようにするため
の第４電圧スイッチング手段と、第２供給電源及び第２
基底電源の間の電圧を所定のレベルに制御されるように
するための第５電圧スイッチング手段とを含むことを特
徴とする静電気保護回路を提供する。
め本発明は、第１供給電源と、第１基底電源と、第２供
給電源と、第２基底電源と、第１供給電源及び第１基底
電源の間に接続される第１内部回路と、第１供給電源及
び第２供給電源の間並びに第１基底電源及び第２基底電
源の間に接続される第２内部回路とを有し、各内部回路
をコントロールパッドに印加される静電気から保護する
静電気保護回路であって、コントロールパッドからの陽
の過度電圧を第１供給電源側にバイパスするための第１
バイパス手段と、コントロールパッドからの陰の過度電
圧を第１基底電源側にバイパスするための第２バイパス
手段と、第１供給電源及び第２供給電源の間の電圧を所
定のレベルに制御されるようにするために、該第１供給
電源及び該第２供給電源の間に並列接続される複数の直
列接続の金属ゲートＮチャネルトランジスタと、複数の
直列接続のゲートダイオードＮモス型アクティブトラン
ジスタとを含む第１電圧スイッチング手段と、第１基底
電源及び第２基底電源の間の電圧を所定のレベルに制御
されるようにするために、該第１基底電源及び該第２基
底電源の間に並列接続される２対の複数の直列接続の金
属ゲートＮチャネルトランジスタを含む第２電圧スイッ
チング手段と、第１供給電源及び第２基底電源の間の電
圧を所定のレベルに制御されるようにするための第３電
圧スイッチング手段と、第１基底電源及び第２供給電源
の間の電圧を所定のレベルに制御されるようにするため
の第４電圧スイッチング手段と、第２供給電源及び第２
基底電源の間の電圧を所定のレベルに制御されるように
するための第５電圧スイッチング手段とを含むことを特
徴とする静電気保護回路を提供する。
【００１１】本発明はさらに、第３電圧スイッチング手
段は、第１供給電源及び第２基底電源の間に接続される
金属ゲートＮチャネルフィールドトランジスタを含み、
第４電圧スイッチング手段は、第１基底電源及び第２供
給電源の間に接続される金属ゲートＮチャネルフィール
ドトランジスタを含み、第５電圧スイッチング手段は、
第２供給電源及び第２基底電源の間に接続される金属ゲ
ートＮチャネルフィールドトランジスタを含むことを特
徴とする静電気保護回路を提供する。
段は、第１供給電源及び第２基底電源の間に接続される
金属ゲートＮチャネルフィールドトランジスタを含み、
第４電圧スイッチング手段は、第１基底電源及び第２供
給電源の間に接続される金属ゲートＮチャネルフィール
ドトランジスタを含み、第５電圧スイッチング手段は、
第２供給電源及び第２基底電源の間に接続される金属ゲ
ートＮチャネルフィールドトランジスタを含むことを特
徴とする静電気保護回路を提供する。
【００１２】
【発明の実施の形態】以下、本発明を添付図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１３】図３において、本発明のコントロールパッ
ドに対する静電気保護回路は第１内部回路（１１）に主
電源電圧を供給するため主電源電圧ライン（１３）と、
前記第１内部回路（１１）に主接地電圧を供給するため
の主接地電圧ライン（１４）と、前記主電源電圧ライン
（１３）に連結される第１金属ゲートＮチャンネルフィ
ールドトランジスタ（１５２）と、前記主接地電圧ライ
ン（１３）に連結される第２金属ゲートＮチャンネルフ
ィールドトランジスタ（１５３）と、コントロールパッ
ド（１５１）に直列接続するＮ+ 拡散レジスタ（Ｒｓ）
と、前記Ｎ+ 拡散レジスタ（Ｒｓ）と主接地電圧ライン
（１４）の間に接続される第１ゲートダイオードＮモス
型アクティブトランジスタ（１５４）と、前記主電源電
圧ライン（１３）と主接地電圧ライン（１４）の間に接
続される第２ゲートダイオードＮモス型アクティブトラ
ンジスタ（１５５）でなる静電気放電保護部（１５）
と；第２内部回路ＴＴＬに電源電圧を供給するためのノ
イズ低減用ＴＴＬ電源電圧ライン（１６）と、第２内部
回路にＴＴＬ電源を供給するためのノイズ低減用ＴＴＬ
接地電圧ライン（１７）と、前記主電源電圧ライン（１
３）と、ＴＴＬ電源電圧ライン（１６）の間に接続され
前記主電源電圧ライン（１３）と、ＴＴＬ電源電圧ライ
ン（１６）の間に電位差を望むレベルに制御するための
第３金属ゲートＮチャンネルフィールドトランジスタ
（３１）及び第３ゲートダイオードＮモス型アクティブ
トランジスタ（３２）と、前記主電源電圧ライン（１
３）とＴＴＬ接地電圧ライン（１７）の間に接続され前
記主電源電圧ライン（１３）とＴＴＬ電圧ライン（１
７）の間の電位差を望むレベルに制御するための第４金
属ゲートＮチャンネルフィールドトランジスタ（３３）
と、前記主接地電圧ライン（１４）とＴＴＬ電源電圧ラ
イン（１６）の間に接続され、前記主接地電圧ライン
（１４）とＴＴＬ電源電圧ライン（１６）の間の電位差
を望むレベルに制御するための第５金属ゲートＮチャン
ネルフィールドトランジスタ（３４）と、前記主接地電
圧ライン（１４）とＴＴＬ接地電圧ライン（１７）の間
に接続され前記主接地電圧ライン（１４）とＴＴＬ接地
電圧ライン（１７）の間の電位差を望むレベルにするた
めの第６及び第７金属ゲートＮチャンネルフィールドト
ランジスタ（３５，３６）と、前記ＴＴＬ電源電圧ライ
ン（１６）とＴＴＬ接地電圧ラインの間に接続され前記
ＴＴＬ電源電圧ライン（１６）とＴＴＬ接地電圧ライン
の間の電位差を望む電位に制御するための第８金属ゲー
トＮチャンネルフィールドトランジスタ（３７）を備え
る。
ドに対する静電気保護回路は第１内部回路（１１）に主
電源電圧を供給するため主電源電圧ライン（１３）と、
前記第１内部回路（１１）に主接地電圧を供給するため
の主接地電圧ライン（１４）と、前記主電源電圧ライン
（１３）に連結される第１金属ゲートＮチャンネルフィ
ールドトランジスタ（１５２）と、前記主接地電圧ライ
ン（１３）に連結される第２金属ゲートＮチャンネルフ
ィールドトランジスタ（１５３）と、コントロールパッ
ド（１５１）に直列接続するＮ+ 拡散レジスタ（Ｒｓ）
と、前記Ｎ+ 拡散レジスタ（Ｒｓ）と主接地電圧ライン
（１４）の間に接続される第１ゲートダイオードＮモス
型アクティブトランジスタ（１５４）と、前記主電源電
圧ライン（１３）と主接地電圧ライン（１４）の間に接
続される第２ゲートダイオードＮモス型アクティブトラ
ンジスタ（１５５）でなる静電気放電保護部（１５）
と；第２内部回路ＴＴＬに電源電圧を供給するためのノ
イズ低減用ＴＴＬ電源電圧ライン（１６）と、第２内部
回路にＴＴＬ電源を供給するためのノイズ低減用ＴＴＬ
接地電圧ライン（１７）と、前記主電源電圧ライン（１
３）と、ＴＴＬ電源電圧ライン（１６）の間に接続され
前記主電源電圧ライン（１３）と、ＴＴＬ電源電圧ライ
ン（１６）の間に電位差を望むレベルに制御するための
第３金属ゲートＮチャンネルフィールドトランジスタ
（３１）及び第３ゲートダイオードＮモス型アクティブ
トランジスタ（３２）と、前記主電源電圧ライン（１
３）とＴＴＬ接地電圧ライン（１７）の間に接続され前
記主電源電圧ライン（１３）とＴＴＬ電圧ライン（１
７）の間の電位差を望むレベルに制御するための第４金
属ゲートＮチャンネルフィールドトランジスタ（３３）
と、前記主接地電圧ライン（１４）とＴＴＬ電源電圧ラ
イン（１６）の間に接続され、前記主接地電圧ライン
（１４）とＴＴＬ電源電圧ライン（１６）の間の電位差
を望むレベルに制御するための第５金属ゲートＮチャン
ネルフィールドトランジスタ（３４）と、前記主接地電
圧ライン（１４）とＴＴＬ接地電圧ライン（１７）の間
に接続され前記主接地電圧ライン（１４）とＴＴＬ接地
電圧ライン（１７）の間の電位差を望むレベルにするた
めの第６及び第７金属ゲートＮチャンネルフィールドト
ランジスタ（３５，３６）と、前記ＴＴＬ電源電圧ライ
ン（１６）とＴＴＬ接地電圧ラインの間に接続され前記
ＴＴＬ電源電圧ライン（１６）とＴＴＬ接地電圧ライン
の間の電位差を望む電位に制御するための第８金属ゲー
トＮチャンネルフィールドトランジスタ（３７）を備え
る。
【００１４】以下、前記の如く備えられた本発明の静電
気保護回路の動作を説明する。ＥＳＤ電圧がコントロー
ルパッド（１５１）を介して印加されれば、第３金属ゲ
ートＮチャンネルトランジスタ（３１）及び第３ゲート
ダイオードＮモス型アクティブトランジスタ（３２）
と、第４金属ゲートＮチャンネルフィールドトランジス
タ（３３）と、第５金属ゲートＮチャンネルフィールド
トランジスタ（３４）と、第６及び第７金属ゲートＮチ
ャンネルフィールドトランジスタ（３５，３６）と、第
８金属ゲートＮチャンネルフィールドトランジスタ（３
７）がターンオンされる。
気保護回路の動作を説明する。ＥＳＤ電圧がコントロー
ルパッド（１５１）を介して印加されれば、第３金属ゲ
ートＮチャンネルトランジスタ（３１）及び第３ゲート
ダイオードＮモス型アクティブトランジスタ（３２）
と、第４金属ゲートＮチャンネルフィールドトランジス
タ（３３）と、第５金属ゲートＮチャンネルフィールド
トランジスタ（３４）と、第６及び第７金属ゲートＮチ
ャンネルフィールドトランジスタ（３５，３６）と、第
８金属ゲートＮチャンネルフィールドトランジスタ（３
７）がターンオンされる。
【００１５】これにより、第２内部回路（１２）に対し
それぞれ前記主電源電圧ライン（１３）とＴＴＬ電源電
圧ライン（１６）の間と、前記主電源電圧ライン（１
３）とＴＴＬ接地電圧ライン（１７）の間と、前記主接
地電圧ライン（１４）とＴＴＬ電源電圧ライン（１６）
の間及び、前記主接地電圧ライン（１４）とＴＴＬ接地
電圧ライン（１７）の間と、またＴＴＬ電源電圧ライン
（１６）とＴＴＬ接地電圧ライン（１７）の間に存在す
る電位差が所定のレベルに制御されるため、電位差を縮
小し電流を分散させることにより第１内部回路（１１）
のみだけでなく第２内部回路（１２）の損傷を克服して
ＥＳＤ特性を向上させる。
それぞれ前記主電源電圧ライン（１３）とＴＴＬ電源電
圧ライン（１６）の間と、前記主電源電圧ライン（１
３）とＴＴＬ接地電圧ライン（１７）の間と、前記主接
地電圧ライン（１４）とＴＴＬ電源電圧ライン（１６）
の間及び、前記主接地電圧ライン（１４）とＴＴＬ接地
電圧ライン（１７）の間と、またＴＴＬ電源電圧ライン
（１６）とＴＴＬ接地電圧ライン（１７）の間に存在す
る電位差が所定のレベルに制御されるため、電位差を縮
小し電流を分散させることにより第１内部回路（１１）
のみだけでなく第２内部回路（１２）の損傷を克服して
ＥＳＤ特性を向上させる。
【００１６】図４において、本発明の静電気保護回路は
図３の静電気保護回路で前記主電源電圧ライン（１３）
とＴＴＬ電源電圧ライン（１６）の間に接続される第３
金属ゲートＮチャンネルフィールドトランジスタ（３
１）及び、第３ゲートダイオードＮモス型アクティブト
ランジスタ（３２）の代りに二つがそれぞれ直列に連結
された第９及び第１０金属ゲートＮチャンネルフィール
ドトランジスタ（４１１，４１２）と、第４及び第５ゲ
ートダイオードＮモス型アクティブトランジスタ（４２
１，４２２）と、前記主接地電圧ライン（１４）とＴＴ
Ｌ接地電圧ライン（１７）の間に接続される第６金属ゲ
ートＮチャンネルフィールドトランジスタ（３５）の代
りに直列に接続される第１１及び第１２金属ゲートＮチ
ャンネルフィールドトランジスタ（４５１，４５２）
と、第７金属ゲートＮチャンネルフィールドトランジス
タ（３６）の代りに直列に接続される第１３及び第１４
金属ゲートＮチャンネルフィールドトランジスタ（４６
１，４６２）以外は、図３の静電気保護回路とその構成
が同じであり、主パワーラインとＴＴＬパワーラインの
ノイズを二つの閾電圧ほど差を置くようにしてパワーラ
インのノイズ問題及びＥＳＤ保護を同時に満足させる。
図３の静電気保護回路で前記主電源電圧ライン（１３）
とＴＴＬ電源電圧ライン（１６）の間に接続される第３
金属ゲートＮチャンネルフィールドトランジスタ（３
１）及び、第３ゲートダイオードＮモス型アクティブト
ランジスタ（３２）の代りに二つがそれぞれ直列に連結
された第９及び第１０金属ゲートＮチャンネルフィール
ドトランジスタ（４１１，４１２）と、第４及び第５ゲ
ートダイオードＮモス型アクティブトランジスタ（４２
１，４２２）と、前記主接地電圧ライン（１４）とＴＴ
Ｌ接地電圧ライン（１７）の間に接続される第６金属ゲ
ートＮチャンネルフィールドトランジスタ（３５）の代
りに直列に接続される第１１及び第１２金属ゲートＮチ
ャンネルフィールドトランジスタ（４５１，４５２）
と、第７金属ゲートＮチャンネルフィールドトランジス
タ（３６）の代りに直列に接続される第１３及び第１４
金属ゲートＮチャンネルフィールドトランジスタ（４６
１，４６２）以外は、図３の静電気保護回路とその構成
が同じであり、主パワーラインとＴＴＬパワーラインの
ノイズを二つの閾電圧ほど差を置くようにしてパワーラ
インのノイズ問題及びＥＳＤ保護を同時に満足させる。
【００１７】図５において、本発明の静電気保護回路は
図３の静電気保護回路で前記主電源電圧ライン（１３）
とＴＴＬ電源電圧ライン（１６）の間に接続される第３
金属ゲートＮチャンネルフィールドトランジスタ（３
１）及び、第３ゲートダイオードＮモス型アクティブト
ランジスタ（３）の代りに二つがそれぞれ直列に連結さ
れた第１５、第１６及び第１７金属ゲートＮチャンネル
フィールドトランジスタ（５１１，５１２，５１３）
と、第６、第７及び第８ゲートダイオードＮモス型アク
ティブトランジスタ（５２１，５２２，５２３）と、前
記主接地電圧ライン（１４）とＴＴＬ接地電圧ライン
（１７）の間に接続される第６金属ゲートＮチャンネル
フィールドトランジスタ（３５）の代りに直列に接続す
る第１８、第１９及び第２０金属ゲートＮチャンネルフ
ィールドトランジスタ（５５１，５５２，５５３）と、
第７金属ゲートＮチャンネルフィールドトランジスタ
（３６）の代りに直列に接続される第２１、第２２及び
第２３金属ゲートＮチャンネルフィールドトランジスタ
（５６１，５６２，５６３）以外は、図３の静電気保護
回路とその構成が同じであり、主パワーラインとＴＴＬ
パワーラインの間のノイズを三つの閾電圧ほど差を置く
ようにしてパワーラインのノイズ問題及びＥＳＤ保護を
同時に満足させる。
図３の静電気保護回路で前記主電源電圧ライン（１３）
とＴＴＬ電源電圧ライン（１６）の間に接続される第３
金属ゲートＮチャンネルフィールドトランジスタ（３
１）及び、第３ゲートダイオードＮモス型アクティブト
ランジスタ（３）の代りに二つがそれぞれ直列に連結さ
れた第１５、第１６及び第１７金属ゲートＮチャンネル
フィールドトランジスタ（５１１，５１２，５１３）
と、第６、第７及び第８ゲートダイオードＮモス型アク
ティブトランジスタ（５２１，５２２，５２３）と、前
記主接地電圧ライン（１４）とＴＴＬ接地電圧ライン
（１７）の間に接続される第６金属ゲートＮチャンネル
フィールドトランジスタ（３５）の代りに直列に接続す
る第１８、第１９及び第２０金属ゲートＮチャンネルフ
ィールドトランジスタ（５５１，５５２，５５３）と、
第７金属ゲートＮチャンネルフィールドトランジスタ
（３６）の代りに直列に接続される第２１、第２２及び
第２３金属ゲートＮチャンネルフィールドトランジスタ
（５６１，５６２，５６３）以外は、図３の静電気保護
回路とその構成が同じであり、主パワーラインとＴＴＬ
パワーラインの間のノイズを三つの閾電圧ほど差を置く
ようにしてパワーラインのノイズ問題及びＥＳＤ保護を
同時に満足させる。
【００１８】図６において、本発明の静電気保護回路は
図３の静電気保護回路で前記主電源電圧ライン（１３）
に連結される第１金属ゲートＮチャンネルフィールドト
ランジスタ（１５２）がないことを特徴とする。
図３の静電気保護回路で前記主電源電圧ライン（１３）
に連結される第１金属ゲートＮチャンネルフィールドト
ランジスタ（１５２）がないことを特徴とする。
【００１９】図７において、本発明の静電気保護回路は
図３の静電気保護回路で前記主電源電圧ライン（１３）
に連結される第１金属ゲートＮチャンネルフィールドト
ランジスタ（１５２）の代りに第１ＮＰＮ型バイポーラ
トランジスタ（７５２）を、前記主電源電圧ライン（１
３）に連結される第２金属ゲートＮチャンネルフィール
ドトランジスタ（１５３）の代りに第１ＮＰＮ型バイポ
ーラトランジスタ（７５３）を用いることを特徴とす
る。
図３の静電気保護回路で前記主電源電圧ライン（１３）
に連結される第１金属ゲートＮチャンネルフィールドト
ランジスタ（１５２）の代りに第１ＮＰＮ型バイポーラ
トランジスタ（７５２）を、前記主電源電圧ライン（１
３）に連結される第２金属ゲートＮチャンネルフィール
ドトランジスタ（１５３）の代りに第１ＮＰＮ型バイポ
ーラトランジスタ（７５３）を用いることを特徴とす
る。
【００２０】図８において、本発明の静電気保護回路は
図７の静電気保護回路で前記主電源電圧ライン（１３）
に連結される第１ＮＰＮ型バイポーラトランジスタ（７
５２）がないことを特徴とする。
図７の静電気保護回路で前記主電源電圧ライン（１３）
に連結される第１ＮＰＮ型バイポーラトランジスタ（７
５２）がないことを特徴とする。
【００２１】図９において、本発明の静電気保護回路は
図８の静電気保護回路で前記主接地電圧ライン（１４）
に連結される第２ＮＰＮ型バイポーラトランジスタ（７
５３）の代りにベースが前記主接地電圧ライン（１４）
に連結された第３ＮＰＮ型バイポーラトランジスタ（９
５３）を用いることを特徴とする。
図８の静電気保護回路で前記主接地電圧ライン（１４）
に連結される第２ＮＰＮ型バイポーラトランジスタ（７
５３）の代りにベースが前記主接地電圧ライン（１４）
に連結された第３ＮＰＮ型バイポーラトランジスタ（９
５３）を用いることを特徴とする。
【００２２】図１０において、本発明のデータパッドに
対する静電気保護回路は第１内部回路（１０１）に主電
源電圧を供給するための主電源電圧ライン（１０３）
と、前記第１内部回路（１０１）に主接地電圧を供給す
るための主接地電圧ライン（１０４）と、前記主電源電
圧ライン（１０３）に連結されるプル−アップ用Ｎモス
型トランジスタ（１０５２）と、前記主接地電圧ライン
（１０３）に連結されるプル−ダウン用Ｎモス型トラン
ジスタ（１０５３）と、前記主電源電圧ライン（１０
３）と主接地電圧ライン（１０４）の間に接続される第
１ゲートダイオードＮモス型アクティブトランジスタ
（１０５５）でなる静電圧放電保護部（１０５）と、第
２内部回路（１０２）にＴＴＬ電源電圧を供給するため
のノイズ低減用ＴＴＬ電源電圧ライン（１０６）と、第
２内部回路（１０２）にＴＴＬ電源を供給するためのノ
イズ低減用ＴＴＬ接地電圧ライン（１０７）と、前記主
電源電圧ライン（１０３）とＴＴＬ電源電圧ライン（１
０６）の間に接続され、前記主電源電圧ライン（１３）
とＴＴＬ電源電圧ライン（１０６）の間の電位差を望む
レベルに制御するための第１金属ゲートＮチャンネルフ
ィールドトランジスタ（１００１）及び第２ゲートダイ
オードＮモス型アクティブトランジスタ（１００２）
と、前記主電源電圧ライン（１０３）とＴＴＬ接地電圧
ライン（１０７）の間に接続され、前記主電源電圧ライ
ン（１０３）とＴＴＬ接地電圧ライン（１０７）の間の
電位差を望むレベルに制御するための第２金属ゲートＮ
チャンネルフィールドトランジスタ（１００３）、前記
主接地電圧ライン（１０４）とＴＴＬ電源電圧ライン
（１０６）の間に接続され、前記主接地電圧ライン（１
０４）とＴＴＬ電源電圧ライン（１０６）の間に電位差
を望むレベルに制御するための第３金属ゲートＮチャン
ネルフィールドトランジスタ（１００４）と、前記主接
地電圧ライン（１０４）とＴＴＬ接地電圧ライン（１０
７）の間に接続され前記主接地電圧ライン（１０４）と
ＴＴＬ接地電圧ライン（１０７）の間の電位差を望むレ
ベルに制御するための第４及び第５金属ゲートＮチャン
ネルフィールドトランジスタ（１００５，１００６）
と、前記ＴＴＬ電源電圧ライン（１０６）と、ＴＴＬ接
地電圧ライン（１０７）の間に接続され前記ＴＴＬ電源
電圧ライン（１０６）とＴＴＬ接地電圧ライン（１０
７）の間の電位差を望む電位に制御するための第６金属
ゲートＮチャンネルフィールドトランジスタ（１００
７）を備える。
対する静電気保護回路は第１内部回路（１０１）に主電
源電圧を供給するための主電源電圧ライン（１０３）
と、前記第１内部回路（１０１）に主接地電圧を供給す
るための主接地電圧ライン（１０４）と、前記主電源電
圧ライン（１０３）に連結されるプル−アップ用Ｎモス
型トランジスタ（１０５２）と、前記主接地電圧ライン
（１０３）に連結されるプル−ダウン用Ｎモス型トラン
ジスタ（１０５３）と、前記主電源電圧ライン（１０
３）と主接地電圧ライン（１０４）の間に接続される第
１ゲートダイオードＮモス型アクティブトランジスタ
（１０５５）でなる静電圧放電保護部（１０５）と、第
２内部回路（１０２）にＴＴＬ電源電圧を供給するため
のノイズ低減用ＴＴＬ電源電圧ライン（１０６）と、第
２内部回路（１０２）にＴＴＬ電源を供給するためのノ
イズ低減用ＴＴＬ接地電圧ライン（１０７）と、前記主
電源電圧ライン（１０３）とＴＴＬ電源電圧ライン（１
０６）の間に接続され、前記主電源電圧ライン（１３）
とＴＴＬ電源電圧ライン（１０６）の間の電位差を望む
レベルに制御するための第１金属ゲートＮチャンネルフ
ィールドトランジスタ（１００１）及び第２ゲートダイ
オードＮモス型アクティブトランジスタ（１００２）
と、前記主電源電圧ライン（１０３）とＴＴＬ接地電圧
ライン（１０７）の間に接続され、前記主電源電圧ライ
ン（１０３）とＴＴＬ接地電圧ライン（１０７）の間の
電位差を望むレベルに制御するための第２金属ゲートＮ
チャンネルフィールドトランジスタ（１００３）、前記
主接地電圧ライン（１０４）とＴＴＬ電源電圧ライン
（１０６）の間に接続され、前記主接地電圧ライン（１
０４）とＴＴＬ電源電圧ライン（１０６）の間に電位差
を望むレベルに制御するための第３金属ゲートＮチャン
ネルフィールドトランジスタ（１００４）と、前記主接
地電圧ライン（１０４）とＴＴＬ接地電圧ライン（１０
７）の間に接続され前記主接地電圧ライン（１０４）と
ＴＴＬ接地電圧ライン（１０７）の間の電位差を望むレ
ベルに制御するための第４及び第５金属ゲートＮチャン
ネルフィールドトランジスタ（１００５，１００６）
と、前記ＴＴＬ電源電圧ライン（１０６）と、ＴＴＬ接
地電圧ライン（１０７）の間に接続され前記ＴＴＬ電源
電圧ライン（１０６）とＴＴＬ接地電圧ライン（１０
７）の間の電位差を望む電位に制御するための第６金属
ゲートＮチャンネルフィールドトランジスタ（１００
７）を備える。
【００２３】図１１において、本発明のデータパッドに
対する静電気保護回路は図１０の静電気保護回路で前記
主電源電圧ライン（１０３）とＴＴＬ電源電圧ライン
（１０６）の間に接続される第１金属ゲートＮチャンネ
ルフィールドトランジスタ（１００１）及び第２ゲート
ダイオードＮモス型アクティブトランジスタ（１００
２）の代りに二つがそれぞれ直列に連結された第７及び
第８金属ゲートＮチャンネルフィールドトランジスタ
（１００１１，１００１２）と、第３及び第４ゲートダ
イオードＮモス型アクティブトランジスタ（１００２
１，１００２２）と、前記主接地電圧ライン（１０４）
とＴＴＬ接地電圧ライン（１０７）の間に接続される第
４金属ゲートＮチャンネルフィールドトランジスタ（１
００５）の代りに直列に接続される第９及び第１０金属
ゲートＮチャンネルフィールドトランジスタ（１００５
１，１００５２）と、第５金属ゲートＮチャンネルフィ
ールドトランジスタ（１００６）の代りに直列に接続さ
れる第１１及び第１２金属ゲートＮチャンネルフィール
ドトランジスタ（１００６１，１００６２）以外は、図
１０の静電気保護回路とその構成が同一であり、主パワ
ーラインとＴＴＬパワーラインの間のノイズを二つの閾
電圧ほど差を設けさせパワーラインのノイズ問題及びＥ
ＳＰ保護を同時に満足させる。
対する静電気保護回路は図１０の静電気保護回路で前記
主電源電圧ライン（１０３）とＴＴＬ電源電圧ライン
（１０６）の間に接続される第１金属ゲートＮチャンネ
ルフィールドトランジスタ（１００１）及び第２ゲート
ダイオードＮモス型アクティブトランジスタ（１００
２）の代りに二つがそれぞれ直列に連結された第７及び
第８金属ゲートＮチャンネルフィールドトランジスタ
（１００１１，１００１２）と、第３及び第４ゲートダ
イオードＮモス型アクティブトランジスタ（１００２
１，１００２２）と、前記主接地電圧ライン（１０４）
とＴＴＬ接地電圧ライン（１０７）の間に接続される第
４金属ゲートＮチャンネルフィールドトランジスタ（１
００５）の代りに直列に接続される第９及び第１０金属
ゲートＮチャンネルフィールドトランジスタ（１００５
１，１００５２）と、第５金属ゲートＮチャンネルフィ
ールドトランジスタ（１００６）の代りに直列に接続さ
れる第１１及び第１２金属ゲートＮチャンネルフィール
ドトランジスタ（１００６１，１００６２）以外は、図
１０の静電気保護回路とその構成が同一であり、主パワ
ーラインとＴＴＬパワーラインの間のノイズを二つの閾
電圧ほど差を設けさせパワーラインのノイズ問題及びＥ
ＳＰ保護を同時に満足させる。
【００２４】図１２において、本発明の静電気保護回路
は図１０の静電気保護回路で前記主電源電圧ライン（１
０３）とＴＴＬ電源電圧ライン（１０６）の間に接続さ
れる第１金属ゲートＮチャンネルフィールドトランジス
タ（１００１）及び第２ゲートダイオードＮモス型アク
ティブトランジスタ（１００２）の代りに三つがそれぞ
れ直列に連結された第１３、第１４及び第１５金属ゲー
トＮチャンネルフィールドトランジスタ（１２１１，１
２１２，１２１３）と第５，第６及び第７ゲートダイオ
ードＮモス型アクティブトランジスタ（１２２１，１２
２２，１２２３）と、前記主接地電圧ライン（１０４）
とＴＴＬ接地電圧ライン（１０７）の間に接続される第
４金属ゲートＮチャンネルフィールドトランジスタ（１
００５）の代りに直列に接続される第１６、第１７及び
第１８金属ゲートＮチャンネルフィールドトランジスタ
（１２５１，１２５２，１２５３）と、第５金属ゲート
Ｎチャンネルフィールドトランジスタ（１００６）の代
りに直列に接続される第１９、第２０及び第２１金属ゲ
ートＮチャンネルフィールドトランジスタ（１２６１，
１２６２，１２６３）以外は図１０の静電気保護回路と
その構成が同じであり、主パワーラインとＴＴＬパワー
ラインの間のノイズを三つの閾電圧ほど差を設けるよう
にしてパワーラインのノイズ問題及びＥＳＤ保護を同時
に満足させる。
は図１０の静電気保護回路で前記主電源電圧ライン（１
０３）とＴＴＬ電源電圧ライン（１０６）の間に接続さ
れる第１金属ゲートＮチャンネルフィールドトランジス
タ（１００１）及び第２ゲートダイオードＮモス型アク
ティブトランジスタ（１００２）の代りに三つがそれぞ
れ直列に連結された第１３、第１４及び第１５金属ゲー
トＮチャンネルフィールドトランジスタ（１２１１，１
２１２，１２１３）と第５，第６及び第７ゲートダイオ
ードＮモス型アクティブトランジスタ（１２２１，１２
２２，１２２３）と、前記主接地電圧ライン（１０４）
とＴＴＬ接地電圧ライン（１０７）の間に接続される第
４金属ゲートＮチャンネルフィールドトランジスタ（１
００５）の代りに直列に接続される第１６、第１７及び
第１８金属ゲートＮチャンネルフィールドトランジスタ
（１２５１，１２５２，１２５３）と、第５金属ゲート
Ｎチャンネルフィールドトランジスタ（１００６）の代
りに直列に接続される第１９、第２０及び第２１金属ゲ
ートＮチャンネルフィールドトランジスタ（１２６１，
１２６２，１２６３）以外は図１０の静電気保護回路と
その構成が同じであり、主パワーラインとＴＴＬパワー
ラインの間のノイズを三つの閾電圧ほど差を設けるよう
にしてパワーラインのノイズ問題及びＥＳＤ保護を同時
に満足させる。
【００２５】図１３において、本発明の静電気保護回路
は図１０の静電気保護回路で前記主電源電圧ライン（１
３）に連結されるプル−アップ用Ｎモス型トランジスタ
（１０５２）の代りにプル−アップ用Ｐモス型トランジ
スタ（１３５２）を特徴とする。
は図１０の静電気保護回路で前記主電源電圧ライン（１
３）に連結されるプル−アップ用Ｎモス型トランジスタ
（１０５２）の代りにプル−アップ用Ｐモス型トランジ
スタ（１３５２）を特徴とする。
【００２６】図１４は、従来の第２内部回路のバイポー
ラトランジスタ（１０２１）の断面図であり、部材番号
１４１はシリコン基板上のウェルであり、１４２は素子
分離絶縁膜、１４３はゲート電極であり、１４４はソー
ス／ドレイン動作領域を示す。また、図１４はさらにパ
ワーラインのノイズにより相互分離して用いられ、主パ
ワーラインとＴＴＬパワーラインが近接した回路でＮＰ
Ｎ型トランジスタが形成されたことを示す。ウェル１４
１とソース／ドレイン１４４との間のＰＮ接合により寄
生トランジスタが形成され、このトランジスタが何らか
の原因でオンとなると大電流が流れて、素子が破壊され
る。
ラトランジスタ（１０２１）の断面図であり、部材番号
１４１はシリコン基板上のウェルであり、１４２は素子
分離絶縁膜、１４３はゲート電極であり、１４４はソー
ス／ドレイン動作領域を示す。また、図１４はさらにパ
ワーラインのノイズにより相互分離して用いられ、主パ
ワーラインとＴＴＬパワーラインが近接した回路でＮＰ
Ｎ型トランジスタが形成されたことを示す。ウェル１４
１とソース／ドレイン１４４との間のＰＮ接合により寄
生トランジスタが形成され、このトランジスタが何らか
の原因でオンとなると大電流が流れて、素子が破壊され
る。
【００２７】
【発明の効果】前記の如く、本発明の静電気保護回路に
従えば、静電気保護回路はＥＳＤ電圧印加の際に発生す
る主パワーラインとＴＴＬパワーラインの間の電位差を
縮小して分散させることにより、ＥＳＤ信頼性を向上さ
せ内部回路の損傷を防止することができる効果を有す
る。
従えば、静電気保護回路はＥＳＤ電圧印加の際に発生す
る主パワーラインとＴＴＬパワーラインの間の電位差を
縮小して分散させることにより、ＥＳＤ信頼性を向上さ
せ内部回路の損傷を防止することができる効果を有す
る。
【図１】通常のコントロールパッドに対する静電気保護
回路図。
回路図。
【図２】通常のデータパッドに対する静電気保護回路
図。
図。
【図３】本発明の実施例に係るコントロールパッドに対
する静電気保護回路図。
する静電気保護回路図。
【図４】本発明の実施例に係るコントロールパッドに対
する静電気保護回路図。
する静電気保護回路図。
【図５】本発明の実施例に係るコントロールパッドに対
する静電気保護回路図。
する静電気保護回路図。
【図６】本発明の実施例に係るコントロールパッドに対
する静電気保護回路図。
する静電気保護回路図。
【図７】本発明の実施例に係るコントロールパッドに対
する静電気保護回路図。
する静電気保護回路図。
【図８】本発明の実施例に係るコントロールパッドに対
する静電気保護回路図。
する静電気保護回路図。
【図９】本発明の実施例に係るコントロールパッドに対
する静電気保護回路図。
する静電気保護回路図。
【図１０】本発明の実施例に係るデータパッドに対する
静電気保護回路図。
静電気保護回路図。
【図１１】本発明の実施例に係るデータパッドに対する
静電気保護回路図。
静電気保護回路図。
【図１２】本発明の実施例に係るデータパッドに対する
静電気保護回路図。
静電気保護回路図。
【図１３】本発明の実施例に係るデータパッドに対する
静電気保護回路図。
静電気保護回路図。
【図１４】従来の第２内部回路のバイポーラトランジス
タの断面図。
タの断面図。
１１，１２，２１，２２，１０１，１０２，１２１，２
２１，１２０１ 内部回路 １３，２３，１０３ 主電源電圧ライン １４，２４，１０４ 主接地電圧ライン １５，２５，１０５ 静電気保護部 １６，２６，１０６ ＴＴＬ電源電圧ライン １７，２７，１０７ ＴＴＬ接地電圧ライン
２１，１２０１ 内部回路 １３，２３，１０３ 主電源電圧ライン １４，２４，１０４ 主接地電圧ライン １５，２５，１０５ 静電気保護部 １６，２６，１０６ ＴＴＬ電源電圧ライン １７，２７，１０７ ＴＴＬ接地電圧ライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０２Ｈ 9/04 Ｈ０１Ｌ 27/08 ３１１Ｃ Ｈ０５Ｆ 1/00
Claims (2)
- 【請求項１】 第１供給電源と、第１基底電源と、第２
供給電源と、第２基底電源と、前記第１供給電源及び前
記第１基底電源の間に接続される第１内部回路と、前記
第１供給電源及び前記第２供給電源の間並びに前記第１
基底電源及び前記第２基底電源の間に接続される第２内
部回路とを有し、各内部回路をコントロールパッドに印
加される静電気から保護する静電気保護回路であって、 前記コントロールパッドからの陽の過度電圧を第１供給
電源側にバイパスするための第１バイパス手段と、 前記コントロールパッドからの陰の過度電圧を第１基底
電源側にバイパスするための第２バイパス手段と、 前記第１供給電源及び第２供給電源の間の電圧を所定の
レベルに制御されるようにするために、該第１供給電源
及び該第２供給電源の間に並列接続される複数の直列接
続の金属ゲートＮチャネルトランジスタと、複数の直列
接続のゲートダイオードＮモス型アクティブトランジス
タとを含む第１電圧スイッチング手段と、 前記第１基底電源及び第２基底電源の間の電圧を所定の
レベルに制御されるようにするために、該第１基底電源
及び該第２基底電源の間に並列接続される２対の複数の
直列接続の金属ゲートＮチャネルトランジスタを含む第
２電圧スイッチング手段と、 前記第１供給電源及び前記第２基底電源の間の電圧を所
定のレベルに制御されるようにするための第３電圧スイ
ッチング手段と、 前記第１基底電源及び前記第２供給電源の間の電圧を所
定のレベルに制御されるようにするための第４電圧スイ
ッチング手段と、 前記第２供給電源及び前記第２基底電源の間の電圧を所
定のレベルに制御されるようにするための第５電圧スイ
ッチング手段とを含むことを特徴とする静電気保護回
路。 - 【請求項２】 前記第３電圧スイッチング手段は、前記
第１供給電源及び前記第２基底電源の間に接続される金
属ゲートＮチャネルフィールドトランジスタを含み、 前記第４電圧スイッチング手段は、前記第１基底電源及
び前記第２供給電源の間に接続される金属ゲートＮチャ
ネルフィールドトランジスタを含み、 前記第５電圧スイッチング手段は、前記第２供給電源及
び前記第２基底電源の間に接続される金属ゲートＮチャ
ネルフィールドトランジスタを含むことを特徴とする請
求項１に記載の静電気保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR66021/1995 | 1995-12-29 | ||
| KR1019950066021A KR0166509B1 (ko) | 1995-12-29 | 1995-12-29 | 정전기 보호 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09191081A JPH09191081A (ja) | 1997-07-22 |
| JP3061260B2 true JP3061260B2 (ja) | 2000-07-10 |
Family
ID=19447198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9010085A Expired - Fee Related JP3061260B2 (ja) | 1995-12-29 | 1997-01-06 | 静電気保護回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5793588A (ja) |
| JP (1) | JP3061260B2 (ja) |
| KR (1) | KR0166509B1 (ja) |
| GB (1) | GB2308741B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025746A (en) * | 1996-12-23 | 2000-02-15 | Stmicroelectronics, Inc. | ESD protection circuits |
| US6552594B2 (en) * | 1997-03-27 | 2003-04-22 | Winbond Electronics, Corp. | Output buffer with improved ESD protection |
| KR100470183B1 (ko) * | 1997-08-30 | 2005-06-08 | 주식회사 하이닉스반도체 | 반도체소자의정전기보호회로 |
| KR20000002089A (ko) * | 1998-06-17 | 2000-01-15 | 김영환 | 정전기 방전 보호 회로 |
| US6380570B1 (en) | 2000-04-21 | 2002-04-30 | International Business Machines Corporation | Gate overvoltage control networks |
| JP2005049637A (ja) | 2003-07-29 | 2005-02-24 | Seiko Epson Corp | 駆動回路及びその保護方法、電気光学装置並びに電子機器 |
| DE10344872A1 (de) * | 2003-09-26 | 2005-05-19 | Infineon Technologies Ag | Integrierte Schaltung mit Schutz vor elektrostatischer Entladung |
| KR100781537B1 (ko) * | 2004-02-07 | 2007-12-03 | 삼성전자주식회사 | 정전기 방전 보호 반도체 소자 및 이를 포함하는 반도체집적 회로 |
| JP5085139B2 (ja) | 2004-02-07 | 2012-11-28 | サムスン エレクトロニクス カンパニー リミテッド | 静電気保護機能を有するバッファ回路 |
| JP4590888B2 (ja) * | 2004-03-15 | 2010-12-01 | 株式会社デンソー | 半導体出力回路 |
| US7876302B2 (en) * | 2004-07-26 | 2011-01-25 | Seiko Epson Corporation | Driving circuit for electro-optical panel and driving method thereof, electro-optical device, and electronic apparatus having electro-optical device |
| CN101371492B (zh) * | 2006-01-17 | 2012-08-15 | 美国博通公司 | 以太网供电控制器及对供电设备检测和分级的方法 |
| US8947839B2 (en) * | 2009-07-30 | 2015-02-03 | Xilinx, Inc. | Enhanced immunity from electrostatic discharge |
| JP5162723B1 (ja) * | 2012-02-20 | 2013-03-13 | ランズバーグ・インダストリー株式会社 | 静電塗装ケーブル保全装置 |
| US20220130819A1 (en) * | 2020-10-27 | 2022-04-28 | Mediatek Inc. | Semiconductor chip with gate oxide protection of metal-oxide-semiconductor transistor and/or oxide protection of metal-oxide-metal capacitor |
| US11475940B2 (en) * | 2020-12-11 | 2022-10-18 | Micron Technology, Inc. | Semiconductor device layout for a plurality of pads and a plurality of data queue circuits |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228362A (ja) * | 1988-06-10 | 1990-01-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH02113623A (ja) * | 1988-10-21 | 1990-04-25 | Sharp Corp | 集積回路の静電気保護回路 |
| US5343352A (en) * | 1989-01-20 | 1994-08-30 | Nec Corporation | Integrated circuit having two circuit blocks energized through different power supply systems |
| JP3499578B2 (ja) * | 1992-09-18 | 2004-02-23 | 株式会社東芝 | 半導体集積回路 |
| JP2589938B2 (ja) * | 1993-10-04 | 1997-03-12 | 日本モトローラ株式会社 | 半導体集積回路装置の静電破壊保護回路 |
| US5311083A (en) * | 1993-01-25 | 1994-05-10 | Standard Microsystems Corporation | Very low voltage inter-chip CMOS logic signaling for large numbers of high-speed output lines each associated with large capacitive loads |
| US5450267A (en) * | 1993-03-31 | 1995-09-12 | Texas Instruments Incorporated | ESD/EOS protection circuits for integrated circuits |
| US5430595A (en) * | 1993-10-15 | 1995-07-04 | Intel Corporation | Electrostatic discharge protection circuit |
| US5561577A (en) * | 1994-02-02 | 1996-10-01 | Hewlett-Packard Company | ESD protection for IC's |
-
1995
- 1995-12-29 KR KR1019950066021A patent/KR0166509B1/ko not_active IP Right Cessation
-
1996
- 1996-12-26 US US08/780,180 patent/US5793588A/en not_active Expired - Lifetime
- 1996-12-30 GB GB9627063A patent/GB2308741B/en not_active Expired - Fee Related
-
1997
- 1997-01-06 JP JP9010085A patent/JP3061260B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5793588A (en) | 1998-08-11 |
| GB9627063D0 (en) | 1997-02-19 |
| KR0166509B1 (ko) | 1999-01-15 |
| JPH09191081A (ja) | 1997-07-22 |
| KR970053845A (ko) | 1997-07-31 |
| GB2308741A (en) | 1997-07-02 |
| GB2308741B (en) | 2000-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5345357A (en) | ESD protection of output buffers | |
| US5594611A (en) | Integrated circuit input/output ESD protection circuit with gate voltage regulation and parasitic zener and junction diode | |
| US7924539B2 (en) | Semiconductor integrated circuit | |
| EP0740344B1 (en) | Method and apparatus for coupling multiple independent on-chip Vdd busses to an ESD core clamp | |
| JP3275095B2 (ja) | 集積回路の過渡防護開路 | |
| JP3061260B2 (ja) | 静電気保護回路 | |
| US7098511B2 (en) | ESD protection circuit | |
| US5345356A (en) | ESD protection of output buffers | |
| KR101034614B1 (ko) | 정전기 보호 회로 | |
| US20040218322A1 (en) | ESD protection circuits for mixed-voltage buffers | |
| TW201314861A (zh) | 結合靜電放電保護電路及方法 | |
| KR20020057056A (ko) | Ｅｓｄ 보호회로 | |
| JP3169537B2 (ja) | 保護回路を有する電気回路及び保護回路に電力供給する方法。 | |
| US5663678A (en) | ESD protection device | |
| TW548823B (en) | ESD protection device coupled between a first high power line and a second high power line | |
| US6337787B2 (en) | Gate-voltage controlled electrostatic discharge protection circuit | |
| US20060189189A1 (en) | Electrostatic discharge circuit | |
| JPH0795563B2 (ja) | パスゲートマルチプレクサレシーバ集積回路 | |
| US6414360B1 (en) | Method of programmability and an architecture for cold sparing of CMOS arrays | |
| US6218881B1 (en) | Semiconductor integrated circuit device | |
| US5644459A (en) | Bipolarity electrostatic discharge protection device and method for making same | |
| JP2806532B2 (ja) | 半導体集積回路装置 | |
| JPH0228362A (ja) | 半導体集積回路装置 | |
| US5784235A (en) | Semiconductor IC device including ESD protection circuit | |
| US11056879B2 (en) | Snapback clamps for ESD protection with voltage limited, centralized triggering scheme |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981124 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |