JP5085139B2

JP5085139B2 - 静電気保護機能を有するバッファ回路

Info

Publication number: JP5085139B2
Application number: JP2006552037A
Authority: JP
Inventors: チャン−ヒ・ジョン; ボン−ジェ・クウォン; イウン−キョウン・クウォン
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-02-07
Filing date: 2004-12-30
Publication date: 2012-11-28
Anticipated expiration: 2024-12-30
Also published as: JP2007520889A; GB2430821B; GB0617597D0; US20080048723A1; US7541840B2; GB2430821A; WO2005076354A1

Description

本発明は、バッファ回路に係り、より詳しくは、静電気保護機能を有するバッファ回路に関する。

大きくて急な静電気放電（ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ；ＥＳＤ）に露出することは、電気集積回路のフェイルのよく知られた原因である。静電気放電は、酸化膜と異なる薄膜を絶縁ブレークダウンすることと、回路内のｐ−ｎジャンクションがリバースブレークダウンされて回路の比較的小さい領域によって高いレベルの伝導が生ずるようにするものであり、集積回路に深刻な損傷を与えるようになる。このようなことは、バッファ回路のような回路部分に特別に関連するが、バッファ回路は電源電圧と連結され、動作中に多様な電圧が印加される。

図１は、従来の集積回路の出力バッファ回路を示し、これはＥＳＤ保護動作を行う。示すように、入出力パッド（ＩＯＰＡＤ１）は、出力バッファ回路２のプルアップ回路（ＵＰ１）とプルダウン回路（ＤＯＷＮ１）との間に連結される。入出力パッド（ＩＯＰＡＤ１）は、また出力バッファ回路２の第１の抵抗（Ｒ１）及び入力バッファ回路４を通じて集積回路の内部ロジック又は他の内部回路と連結される。出力バッファ回路２は、入力バッファ回路４から入出力パッド（ＩＯＰＡＤ１）に提供される信号を受ける。

プルアップ回路（ＵＰ１）とプルダウン回路（ＤＯＷＮ１）は、電源供給ライン６と接地ライン８との間に直列に連結される。電源供給ライン６は、電源供給パッド（ＶＤＤＰＡＤ）を通じて受けた電源供給電圧（ＶＤＤ）を供給する。接地ライン８は、接地電圧（ＶＳＳ）を提供する接地パッド（ＶＳＳＰＡＤ）に連結される。プルアップ回路（ＵＰ１）は電源供給ライン６とプルダウン回路（ＤＯＷＮ１）との間に連結されたＰＭＯＳトランジスタ（ＭＰ１）を含む。ＰＭＯＳトランジスタ（ＭＰ１）のバルクは、電源供給ライン６に連結され、ＰＭＯＳトランジスタ（ＭＰ１）のゲートはプリチャージドライバー（図示せず）からプリドライブ信号を受ける。

プルダウン回路（ＤＯＷＮ１）は、プルアップ回路（ＵＰ１）と接地電圧ライン８との間に直列に連結された第１及び第２のＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）を含む。第１のＮＭＯＳトランジスタ（ＭＮ１）のゲートは第２の抵抗（Ｒ２）によって電源供給ライン６に連結され、第２のＮＭＯＳトランジスタ（ＭＮ２）のゲートはプリチャージドライバーからプリドライブ信号を受ける。

ノーマル動作中に、プリドライブ信号が論理ハイ電圧であるとき、第２のＮＭＯＳトランジスタ（ＭＮ２）はターンオンされ、ＰＭＯＳトランジスタ（ＭＰ１）はターンオフされる。その結果、プルダウン回路（ＤＯＷＮ１）は伝導して、入出力パッド（ＩＯＰＡＤ１）を接地電圧（ＶＳＳ）に引き下す。プリドライブ信号が論理ロー電圧であるとき、第２のＮＭＯＳトランジスタ（ＭＮ１）はターンオフされ、ＰＭＯＳトランジスタ（ＭＰ１）はターンオンされる。その結果、プルアップ回路（ＵＰ１）は伝導して、入出力パッド（ＩＯＰＡＤ１）を電源供給電圧（ＶＤＤ）に引き上げる。

ＥＳＤ状況では、ＥＳＤが入出力パッド（ＩＯＰＡＤ１）に入力されれば、例えば、出力バッファ回路２は、プルダウン回路（ＤＯＷＮ１）に形成された寄生バイポーラトランジスタを用いて接地ライン８に大きい電流を流して送ることによって、集積回路を保護する。図２は、図１の出力バッファ回路２が形成された半導体基板１２の断面図である。図２は、ＰＭＯＳトランジスタ（ＭＰ１）、第１及び第２のＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）のドーピングされたソース／ドレーン領域（Ｐ１^＋、Ｐ２^＋、Ｎ１^＋、Ｎ２^＋、Ｎ３^＋）を示す。より詳しくは、図２はプルダウン回路（ＤＯＷＮ１）によって形成された寄生バイポーラトランジスタを示す。示すように、３個の寄生ラテラルｎｐｎバイポーラトランジスタ（ＮＰＮ１、ＮＰＮ２、ＮＰＮ３）は第１及び第２のＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）のｎ^＋ソース／ドレーン（Ｎ１^＋、Ｎ２^＋、Ｎ３^＋）と、第１及び第２のＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）が形成されたＰウェルから形成される。

大きいＥＳＤ電流は、アバランシブレークダウン又は第１のブレークダウンと関連するが、寄生バイポーラトランジスタ（ＮＰＮ１、ＮＰＮ２、ＮＰＮ３）はターンオンされてＥＳＤ電流を接地ライン（ＶＳＳ）に伝導する。図３は、電圧対電流グラフであり、このグラフで第１のブレークダウン電圧Ｖｔ１、電流Ｉｔ１で発生する。アバランシブレークダウンから生成し、接地ライン８に有効基板抵抗（Ｒ４）を通じてドリフトするホール電流は、寄生バイポーラトランジスタ（ＮＰＮ１、ＮＰＮ２、ＮＰＮ３）のエミッタ−ベースジャンクションに局部的な基板ポテンシャルを上昇させることができる。寄生バイポーラトランジスタ（ＮＰＮ１、ＮＰＮ２、ＮＰＮ３）のエミッタ−ベースジャンクションは、ローカル基板ポテンシャルの増加によって弱くフォワードバイアスがかかり始める。寄生バイポーラトランジスタ（ＮＰＮ１、ＮＰＮ２、ＮＰＮ３）を通じて流れる付加的な電子電流は、寄生バイポーラトランジスタ（ＮＰＮ１、ＮＰＮ２、ＮＰＮ３）のコレクタ−ベースジャンクションで相当に大きい電流を引き出すシード電流の役割を果たす。これは所謂スナップバックメカニズムと呼ばれる。図３でスナップバックはスナップバック電圧Ｖｓｐからなる。

高いストレスレベルで、回路は図３の電圧Ｖｔ２、電流Ｉｔ２で示すように熱的ブレークダウン又は第２のブレークダウンに移ることができる。ここで、装置温度は熱的キャリヤ生成が十分に高くて伝導プロセスを左右する程度のレベルに増加できる。このような第２のブレークダウンは、電流局部化による装置フェイルを発生する正のフィードバックプロセスである。所謂、集積回路装置が第２のブレークダウンを経る電流レベルは、ＥＳＤ状況下で装置の電流をハンドリングできる能力の予想値として使用される。

ＥＳＤストレスコンディションで、入出力パッド（ＩＯＰＡＤ１）に大きいＥＳＤはＰＭＯＳトランジスタ（ＭＰ１）と電圧供給ライン６によって形成された電流パスを通じて第１のＮＭＯＳトランジスタ（ＭＮ１）のゲートに伝達できる。これは、第１のＮＭＯＳトランジスタ（ＭＮ１）をターンオンさせることができ、第１のＮＭＯＳトランジスタ（ＭＮ１）のソース／ドレーン（Ｎ１^＋、Ｎ２^＋）の間にチャネルを形成する。電流は、寄生バイポーラトランジスタ（ＮＰＮ１、ＮＰＮ２、ＮＰＮ３）を通じて流れ出ず、このチャネルに集中する。チャネルの境界で格子温度が高まるとき、ＧＶＩＣＣ（ＧａｔｅＶｏｌｔａｇｅＩｎｄｕｃｅｄＣｕｒｒｅｎｔＣｒｏｗｄｉｎｇ）によって初期装置フェイルが発生しうる。

本発明が解決しようとする技術的課題は、静電保護機能が向上したバッファ回路を提供することにある。

本発明の技術的課題は以上で言及した技術的課題で制限されないし、言及されないまた他の技術的課題は以下の記載から当業者に明確に理解されることができることである。

前記技術的課題を達成するための本発明の一実施形態によるバッファ回路は、それぞれ選択的に入出力パッドの電圧をプルアップ及びプルダウンするプルアップ回路とプルダウン回路を含み、前記プルアップ回路及びプルダウン回路は分離した電源供給ラインに連結されて、静電気放電を入出力パッドから受けたとき、入出力パッドからプルアップ回路を経てプルダウン回路への電流パスが存在しない。

また、前記技術的課題を達成するための本発明の他の実施形態によるバッファ回路は、少なくとも第１及び第２の回路ブロックを含み、前記第１の回路ブロックは、第１の電源供給パッド、前記第１の電源供給パッドと連結された第１の電源供給ライン、前記第２の回路ブロックの電源供給パッドと連結された第２の電源供給ライン、第１の入出力パッド、それぞれ前記第１の入出力パッドの電圧を選択的にプルアップ及びプルダウンする第１のプルアップ回路と第１のプルダウン回路で、前記第１のプルアップ回路及び第１のプルダウン回路はそれぞれ第１及び第２の電源供給ラインと連結された第１のプルアップ回路と第１のプルダウン回路を含む。

前記技術的課題を達成するための本発明のさらに他の実施形態によるバッファ回路は、少なくとも第１及び第２の回路ブロックを含み、前記第１及び第２の回路ブロックは、入出力パッド、選択的にそれぞれ入出力パッドの電圧をプルアップ及びプルダウンするプルアップ回路とプルダウン回路を含み、前記プルアップ回路及びプルダウン回路は分離した電源供給ラインに連結されて、静電気放電を入出力パッドから受けたとき入出力パッドからプルアップ回路を経てプルダウン回路への電流パスが存在しない。

前記技術的課題を達成するための本発明のさらに他の実施形態によるバッファ回路は、多数の回路ブロックを含み、各回路ブロックは、入出力パッド、及びそれぞれ選択的に入出力パッドの電圧をプルアップ及びプルダウンするプルアップ回路とプルダウン回路を含み、前記プルアップ回路及びプルダウン回路は分離した電源供給ラインに連結されて、入出力パッドから静電気放電を受けたとき入出力パッドからプルアップ回路を経てプルダウン回路への電流パスが存在しない。

前記技術的課題を達成するための本発明のさらに他の実施形態によるバッファ回路は、少なくとも第１及び第２の回路ブロックを含み、第１及び第２の回路ブロックは、入出力パッド、それぞれ選択的に入出力パッドの電圧をプルアップ及びプルダウンするプルアップ回路とプルダウン回路を含み、前記プルアップ回路とプルダウン回路は分離した電源供給ラインに連結されるプルアップ回路とプルダウン回路、及び前記第２の回路ブロックのプルアップ回路と前記第１の回路ブロックのプルダウン回路は同一な電源供給ラインに連結される。

前記技術的課題を達成するための本発明のさらに他の実施形態によるバッファ回路は、入出力パッド、前記入出力パッドを第１の電源供給ラインに選択的に連結するプルアップ回路、及び前記入出力パッドをローポテンシャルレファレンスラインに選択的に連結するプルダウン回路で、前記プルダウン回路は前記入出力パッドから受けた静電気電流を前記ローポテンシャルレファレンスラインに放電するための静電気放電回路を形成し、前記プルダウン回路はアクティブ素子を含み、そのうち少なくとも一つは第２の電源供給ラインに連結される。

その他実施形態の具体的な事項は詳細な説明及び図面に含まれている。

上述したように本発明によるバッファ回路は、静電放電特性が向上する。

本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。

以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。

図４は、本発明に従う集積回路装置の静電気放電（ＥＳＤ）保護機能を含む出力バッファ回路の実施形態を説明する。示すように、入出力パッド（ＩＯＰＡＤ１０）は出力バッファ回路２２のプルアップ回路（ＵＰ１０）とプルダウン回路（ＤＯＷＮ１０）との間に連結される。入出力パッド（ＩＯＰＡＤ１０）は、出力バッファ回路２２の第１の抵抗（Ｒ１０）と入力バッファ回路２４を通じて集積回路の内部ロジック又は他の内部回路と連結される。出力バッファ回路２２は、入力バッファ回路２４から入出力パッド（ＩＯＰＡＤ１０）に提供される信号を受ける。

プルアップ回路（ＵＰ１０）とプルダウン回路（ＤＯＷＮ１０）は、第１の電源供給ライン２６と接地ライン２８との間に直列に連結される。第１の電源供給ライン２６は、電源供給パッド（ＶＤＤＰＡＤ）を通じて受けた電源供給電圧（ＶＤＤＯ）を提供する。接地ライン２８は、接地電圧（ＶＳＳ）を提供する接地パッド（ＶＳＳＰＡＤ）と連結される。プルアップ回路（ＵＰ１０）は、第１の電源供給ライン２６とプルダウン回路（ＤＯＷＮ１０）との間に連結されたＰＭＯＳトランジスタ（ＭＰ１０）を含む。ＰＭＯＳトランジスタ（ＭＰ１０）のバルクは、第１の電源供給ライン２６に連結されるか、或いは選択的に、図４に示すように、分離回路（Ｐ１０）に連結できる。ＰＭＯＳトランジスタ（ＭＰ１０）のゲートは、プリチャージドライバー回路（図示せず）からプリドライブ信号を受ける。

分離回路（Ｐ１０）は、第１の電源供給ライン２６を入出力パッド（ＩＯＰＡＤ１０）から電気的に分離する。分離回路（Ｐ１０）は、第１の抵抗（Ｒ１０）と第１の電源供給ライン２６との間に直列に連結された第２のＰＭＯＳトランジスタ（ＭＰＣ）と第３のＰＭＯＳトランジスタ（ＭＰＤ）を含む。第２及び第３のＰＭＯＳトランジスタ（ＭＰＣ、ＭＰＤ）のバルクは互いに連結される。第２のＰＭＯＳトランジスタ（ＭＰＣ）のゲートは、第１の抵抗（Ｒ１０）に連結され、第３のＰＭＯＳトランジスタ（ＭＰＤ）のゲートは第１の電源供給ライン２６に連結される。

プルダウン回路（ＤＯＷＮ１０）は、プルアップ回路（ＵＰ１０）と接地電圧ライン２８との間に直列に連結された第１及び第２のＮＭＯＳトランジスタ（ＭＮＡ、ＭＮＢ）を含む。第１及び第２のＮＭＯＳトランジスタ（ＭＮＡ、ＭＮＢ）のバルクは接地ライン２８に連結される。第１のＮＭＯＳトランジスタ（ＭＮＡ）のゲートは、第２の抵抗（Ｒ２０）を通じて第２の電源供給ライン３０と連結される。第２の電源供給ライン３０は、第２の電源供給電圧（ＶＤＤ−ＴＯＬ）を伝達し、第１の電源供給ライン２６とは電気的に分離される。第２のＮＭＯＳトランジスタ（ＭＮＢ）のゲートは、プリチャージドライバー回路からプリドライブ信号を受ける。第２の抵抗（Ｒ２０）と第１の抵抗（Ｒ１０）は配線抵抗、ポリ抵抗、拡散抵抗などでありうる。

以下説明する実施形態では、説明の便宜のために、出力バッファ回路２２と分離回路（Ｐ１０）は合わせて出力バッファ回路ブロック２０と呼ぶ。

ノーマル動作で、プリドライブ信号がロジックハイ電圧であるとき、第２のＮＭＯＳトランジスタ（ＭＮＢ）はターンオンされ、ＰＭＯＳトランジスタ（ＭＰ１０）はターンオフされる。その結果、プルダウン回路（ＤＯＷＮ１０）は伝導されて、入出力パッド（ＩＯＰＡＤ１０）を接地電圧（ＶＳＳ）に引き下す。プリドライブ信号がロジックロー電圧であるとき、第２のＮＭＯＳトランジスタ（ＭＮＢ）はターンオフされ、ＰＭＯＳトランジスタ（ＭＰ１０）はターンオンされる。その結果、プルアップ回路（ＵＰ１０）は伝導されて、入出力パッド（ＩＯＰＡＤ１０）を電源供給電圧（ＶＤＤ）に引き上げる。

ＥＳＤ状況の間、ＥＳＤが入出力パッド（ＩＯＰＡＤ１０）に提供され、例えば出力バッファ回路２２は、プルダウン回路（ＤＯＷＮ１０）に形成された寄生バイポーラトランジスタを用いて接地ライン２８に大きい電流を流して送ることによって集積回路を保護する。図５は、図４の出力バッファ回路２２が形成された半導体基板３２の断面図である。図５は、ＰＭＯＳトランジスタ（ＭＰ１０）、第１及び第２のＮＭＯＳトランジスタ（ＭＮＡ、ＭＮＢ）のドーピングされたソース／ドレーン領域（Ｐ１^＋、Ｐ２^＋、Ｎ１^＋、Ｎ２^＋、Ｎ３^＋）を示す。より詳しくは、図５はプルダウン回路（ＤＯＷＮ１０）によって形成された寄生バイポーラトランジスタを示す。示すように、３個の寄生ラテラルｎｐｎバイポーラトランジスタ（ＮＰＮ１、ＮＰＮ２、ＮＰＮ３）は、第１及び第２のＮＭＯＳトランジスタ（ＭＮＡ、ＭＮＢ）のｎ^＋ソース／ドレーン（Ｎ１^＋、Ｎ２^＋、Ｎ３^＋）と、第１及び第２のＮＭＯＳトランジスタ（ＭＮＡ、ＭＮＢ）が形成されたＰウェルから形成される。

大きいＥＳＤ電流は、アバランシブレークダウン又は第１のブレークダウンと関連するが、寄生バイポーラトランジスタ（ＮＰＮ１、ＮＰＮ２、ＮＰＮ３）はターンオンされてＥＳＤ電流を接地ライン（ＶＳＳ）に伝導する。

ＥＳＤストレスコンディションで、入出力パッド（ＩＯＰＡＤ１０）の大きいＥＳＤはＰＭＯＳトランジスタ（ＭＰ１０）と電圧供給ライン２６を通じて第１のＮＭＯＳトランジスタ（ＭＮＡ）のゲートに伝達されない。なぜならば、第１のＮＭＯＳトランジスタ（ＭＮＡ）のゲートは、第２の電圧供給ライン３０に連結されているためである。すなわち、入出力パッド（ＩＯＰＡＤ１０）からプルダウン回路（ＤＯＷＮ１０）の第１のＮＭＯＳトランジスタ（ＭＮＡ）のゲートまでの電流パスはＥＳＤを受けるとき存在しない。従って、寄生バイポーラトランジスタ（ＮＰＮ１、ＮＰＮ２、ＮＰＮ３）は適切に大きい電流を接地ライン２８に流して送って集積回路を保護する。このように、本発明の実施形態はＧＶＩＣＣ（ＧａｔｅＶｏｌｔａｇｅＩｎｄｕｃｅｄＣｕｒｒｅｎｔＣｒｏｗｄｉｎｇ）現象による初期装置フェイルの可能性を減らす。

図６は、図３と類似した電圧対電流グラフを示す。ここで、カーブ２は、従来技術として図３で示すカーブであり、カーブ１は図４の実施形態のカーブである。示すように、図４に示す本発明の実施形態はさらに大きい電流の流れを提供する。

次に、選択的な分離回路（Ｐ１０）の動作を説明する。前述したように、分離回路（Ｐ１０）は入出力パッド（ＩＯＰＡＤ１０）を電圧供給ライン２６から分離する。出力信号が電源供給電圧（ＶＤＤＯ）より高い電圧レベルを有するとき毎に、第２のＰＭＯＳトランジスタ（ＭＰＣ）はターンオフされる。そして、出力信号が電源供給電圧（ＶＤＤＯ）より低い電圧レベルを有するとき毎に、第３のＰＭＯＳトランジスタ（ＭＰＤ）はターンオフされる。その結果、入出力パッド（ＩＯＰＡＤ１０）に伝達される出力電圧は電源供給電圧（ＶＤＤＯ）によって影響を受けない。

次に、出力バッファ回路のアレイが示されている図７を参照して本発明の第２の実施形態を説明する。図７は、第１、第２及び第３の電源供給電圧（ＶＤＤＯ１、ＶＤＤＯ２、ＶＤＤＯ３）を提供する第１、第２及び第３の電源供給ライン４０、４２、４４を示す。第１、第２及び第３の電源供給電圧４０、４２、４４は第１、第２及び第３の電源供給パッド（ＶＤＤＰＡＤ１１、ＶＤＤＰＡＤ１２、ＶＤＤＰＡＤ１３）とそれぞれ連結される。

図７は、第４、第５、第６の電源供給電圧（ＶＤＤ−ＴＯＬ１、ＶＤＤ−ＴＯＬ２、ＶＤＤ−ＴＯＬ３）をそれぞれ提供する第４、第５、第６の電源供給ライン４６、４８、５０をさらに示す。第４、第５、第６電源供給ライン４６、４８、５０は、それぞれ第１、第２、第３の電源供給ライン４０、４２、４４と電気的に分離される。第４の電源供給ライン４６は、第２の電源供給パッド（ＶＤＤＰＡＤ１２）と連結され、第５の電源供給ライン４８は第１の電源供給ライン４０、第３の電源供給パッド（ＶＤＤＰＡＤ１３）と連結される。第６の電源供給ライン５０は第２の電源供給ライン４２と連結される。

また、第１、第２、第３の接地ライン５２、５４、５６は、それぞれ第１、第２、第３の接地パッド（ＶＳＳＰＡＤ１１、ＶＳＳＰＡＤ１２、ＶＳＳＰＡＤ１３）と連結される。第１の接地ライン５２もまた第２の接地パッド（ＶＳＳＰＡＤ１２）と連結され、第２の接地ライン５４もまた第３の接地パッド（ＶＳＳＰＡＤ１３）と連結される。

図７は、それぞれ図４の出力バッファ回路ブロック２０と同一な構成を有する第１、第２、第３の出力バッファ回路ブロック２０−１、２０−２、２０−３を示す。第１、第２、第３の出力バッファ回路ブロック２０−１、２０−２、２０−３は、それぞれ異なる電源供給ライン、異なる接地ラインと連結し、それぞれ異なるプリドライブ信号を受け、それぞれ異なる入力バッファ回路２４−１、２４−２、２４−３と連結される。

具体的には、第１の出力バッファ回路ブロック２０−１で第１及び第２のＰＭＯＳトランジスタＭＰ１０、ＭＰＣのソース、第３のＰＭＯＳトランジスタ（ＭＰＤ）のゲートは第１の電源供給ライン４０と連結される。第１のＮＭＯＳトランジスタ（ＭＮＡ）のゲートは、第４の電源供給ライン４６と連結され、第２のＮＭＯＳトランジスタ（ＭＮＢ）は第１の接地ライン５２と連結される。第２の出力バッファ回路ブロック２０−２で第１及び第２のＰＭＯＳトランジスタ（ＭＰ１０、ＭＰＣ）のソース、第３のＰＭＯＳトランジスタ（ＭＰＤ）のゲートは第２の電源供給ライン４２と連結される。第１のＮＭＯＳトランジスタ（ＭＮＡ）のゲートは第５の電源供給ライン４８と連結され、第２のＮＭＯＳトランジスタ（ＭＮＢ）は第２の接地ライン５４と連結される。第３の出力バッファ回路ブロック２０−３で第１及び第２のＰＭＯＳトランジスタ（ＭＰ１０、ＭＰＣ）のソース、第３のＰＭＯＳトランジスタ（ＭＰＤ）のゲートは第３の電源供給ライン４４と連結される。第１のＮＭＯＳトランジスタ（ＭＮＡ）のゲートは、第６の電源供給ライン５０と連結され、第２のＮＭＯＳトランジスタ（ＭＮＢ）は第３の接地ライン５６と連結される。

各出力バッファ回路ブロック２０−１、２０−２、２０−３に関する本実施形態の動作は図４で言及したことと同一である。従って、簡潔なことのために説明を反復しない。

図７は、本発明に従う多数の出力バッファ回路が集積回路装置内でアレイされていることを示す。また、図７は３個の出力バッファ回路のアレイを示したが、３個よりさらに多いか、或いはさらに少ない個数としてアレイを構成できることを理解できる。

それに、他の実施形態で、第２の出力バッファ回路ブロック２０−２の入出力パッド（ＩＯＰＡＤ１２）は除去されてもよい。そうすれば、この実施形態で、ＥＳＤ保護回路が不要であり、第２の電源供給パッド（ＶＤＤＰＡＤ１２）は除去できる。すなわち、第２の電源供給ライン４２は第４の電源供給ライン４６に連結される。

さらに他の実施形態で、例えば第１及び第３の電源供給パッド（ＶＤＤＰＡＤ１１、ＶＤＤＰＡＤ１３は一つのパッドでマージされてもよい。

図８は、本発明の他の実施形態による出力バッファ回路のアレイを示す。図８の実施形態は、次のような点を除外しては図７の実施形態と同一である。１）第５の電源供給ライン４８は、第１の電源供給ライン４０と電気的に分離される。２）第６の電源供給ライン５０は、第２の電源供給ライン４２と電気的に分離される。３）第１の分離回路６０−１は、第１の接地ライン５２と第２の接地パッド（ＶＳＳＰＡＤ１２）との間に配置される。４）第２の分離回路６０−２は、第２の接地ライン５４と第３の接地パッド（ＶＳＳＰＡＤ１３）との間に配置される。

第１及び第２の分離回路６０−１、６０−２は、アノードとカソードが互いに連結された第１及び第２のダイオード（Ｄ１１、Ｄ１２）の同一な構成を有する。

前述した付加的な電気的分離を除外しては、図８の実施形態の動作的な特徴は図７の実施形態のそれと同一である。従って、簡潔性のために説明を反復しない。それに、図７について前述したオプション及び代替的な実施形態も図８の実施形態に適用でき、簡潔性のために説明を反復しない。

図９は、本発明のさらに他の実施形態による出力バッファ回路アレイを示す。この実施形態は、アレイが多数の電源供給ラインを含むことができることを示す。この実施形態は、特定な数の電源供給ラインを含むように示したが、これと以前の実施形態から本発明はこのような数字に制限されないことを理解できるものである。

示すように、アレイは第１、第２、第３の電源供給電圧（ＶＤＤＯ１、ＶＤＤＯ２、ＶＤＤＯ３）をそれぞれ提供する第１、第２、第３の電源供給ライン４０、４２、４４を含む。第１、第２、第３の電源供給ライン（ＶＤＤＯ１、ＶＤＤＯ２、ＶＤＤＯ３）は第１、第２、第３の電源供給パッド（ＶＤＤＰＡＤ１１、ＶＤＤＰＡＤ１２、ＶＤＤＰＡＤ１３）にそれぞれ連結される。また、アレイは第４、第５、第６の電源供給電圧（ＶＤＤ−ＴＯＬ１、ＶＤＤ−ＴＯＬ２、ＶＤＤ−ＴＯＬ３）をそれぞれ提供する第４、第５、第６の電源供給ライン４６、４８、５０を含む。第４、第５、第６の電源供給ライン４６、４８、５０はそれぞれ第１、第２、第３の電源供給ライン４０、４２、４４と電気的に分離される。

図９は、アレイは第７、第８、第９の電源供給電圧（ＶＤＤＰ１、ＶＤＤＰ２、ＶＤＤＰ３）をそれぞれ提供する第７、第８、第９の電源供給ライン７０、７２、７４をさらに含むことをさらに示す。第７、第８、第９の電源供給ライン７０、７２、７４はそれぞれ第４、第５、第６の電源供給ライン４６、４８、５０と電気的に分離される。第４の電源供給ライン４６は、第２の電源供給パッド（ＶＤＤＰＡＤ１２）と連結される。第５の電源供給ライン４８は、第７の電源供給ライン７０と第３の電源供給パッド（ＶＤＤＰＡＤ１３）に連結される。第６の電源供給ライン５０は、第８の電源供給ライン７２に連結される。

また、第１、第２、第３の接地ライン５２、５４、５６は、第１、第２、第３の接地パッド（ＶＳＳＰＡＤ１１、ＶＳＳＰＡＤ１２、ＶＳＳＰＡＤ１３）とそれぞれ連結される。第１の接地ライン５２は、第２の接地パッド（ＶＳＳＰＡＤ１２）と連結され、第２の接地ライン５４は第３の接地パッド（ＶＳＳＰＡＤ１３）と連結される。

図９は、第１、第２、第３の出力バッファ回路ブロック２０−１、２０−２、２０−３はそれぞれ図４の出力バッファ回路ブロック２０と同一な構造を有することを示す。第１、第２、第３の出力バッファ回路ブロック２０−１、２０−２、２０−３は、それぞれ異なる電源供給ライン、異なる接地ライン、異なるプリドライブ信号を受け、異なる入力バッファ回路２４−１、２４−２、２４−３と連結される。

特に、第１の出力バッファ回路ブロック２０−１で第１及び第２のＰＭＯＳトランジスタ（ＭＰ１０、ＭＰＣ）のソース、第３のＰＭＯＳトランジスタ（ＭＰＤ）のゲートは第１の電源供給ライン４０と連結される。第１のＮＭＯＳトランジスタ（ＭＮＡ）のゲートは、第４の電源供給ライン４６と連結され、第２のＮＭＯＳトランジスタ（ＭＮＢ）は第１の接地ライン５２と連結される。第２の出力バッファ回路ブロック２０−２で第１及び第２のＰＭＯＳトランジスタ（ＭＰ１０、ＭＰＣ）のソース、第３のＰＭＯＳトランジスタ（ＭＰＤ）のゲートは第２の電源供給ライン４２と連結される。第１のＮＭＯＳトランジスタ（ＭＮＡ）のゲートは、第５の電源供給ライン４８と連結され、第２のＮＭＯＳトランジスタ（ＭＮＢ）は第２の接地ライン５４と連結される。第３の出力バッファ回路ブロック２０−３で第１及び第２のＰＭＯＳトランジスタ（ＭＰ１０、ＭＰＣ）のソース、第３のＰＭＯＳトランジスタ（ＭＰＤ）のゲートは第３の電源供給ライン４４と連結される。第１のＮＭＯＳトランジスタ（ＭＮＡ）のゲートは、第６の電源供給ライン５０と連結され、第２のＮＭＯＳトランジスタ（ＭＮＢ）は第３の接地ライン５６と連結される。

図９は、本発明に従う多数の出力バッファ回路が集積回路装置内でアレイされていることを示す。また、図９は３個の出力バッファ回路のアレイを示したが、３個よりさらに多いか、或いはさらに少ない個数でアレイを構成できることを理解できる。

それに、他の実施形態で、第２の出力バッファ回路ブロック２０−２の入出力パッド（ＩＯＰＡＤ１２）は除去されてもよい。そうすれば、この実施形態で、ＥＳＤ保護回路が不要であり、第２の電源供給パッド（ＶＤＤＰＡＤ１２）は除去できる。すなわち、第２の電源供給ライン４２と第８の電源供給ライン７２は、第４の電源供給ライン４６に連結される。さらに他の実施形態で、例えば第１及び第３の電源供給パッド（ＶＤＤＰＡＤ１１、ＶＤＤＰＡＤ１３）は一つのパッドでマージされてもよい。

図１０は、本発明のさらに他の実施形態による出力バッファ回路のアレイを示す。図１０の実施形態は、次の通りの点を除外しては図９の実施形態と同一である。１）第５の電源供給ライン４８は、第７の電源供給ライン７０と電気的に分離される。２）第６の電源供給ライン５０は、第８の電源供給ライン７２と電気的に分離される。３）第１の分離回路６０−１は、第１の接地ライン５２と第２の接地パッド（ＶＳＳＰＡＤ１２）との間に配置される。４）第２の分離回路６０−２は、第２の接地ライン５４と第３の接地パッド（ＶＳＳＰＡＤ１３）との間に配置される。

前述した付加的な電気的分離を除外しては、図１０の実施形態の動作的な特徴は図９の実施形態のそれと同一である。従って、簡潔性のために説明を反復しない。それに、図９について前述したオプション及び代替的な実施形態も図１０の実施形態に適用でき、簡潔性のために説明を反復しない。

以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。

本発明のバッファ回路は、高集積回路半導体素子、プロセッサ、ＭＥＭＳ（ＭｉｃｒｏＥｌｅｃｔｒｏＭｅｃｈａｎｉｃａｌＳｙｓｔｅｍｓ）素子、光電子素子、ディスプレイ素子などの微細電子素子に適用されうる。但し、上述したバッファ回路が適用される素子は例示的なことに過ぎない。

集積回路の静電気放電保護機能を有する従来の出力バッファ回路を示す図面である。図１の出力バッファ回路が形成された半導体基板の断面図である。図１の電圧対電流グラフを示す図面である。本発明に従う集積回路の静電気放電保護機能を有する出力バッファ回路の実施形態を示す図面である。図４の出力バッファ回路が形成された半導体基板の断面図である。図３と類似した電圧対電流グラフを示すものであり、カーブ２は従来の図３に示すカーブを示し、カーブ１は本発明の図４のカーブを示す図面である。本発明に従う出力バッファ回路のアレイの実施形態を示す図面である。本発明に従う出力バッファ回路のアレイの実施形態を示す図面である。本発明に従う出力バッファ回路のアレイの実施形態を示す図面である。本発明に従う出力バッファ回路のアレイの実施形態を示す図面である。

符号の説明

２０出力バッファ回路ブロック
２２出力バッファ回路
２４入力バッファ回路
２６第１の電源供給ライン
２８接地ライン
３０第２の電源供給ライン
ＵＰ１０プルアップ回路
ＤＯＷＮ１０プルダウン回路
Ｐ１０分離回路

Claims

それぞれ選択的に入出力パッドの電圧をプルアップ及びプルダウンするプルアップ回路とプルダウン回路を含み、前記プルアップ回路及びプルダウン回路はそれぞれ分離した第１及び第２のハイポテンシャル電源供給ラインに連結されて、正の静電気放電を入出力パッドから受けたとき、入出力パッドからプルアップ回路を経てプルダウン回路への電流パスが存在せず、
前記プルダウン回路は、前記入出力パッドとローポテンシャルレファレンスラインとの間に直列に連結された第１及び第２のＮＭＯＳトランジスタを含み、前記第１のＮＭＯＳトランジスタのゲートは前記第２のハイポテンシャル電源供給ラインに連結され、前記入出力パッドに連結されず、前記第２のＮＭＯＳトランジスタのゲートはドライバー信号を受けることを特徴とするバッファ回路。
前記プルダウン回路は、前記入出力パッドから受けた静電気電流を放電するための静電気放電回路を形成することを特徴とする請求項１に記載のバッファ回路。
前記静電気放電回路は、少なくとも一つの寄生バイポーラトランジスタを含むことを特徴とする請求項２に記載のバッファ回路。
前記プルアップ回路は、
前記入出力パッドと前記第１のハイポテンシャル電源供給ラインとの間に連結されたＰＭＯＳトランジスタを含み、前記ＰＭＯＳトランジスタのゲートは前記ドライバー信号を受けることを特徴とする請求項１に記載のバッファ回路。
前記静電気電流を前記入出力パッドから受けて前記静電気電流を放電するとき、前記プルダウン回路は少なくとも一つの寄生バイポーラトランジスタを形成することを特徴とする請求項１に記載のバッファ回路。
前記入出力パッドを前記プルアップ回路が連結された前記ハイポテンシャル電源供給ラインから分離する分離回路をさらに含むことを特徴とする請求項１に記載のバッファ回路。
少なくとも第１及び第２の回路ブロックを含み、
前記第１の回路ブロックは、
第１の電源供給パッド；
前記第１の電源供給パッドと連結された第１のハイポテンシャル電源供給ライン；
前記第２の回路ブロックの第２の電源供給パッドと連結された第２のハイポテンシャル電源供給ライン；
第１の入出力パッド；
前記第１のハイポテンシャル電源供給ラインと連結され、前記第１の入出力パッドの電圧を選択的にプルアップする第１のプルアップ回路；
前記第２のハイポテンシャル電源供給ラインと連結され、前記第１の入出力パッドの電圧を選択的にプルダウンする第１のプルダウン回路を含むことを特徴とするバッファ回路。
前記第１のプルダウン回路は、アクティブ素子を含み、そのうち少なくとも一つは前記第２のハイポテンシャル電源供給ラインに連結されたことを特徴とする請求項７に記載のバッファ回路。
前記第１のプルダウン回路は、
前記第１の入出力パッドとローポテンシャルレファレンスラインとの間に直列に連結された第１及び第２のＮＭＯＳトランジスタを含み、前記第１のＮＭＯＳトランジスタのゲートは前記第２のハイポテンシャル電源供給ラインに連結され、前記第２のＮＭＯＳトランジスタのゲートはドライバー信号を受けることを特徴とする請求項７に記載のバッファ回路。
前記第２の回路ブロックは、
前記第２のハイポテンシャル電源供給ラインに連結された前記第２の電源供給パッド；
前記第２の電源供給パッドに連結された第３のハイポテンシャル電源供給ライン；
第４のハイポテンシャル電源供給ライン；
第２の入出力パッド；
前記第３のハイポテンシャル電源供給ラインに連結され、前記第２の入出力パッドの電圧を選択的にプルアップする第２のプルアップ回路；
前記第４のハイポテンシャル電源供給ラインに連結され、前記第２の入出力パッドの電圧を選択的にプルダウンする第２のプルダウン回路をさらに含むことを特徴とする請求項７に記載のバッファ回路。
前記第４のハイポテンシャル電源供給ラインは、前記第１のハイポテンシャル電源供給ラインに連結されたことを特徴とする請求項１０に記載のバッファ回路。
第３の回路ブロックをさらに含み、前記第３の回路ブロックは、
前記第４のハイポテンシャル電源供給ラインに連結された第５のハイポテンシャル電源供給ライン；
第６のハイポテンシャル電源供給ライン；
第３の入出力パッド；
前記第５のハイポテンシャル電源供給ラインに連結され、前記第３の入出力パッドの電圧を選択的にプルアップする第３のプルアップ回路；
前記第６のハイポテンシャル電源供給ラインに連結され、前記第３の入出力パッドの電圧を選択的にプルダウンする第３のプルダウン回路を含むことを特徴とする請求項１０に記載のバッファ回路。
前記第６のハイポテンシャル電源供給ラインは、前記第３のハイポテンシャル電源供給ラインに連結されたことを特徴とする請求項１２に記載のバッファ回路。
第３の回路ブロックをさらに含み、前記第３の回路ブロックは、
第３の電源供給パッド；
前記第３の電源供給パッドに連結された第５のハイポテンシャル電源供給ライン；
第６のハイポテンシャル電源供給ライン；
第３の入出力パッド；
前記第５のハイポテンシャル電源供給ラインに連結され、前記第３の入出力パッドの電圧を選択的にプルアップする第３のプルアップ回路；
前記第６のハイポテンシャル電源供給ラインに連結され、前記第３の入出力パッドの電圧を選択的にプルダウンする第３のプルダウン回路を含むことを特徴とする請求項１１に記載のバッファ回路。
前記第６のハイポテンシャル電源供給ラインは、前記第３のハイポテンシャル電源供給ラインに連結されたことを特徴とする請求項１４に記載のバッファ回路。
少なくとも第１及び第２の回路ブロックを含み、
前記第１の回路ブロックは、
第１の入出力パッド；
それぞれ前記第１の入出力パッドの電圧を選択的にプルアップ及びプルダウンする第１のプルアップ回路と第１のプルダウン回路を含み、前記第１のプルアップ回路及び第１のプルダウン回路はそれぞれ対応するハイポテンシャル電源供給ラインに連結されて、正の静電気放電を前記第１の入出力パッドから受けたとき前記第１の入出力パッドから前記第１のプルアップ回路を経て前記第１のプルダウン回路への電流パスが存在せず、
前記第２の回路ブロックは、
第２の入出力パッド；
それぞれ前記第２の入出力パッドの電圧を選択的にプルアップ及びプルダウンする第２のプルアップ回路と第２のプルダウン回路を含み、前記第２のプルアップ回路及び第２のプルダウン回路はそれぞれ対応するハイポテンシャル電源供給ラインに連結されて、正の静電気放電を前記第２の入出力パッドから受けたとき前記第２の入出力パッドから前記第２のプルアップ回路を経て前記第２のプルダウン回路への電流パスが存在せず、
前記第２のプルアップ回路と、前記第１のプルダウン回路は同一な第１のハイポテンシャル電源供給ラインに連結されたことを特徴とするバッファ回路。
前記第２のプルダウン回路と前記第１のプルアップ回路は同一な第２のハイポテンシャル電源供給ラインに連結されたことを特徴とする請求項１６に記載のバッファ回路。
前記第２のプルダウン回路と前記第１のプルアップ回路は異なるハイポテンシャル電源供給ラインに連結されたことを特徴とする請求項１６に記載のバッファ回路。
前記第１の回路ブロックは、前記第１の入出力パッドを前記第１のプルアップ回路が連結された前記ハイポテンシャル電源供給ラインから分離させる第１の分離回路をさらに含み、
前記第２の回路ブロックは、前記第２の入出力パッドを前記第２のプルアップ回路が連結された前記第１のハイポテンシャル電源供給ラインから分離させる第２の分離回路をさらに含むことを特徴とする請求項１６に記載のバッファ回路。
前記第１の回路ブロックで、
前記第１のプルアップ回路は、選択的に前記第１の入出力パッドを前記第２のハイポテンシャル電源供給ラインに連結し、
前記第１のプルダウン回路は、選択的に前記第１の入出力パッドを第１のローポテンシャルレファレンスラインに連結し、前記第１のプルダウン回路は前記第１の入出力パッドから受けた静電気電流を前記第１のローポテンシャルレファレンスラインに放電するための第１の静電気放電回路を形成し、前記第１のプルダウン回路はアクティブ素子を含み、そのうち少なくとも一つは前記第１のハイポテンシャル電源供給ラインに連結され、
前記第２の回路ブロックで、
前記第２のプルアップ回路は、選択的に前記第２の入出力パッドを前記第１のハイポテンシャル電源供給ラインに連結し、
前記第２のプルダウン回路は、選択的に前記第２の入出力パッドを第２のローポテンシャルレファレンスラインに連結し、前記第２のプルダウン回路は前記第２の入出力パッドから受けた静電気電流を前記第２のローポテンシャルレファレンスラインに放電するための第２の静電気放電回路を形成し、前記第２のプルダウン回路はアクティブ素子を含み、そのうち少なくとも一つは前記第２のハイポテンシャル電源供給ラインに連結されることを特徴とする請求項１７に記載のバッファ回路。
前記第１の回路ブロックで、
前記第１のプルアップ回路は、選択的に前記第１の入出力パッドを前記第１のハイポテンシャル電源供給ラインに連結し、
前記第１のプルダウン回路は、選択的に前記第１の入出力パッドを第１のローポテンシャルレファレンスラインに連結し、前記第１のプルダウン回路は前記第１の入出力パッドから受けた静電気電流を前記第１のローポテンシャルレファレンスラインに放電するための第１の静電気放電回路を形成し、前記第１のプルダウン回路はアクティブ素子を含み、そのうち少なくとも一つは第２のハイポテンシャル電源供給ラインに連結され、
前記第２の回路ブロックで、
前記第２のプルアップ回路は選択的に前記第２の入出力パッドを前記第２のハイポテンシャル電源供給ラインに連結し、
前記第２のプルダウン回路は、選択的に前記第２の入出力パッドを第２のローポテンシャルレファレンスラインに連結し、前記第２のプルダウン回路は前記第２の入出力パッドから受けた静電気電流を前記第２のローポテンシャルレファレンスラインに放電するための第２の静電気放電回路を形成し、前記第２のプルダウン回路はアクティブ素子を含み、そのうち少なくとも一つは第３のハイポテンシャル電源供給ラインに連結されることを特徴とする請求項１６に記載のバッファ回路。
前記第１の回路ブロックは、前記第１のローポテンシャルレファレンスラインと前記第２のローポテンシャルレファレンスラインとの間に設けられる分離回路をさらに含むことを特徴とする請求項２１に記載のバッファ回路。
複数の回路ブロックを含み、それぞれの回路ブロックは、
入出力パッド；
それぞれ前記入出力パッドの電圧を選択的にプルアップ及びプルダウンするプルアップ回路とプルダウン回路を含み、前記プルアップ回路及びプルダウン回路は分離したハイポテンシャル電源供給ラインに連結されて、正の静電気放電を前記入出力パッドから受けたとき、前記入出力パッドから前記プルアップ回路を経て前記プルダウン回路への電流パスが存在せず、
隣接して配置された回路ブロックの一方の回路ブロックの前記プルアップ回路と隣接して配置された回路ブロックの他方の回路ブロックのプルダウン回路は、同一なハイポテンシャル電源供給ラインに連結されたことを特徴とするバッファ回路。
隣接して配置された回路ブロックの一方の回路ブロックの前記プルダウン回路と隣接して配置された回路ブロックの他方の回路ブロックの前記プルアップ回路は、同一な第２のハイポテンシャル電源供給ラインに連結されたことを特徴とする請求項２３に記載のバッファ回路。
隣接して配置された回路ブロックの一方の回路ブロックの前記プルダウン回路と隣接して配置された回路ブロックの他方の回路ブロックのプルアップ回路は異なるハイポテンシャル電源供給ラインに連結されたことを特徴とする請求項２３に記載のバッファ回路。
少なくとも第１及び第２の回路ブロックを含み、
前記第１の回路ブロックは、
第１の入出力パッド；
それぞれ前記第１の入出力パッドの電圧を選択的にプルアップ及びプルダウンする第１のプルアップ回路と第１のプルダウン回路を含み、前記第１のプルアップ回路と第１のプルダウン回路はそれぞれ対応するハイポテンシャル電源供給ラインに連結され、
前記第２の回路ブロックは、
第２の入出力パッド；
それぞれ前記第２の入出力パッドの電圧を選択的にプルアップ及びプルダウンする第２のプルアップ回路と第２のプルダウン回路を含み、前記第２のプルアップ回路と第２のプルダウン回路はそれぞれ対応するハイポテンシャル電源供給ラインに連結され、
前記第２の回路ブロックのプルアップ回路と前記第１の回路ブロックのプルダウン回路は同一なハイポテンシャル電源供給ラインに連結されたことを特徴とするバッファ回路。
それぞれ入出力パッドの電圧を選択的にプルアップ及びプルダウンするプルアップ回路とプルダウン回路を含み、前記プルアップ回路とプルダウン回路は分離したハイポテンシャル電源供給ラインに連結されて、正の静電気放電を前記入出力パッドから受けたとき、前記入出力パッドから前記プルアップ回路を経て前記プルダウン回路への電流パスが存在せず、
前記入出力パッドを前記プルアップ回路が連結された前記ハイポテンシャル電源供給ラインから分離する分離回路をさらに含み、前記分離回路は、前記入出力パッドに連結されたゲートを有する少なくとも１つのトランジスタを含むことを特徴とするバッファ回路。