JPH0748310B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0748310B2 JPH0748310B2 JP10141987A JP10141987A JPH0748310B2 JP H0748310 B2 JPH0748310 B2 JP H0748310B2 JP 10141987 A JP10141987 A JP 10141987A JP 10141987 A JP10141987 A JP 10141987A JP H0748310 B2 JPH0748310 B2 JP H0748310B2
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、MOS型の半導体集積回路に関するもので、
特に電源電圧以上の電位を発生する主昇圧回路の昇圧出
力をさらに昇圧する副昇圧回路に係わる。
特に電源電圧以上の電位を発生する主昇圧回路の昇圧出
力をさらに昇圧する副昇圧回路に係わる。
（従来の技術） 近年、浮遊ゲート構造を有し、電気的にデータを書き込
み且つ紫外線によってデータの消去を行なう不揮発性半
導体メモリ（EPROM）、及び電気的にデータの消去を行
なう不揮発性半導体メモリ（EEPROM）が急速に普及して
きている。この種の半導体メモリにあっては、ファウラ
ー・ノルドハイムのトンネル効果を利用して薄い酸化膜
を通して浮遊ゲートに電子を注入したり、放出したりす
るものがあげられ、この場合、電流はほとんど消費され
ない。このため外部から特に電圧を印加する必要がな
く、内部に昇圧回路を設け、この昇圧回路によってデー
タの書き込みあるいは消去を行なっている。従って、元
来、電流供給能力の低い電圧回路であっても充分に使用
に耐えるものである。
み且つ紫外線によってデータの消去を行なう不揮発性半
導体メモリ（EPROM）、及び電気的にデータの消去を行
なう不揮発性半導体メモリ（EEPROM）が急速に普及して
きている。この種の半導体メモリにあっては、ファウラ
ー・ノルドハイムのトンネル効果を利用して薄い酸化膜
を通して浮遊ゲートに電子を注入したり、放出したりす
るものがあげられ、この場合、電流はほとんど消費され
ない。このため外部から特に電圧を印加する必要がな
く、内部に昇圧回路を設け、この昇圧回路によってデー
タの書き込みあるいは消去を行なっている。従って、元
来、電流供給能力の低い電圧回路であっても充分に使用
に耐えるものである。
しかし、最近のように不揮発性メモリの回路規模が大き
くなるとともに、昇圧した電位を供給する周辺回路が増
加すると、負荷容量が増大するため所望の昇圧電位を得
るまでに長い昇圧時間を必要とする。そこで現状の半導
体集積回路においては、トランスファ・ゲートを用いる
ことによって上記負荷容量を分割し、昇圧回路の負荷を
軽減することによって昇圧時間の増加を抑制している。
またトランスファ・ゲートを用いて負荷容量を分割した
場合には、トランスファ・ゲートのゲートにも昇圧電位
を供給しなければならないため、主昇圧回路に加えてこ
の主昇圧回路で昇圧した電位をさらに昇圧する副昇圧回
路を設け、この副昇圧回路の出力で上記トランスファ・
ゲートを駆動することにより昇圧電位を効率良く所望の
回路に供給できるようにしている。このような副昇圧回
路を用いることによって、主昇圧回路で駆動する負荷容
量を増大させることなく昇圧電位を供給できる。従っ
て、上記のような理由から副昇圧回路には極めて高い効
率が望まれる。しかし、現状の副昇圧回路の効率は充分
とは言えずその改良が望まれている。
くなるとともに、昇圧した電位を供給する周辺回路が増
加すると、負荷容量が増大するため所望の昇圧電位を得
るまでに長い昇圧時間を必要とする。そこで現状の半導
体集積回路においては、トランスファ・ゲートを用いる
ことによって上記負荷容量を分割し、昇圧回路の負荷を
軽減することによって昇圧時間の増加を抑制している。
またトランスファ・ゲートを用いて負荷容量を分割した
場合には、トランスファ・ゲートのゲートにも昇圧電位
を供給しなければならないため、主昇圧回路に加えてこ
の主昇圧回路で昇圧した電位をさらに昇圧する副昇圧回
路を設け、この副昇圧回路の出力で上記トランスファ・
ゲートを駆動することにより昇圧電位を効率良く所望の
回路に供給できるようにしている。このような副昇圧回
路を用いることによって、主昇圧回路で駆動する負荷容
量を増大させることなく昇圧電位を供給できる。従っ
て、上記のような理由から副昇圧回路には極めて高い効
率が望まれる。しかし、現状の副昇圧回路の効率は充分
とは言えずその改良が望まれている。
（発明が解決しようとする問題点） 上述したように従来の半導体集積回路では、主昇圧回路
の昇圧出力を副昇圧回路でさらに昇圧する場合、副昇圧
回路の昇圧効率が充分とは言えなかった。
の昇圧出力を副昇圧回路でさらに昇圧する場合、副昇圧
回路の昇圧効率が充分とは言えなかった。
この発明は、上記のような事情に鑑みてなされたもの
で、その目的とするところは、主昇圧回路の出力電位を
極めて高い昇圧効率で昇圧できる優れた副昇圧回路を備
えた半導体集積回路を提供することである。
で、その目的とするところは、主昇圧回路の出力電位を
極めて高い昇圧効率で昇圧できる優れた副昇圧回路を備
えた半導体集積回路を提供することである。
［発明の構成］ （問題点を解決するための手段と作用） すなわち、この発明においては、上記の目的を達成する
ために、主昇圧回路からの昇圧電位をさらに昇圧する副
昇圧回路を、一端が上記主昇圧回路の出力端に接続され
ゲートが選択回路の出力端に接続される第１のMOSトラ
ンジスタと、このMOSトランジスタの他端に一端及びゲ
ートが接続され他端が上記選択回路の出力端に接続され
る第２のMOSトランジスタと、上記第1,第２のMOSトラン
ジスタの接続点とクロック発生回路の出力端間に接続さ
れるMOSキャパシタとによって構成し、上記第1MOSトラ
ンジスタの閾値電圧の絶対値を上記第2MOSトランジスタ
の閾値電圧より低く設定し、上記選択回路の出力端側か
ら昇圧出力を得るようにしている。
ために、主昇圧回路からの昇圧電位をさらに昇圧する副
昇圧回路を、一端が上記主昇圧回路の出力端に接続され
ゲートが選択回路の出力端に接続される第１のMOSトラ
ンジスタと、このMOSトランジスタの他端に一端及びゲ
ートが接続され他端が上記選択回路の出力端に接続され
る第２のMOSトランジスタと、上記第1,第２のMOSトラン
ジスタの接続点とクロック発生回路の出力端間に接続さ
れるMOSキャパシタとによって構成し、上記第1MOSトラ
ンジスタの閾値電圧の絶対値を上記第2MOSトランジスタ
の閾値電圧より低く設定し、上記選択回路の出力端側か
ら昇圧出力を得るようにしている。
このように構成することにより、高い昇圧効率を有する
副昇圧回路を備えた半導体集積回路が得られる。
副昇圧回路を備えた半導体集積回路が得られる。
（実施例） 以下、この発明の一実施例について図面を参照して説明
する。第１図において、11は主昇圧回路で、この主昇圧
回路11による昇圧出力Vppは、副昇圧回路12及び被供給
回路13に供給される。上記副昇圧回路12は、Ｎチャネル
型のMOSトランジスタQ1,Q2と、MOSキャパシタC1とから
成り、MOSトランジスタQ1のドレインは上記主昇圧回路1
1の出力端に接続され、ゲートは選択回路14の出力端
（ノードN1）に接続される。この選択回路14の出力端
は、被供給回路13の入力ノードとなっている。上記MOS
トランジスタQ1のソースには、MOSトランジスタQ2のド
レイン及びゲートが接続され、このトランジスタQ2のソ
ースには上記ノードN1が接続される。また、上記MOSト
ランジスタQ1のソースとMOSトランジスタQ2のドレイン
及びゲートとの接続点（ノードN2）には、MOSキャパシ
タC1の一方の電極が接続され、このMOSキャパシタC1の
他方の電極にはクロック発生回路15の出力端が接続され
てクロックパルスφｃが供給される。
する。第１図において、11は主昇圧回路で、この主昇圧
回路11による昇圧出力Vppは、副昇圧回路12及び被供給
回路13に供給される。上記副昇圧回路12は、Ｎチャネル
型のMOSトランジスタQ1,Q2と、MOSキャパシタC1とから
成り、MOSトランジスタQ1のドレインは上記主昇圧回路1
1の出力端に接続され、ゲートは選択回路14の出力端
（ノードN1）に接続される。この選択回路14の出力端
は、被供給回路13の入力ノードとなっている。上記MOS
トランジスタQ1のソースには、MOSトランジスタQ2のド
レイン及びゲートが接続され、このトランジスタQ2のソ
ースには上記ノードN1が接続される。また、上記MOSト
ランジスタQ1のソースとMOSトランジスタQ2のドレイン
及びゲートとの接続点（ノードN2）には、MOSキャパシ
タC1の一方の電極が接続され、このMOSキャパシタC1の
他方の電極にはクロック発生回路15の出力端が接続され
てクロックパルスφｃが供給される。
一方、上記被供給回路13はＮチャネル型のMOSトランジ
スタQ3を有し、このMOSトランジスタQ3のドレインには
上記主昇圧回路11の出力端が接続され、ゲートにはノー
ドN1が接続される。なお、選択回路14の出力端側のノー
ドN1に存在する配線容量及びゲート容量等の容量を便宜
的に一方の電極が接地されたキャパシタC2として示して
いる。
スタQ3を有し、このMOSトランジスタQ3のドレインには
上記主昇圧回路11の出力端が接続され、ゲートにはノー
ドN1が接続される。なお、選択回路14の出力端側のノー
ドN1に存在する配線容量及びゲート容量等の容量を便宜
的に一方の電極が接地されたキャパシタC2として示して
いる。
次に、上記のような構成において、第２図のタイミング
チャートを参照しつつ動作を説明する。選択回路14の出
力ノードN1が“1"レベルとなって当該回路が選択される
と、MOSトランジスタQ1がターンオンするため、ノードN
2の電位V2はノードN1の電位V1よりＮチャネル型のMOSト
ランジスタQ1の有する閾値電圧VTH1だけ低い電位まで上
昇する。このノードN2の電位V2の上昇によって、MOSト
ランジスタQ1はターンオフする。従って、この時のノー
ドN2の電位V2は、 V2＝V1−VTH1 …（１） となる。このノードN2の電位V2がMOSキャパシタC1の閾
値電圧よりも高い時、そのゲート下には反転層が生成さ
れ、クロック発生回路15におけるクロックパルスφｃの
出力端とノードN2との間にカップリングキャパシタが形
成される。これによって、クロックパルスの入力電位を
Ｖφとすると、MOSキャパシタC1には下式（２）に示す
ような電荷E1が蓄積される。
チャートを参照しつつ動作を説明する。選択回路14の出
力ノードN1が“1"レベルとなって当該回路が選択される
と、MOSトランジスタQ1がターンオンするため、ノードN
2の電位V2はノードN1の電位V1よりＮチャネル型のMOSト
ランジスタQ1の有する閾値電圧VTH1だけ低い電位まで上
昇する。このノードN2の電位V2の上昇によって、MOSト
ランジスタQ1はターンオフする。従って、この時のノー
ドN2の電位V2は、 V2＝V1−VTH1 …（１） となる。このノードN2の電位V2がMOSキャパシタC1の閾
値電圧よりも高い時、そのゲート下には反転層が生成さ
れ、クロック発生回路15におけるクロックパルスφｃの
出力端とノードN2との間にカップリングキャパシタが形
成される。これによって、クロックパルスの入力電位を
Ｖφとすると、MOSキャパシタC1には下式（２）に示す
ような電荷E1が蓄積される。
E1＝C1×（V2−Ｖφ） …（２） この時、クロックパルスφｃのパルスを0Vとすると、MO
SキャパシタC1に蓄積される電荷E1は、 E1＝C1×V2 ＝C1×（V1−VTH1） …（３） と表すことができる。ここで、クロックパルスφｃがＶ
φの電位を得て立ち上がると、キャパシタC1による容量
結合によってノードN2の電位が上昇する。このノードN2
の電位がノードN1の電位V1にＮチャネル型MOSトランジ
スタQ2の閾値電圧VTH2を加えた電圧より上昇すると、MO
SトランジスタQ2はターンオンし、キャパシタC1に蓄積
された電荷はMOSトランジスタQ2を介してノードN1に放
出される。この電荷の放出によってノードN1の電位は上
昇する。一方、ノードN2の電位は、ノードN1の電位にMO
SトランジスタQ2の閾値電圧VTH2を加えた電圧でこのMOS
トランジスタQ2が再びターンオフするため、その時の電
位で安定する。従って、この時のノードN2の電位は、電
位上昇後のノードN1の電位をV1′とすると、 V2′＝V1′＋VTH2 …（４） であり、キャパシタC1に残る電荷E1′は、 E1′＝C1×（V2′−Ｖφ） ＝C1×（V1′＋VTH2−Ｖφ） …（５） となる。また、ノードN1の負荷容量C2の初期電荷E2は、 E2＝C2×V1 …（６） となり、ノードN1の電位上昇後の負荷容量C2における蓄
積電荷E2′は、 E2′＝C2×V1′ …（７） となる。ここでMOSキャパシタC1と負荷容量C2に蓄積さ
れた電荷の総量Ｅは、クロックパルスφｃの立ち上がり
の前後では変わらないため、 Ｅ＝E1＋E2＝E1′＋E2′ …（８） であるので、 ｛C1×（V1−VTH1）｝＋｛C2×V1｝ ＝｛C1×（V1′＋VTH2−Ｖφ）｝ ＋｛C2×V1′｝ …（９） が成り立つ。上式（９）によりノードN1の上昇後の電位
V1′を求めると、 V1′＝V1＋（Ｖφ−VTH1−VTH2） ×C1/（C1＋C2）… （10） となる。つまり、ノードN1の電位V1は、（Ｖφ−VTH1−
VTH2）×C1/（C1＋C2）だけ上昇することになる。
SキャパシタC1に蓄積される電荷E1は、 E1＝C1×V2 ＝C1×（V1−VTH1） …（３） と表すことができる。ここで、クロックパルスφｃがＶ
φの電位を得て立ち上がると、キャパシタC1による容量
結合によってノードN2の電位が上昇する。このノードN2
の電位がノードN1の電位V1にＮチャネル型MOSトランジ
スタQ2の閾値電圧VTH2を加えた電圧より上昇すると、MO
SトランジスタQ2はターンオンし、キャパシタC1に蓄積
された電荷はMOSトランジスタQ2を介してノードN1に放
出される。この電荷の放出によってノードN1の電位は上
昇する。一方、ノードN2の電位は、ノードN1の電位にMO
SトランジスタQ2の閾値電圧VTH2を加えた電圧でこのMOS
トランジスタQ2が再びターンオフするため、その時の電
位で安定する。従って、この時のノードN2の電位は、電
位上昇後のノードN1の電位をV1′とすると、 V2′＝V1′＋VTH2 …（４） であり、キャパシタC1に残る電荷E1′は、 E1′＝C1×（V2′−Ｖφ） ＝C1×（V1′＋VTH2−Ｖφ） …（５） となる。また、ノードN1の負荷容量C2の初期電荷E2は、 E2＝C2×V1 …（６） となり、ノードN1の電位上昇後の負荷容量C2における蓄
積電荷E2′は、 E2′＝C2×V1′ …（７） となる。ここでMOSキャパシタC1と負荷容量C2に蓄積さ
れた電荷の総量Ｅは、クロックパルスφｃの立ち上がり
の前後では変わらないため、 Ｅ＝E1＋E2＝E1′＋E2′ …（８） であるので、 ｛C1×（V1−VTH1）｝＋｛C2×V1｝ ＝｛C1×（V1′＋VTH2−Ｖφ）｝ ＋｛C2×V1′｝ …（９） が成り立つ。上式（９）によりノードN1の上昇後の電位
V1′を求めると、 V1′＝V1＋（Ｖφ−VTH1−VTH2） ×C1/（C1＋C2）… （10） となる。つまり、ノードN1の電位V1は、（Ｖφ−VTH1−
VTH2）×C1/（C1＋C2）だけ上昇することになる。
次にクロックパルスφｃが−Ｖφの電位をもって立ち下
がった時、MOSキャパシタC1の容量結合によってノードN
2の電位は下降し始める。しかし、ノードN2の電位がMOS
トランジスタQ1のゲート電圧、すなわちノードN1の電圧
V1′よりMOSトランジスタQ1の閾値電圧VTH1だけ低い電
圧、つまり「V2″＝V1′−VTH1」以下に下降した時MOS
トランジスタQ1はターンオンし、ノードN2の電位を再び
充電し始める。従って、ノードN2の電位は、MOSトラン
ジスタQ1が再びターンオフする「V2″＝V1′−VTH1」の
電位まで上昇することになる。この時、MOSトランジス
タQ2は、そのゲート電圧V2″が下がるため、カットオフ
した状態を維持するのでノードN1の電位V1′の電位は変
化しない。
がった時、MOSキャパシタC1の容量結合によってノードN
2の電位は下降し始める。しかし、ノードN2の電位がMOS
トランジスタQ1のゲート電圧、すなわちノードN1の電圧
V1′よりMOSトランジスタQ1の閾値電圧VTH1だけ低い電
圧、つまり「V2″＝V1′−VTH1」以下に下降した時MOS
トランジスタQ1はターンオンし、ノードN2の電位を再び
充電し始める。従って、ノードN2の電位は、MOSトラン
ジスタQ1が再びターンオフする「V2″＝V1′−VTH1」の
電位まで上昇することになる。この時、MOSトランジス
タQ2は、そのゲート電圧V2″が下がるため、カットオフ
した状態を維持するのでノードN1の電位V1′の電位は変
化しない。
以上のことから、ノードN1の電位V1はクロックパルスφ
ｃの立ち上がり毎に（Ｖφ−VTH1−VTH2）×C1/（C1＋C
2）で決定される電位上昇があることが分かる。従っ
て、この副昇圧回路12を最も効率の良い昇圧回路とする
ためには、下記（ａ）〜（ｄ）の条件を満足するように
すれば良い。
ｃの立ち上がり毎に（Ｖφ−VTH1−VTH2）×C1/（C1＋C
2）で決定される電位上昇があることが分かる。従っ
て、この副昇圧回路12を最も効率の良い昇圧回路とする
ためには、下記（ａ）〜（ｄ）の条件を満足するように
すれば良い。
（ａ）クロックパルスφｃの立ち上がり周期を短くす
る。
る。
（ｂ）負荷容量C2の値を小さくするか、この負荷容量C2
に対してカップリングMOSキャパシタC1の値を大きく取
り、C1/（C1＋C2）の値を“1"に近付ける。
に対してカップリングMOSキャパシタC1の値を大きく取
り、C1/（C1＋C2）の値を“1"に近付ける。
（ｃ）クロックパルスφｃの入力電位Ｖφの値を大きく
取る。
取る。
（ｄ）MOSトランジスタQ1,Q2の閾値電圧VTH1,VTH2を低
く設定する。
く設定する。
但し、MOS型の半導体集積回路では、上記（ａ）〜
（ｃ）は他の要因によって決まり、実現できないことが
多い。一方、（ｄ）の条件については、クロックパルス
φｃの立ち下がり時にMOSトランジスタQ2がカットオフ
したままである必要があるため、MOSトランジスタQ2の
カットオフ条件は、このMOSトランジスタQ2のゲート，
ソース間の電位差をVGS2とすれば、 VGS2−VTH2＜０ …（11） となり、MOSトランジスタQ2のゲート電圧VGは「VG＝V1
−VTH1」、ソース電圧VSは「VS＝V1」であるので、 V1＝VTH1−V1−VTH2＜０ −VTH1−VTH2＜０ …（12） となり、VTH2は正の値であるため、 |VTH1|＜VTH2 …（13） とすることができる。すなわち、上記閾値電圧の条件を
守ることで昇圧効率の高い昇圧回路とすることができ、
更に（ｄ）の条件を満たすことで昇圧電位の高い昇圧回
路を設計できる。上記実施例では、MOSトランジスタQ1
に閾値電圧が0Vのイントリンシック型MOSトランジスタ
を、MOSトランジスタQ2には閾値電圧が0V以上のエンハ
ンスメント型MOSトランジスタを用いることによってこ
れを実現している。
（ｃ）は他の要因によって決まり、実現できないことが
多い。一方、（ｄ）の条件については、クロックパルス
φｃの立ち下がり時にMOSトランジスタQ2がカットオフ
したままである必要があるため、MOSトランジスタQ2の
カットオフ条件は、このMOSトランジスタQ2のゲート，
ソース間の電位差をVGS2とすれば、 VGS2−VTH2＜０ …（11） となり、MOSトランジスタQ2のゲート電圧VGは「VG＝V1
−VTH1」、ソース電圧VSは「VS＝V1」であるので、 V1＝VTH1−V1−VTH2＜０ −VTH1−VTH2＜０ …（12） となり、VTH2は正の値であるため、 |VTH1|＜VTH2 …（13） とすることができる。すなわち、上記閾値電圧の条件を
守ることで昇圧効率の高い昇圧回路とすることができ、
更に（ｄ）の条件を満たすことで昇圧電位の高い昇圧回
路を設計できる。上記実施例では、MOSトランジスタQ1
に閾値電圧が0Vのイントリンシック型MOSトランジスタ
を、MOSトランジスタQ2には閾値電圧が0V以上のエンハ
ンスメント型MOSトランジスタを用いることによってこ
れを実現している。
このような構成は、第３図に示すような回路において非
常に有効である。第３図において前記第１図と同一構成
部分には同じ符号を付しており、選択回路14の出力端と
副昇圧回路12のノードN1との間に、ゲートが接地点に接
続されたディプレッション型のＮチャネル型MOSトラン
ジスタQ4を設けている。上記選択回路14は、例えば第４
図に示すようなCMOSインバータ16で構成されており、そ
の出力は選択時にはVc（例えば5V）、非選択時には0Vと
なる。
常に有効である。第３図において前記第１図と同一構成
部分には同じ符号を付しており、選択回路14の出力端と
副昇圧回路12のノードN1との間に、ゲートが接地点に接
続されたディプレッション型のＮチャネル型MOSトラン
ジスタQ4を設けている。上記選択回路14は、例えば第４
図に示すようなCMOSインバータ16で構成されており、そ
の出力は選択時にはVc（例えば5V）、非選択時には0Vと
なる。
上記のような構成は、ノードN1に接続される回路が選択
されて昇圧される時、MOSトランジスタQ4がカットオフ
してこのノードN1からの電荷の流出がないようにするた
めのものである。上記選択回路14において、当該回路選
択時のノードN1にはMOSトランジスタQ4のゲート電圧か
らこのMOSトランジスタQ4の閾値電圧VTH4を引いた値、
すなわち、−VTH4の電位が現われる。このようにノード
N1の電位が−VTH4となることによりMOSトランジスタQ1
がターンオンし、ノードN2には前式（１）の「V2＝V1−
VTH1」より、 V2＝−VTH4−VTH1 …（14） なる電位が現われる。
されて昇圧される時、MOSトランジスタQ4がカットオフ
してこのノードN1からの電荷の流出がないようにするた
めのものである。上記選択回路14において、当該回路選
択時のノードN1にはMOSトランジスタQ4のゲート電圧か
らこのMOSトランジスタQ4の閾値電圧VTH4を引いた値、
すなわち、−VTH4の電位が現われる。このようにノード
N1の電位が−VTH4となることによりMOSトランジスタQ1
がターンオンし、ノードN2には前式（１）の「V2＝V1−
VTH1」より、 V2＝−VTH4−VTH1 …（14） なる電位が現われる。
当該回路を昇圧回路とするためには、ノードN2の電位が
MOSキャパシタC1の閾値電圧VTHC以上となり、ゲート下
に反転層を生成させてカップリングキャパシタを作り出
すことが必要であるため、選択時のノードN2の電位V2は
MOSキャパシタC1の閾値電圧VTHC以上であることが要求
される。すなわち、 「V2＞VTH1」より、 −VTH4−VTH1＞VTHC …（15） となる。従って、MOSトランジスタQ1の閾値電圧VTH1を
低く設定することはこの条件に対して余裕を持つことに
なり、MOS型半導体集積回路の製造時の閾値電圧のばら
つきに対して余裕を持たせることができる。
MOSキャパシタC1の閾値電圧VTHC以上となり、ゲート下
に反転層を生成させてカップリングキャパシタを作り出
すことが必要であるため、選択時のノードN2の電位V2は
MOSキャパシタC1の閾値電圧VTHC以上であることが要求
される。すなわち、 「V2＞VTH1」より、 −VTH4−VTH1＞VTHC …（15） となる。従って、MOSトランジスタQ1の閾値電圧VTH1を
低く設定することはこの条件に対して余裕を持つことに
なり、MOS型半導体集積回路の製造時の閾値電圧のばら
つきに対して余裕を持たせることができる。
上記第３図の回路においては、MOSキャパシタC1をエン
ハンスメント型MOSトランジスタQ2と同様の構造（例え
ばVTHC＝1V程度）、MOSトランジスタQ1の閾値電圧VTH1
を0V、及びMOSトランジスタQ4をディプレッション型
（例えばVTH4＝−3V程度）としている。
ハンスメント型MOSトランジスタQ2と同様の構造（例え
ばVTHC＝1V程度）、MOSトランジスタQ1の閾値電圧VTH1
を0V、及びMOSトランジスタQ4をディプレッション型
（例えばVTH4＝−3V程度）としている。
なお、この発明では、前述した|VTH1|＜VTH2なる条件を
満足すれば良いので、VTH2＝1Vに設定した場合にはVTH1
＝−0.9V程度に設定するのが最も効率が良い。またMOS
キャパシタC1をMOSトランジスタQ2と同じ閾値電圧に設
定しているため、副昇圧回路12が非選択の時、換言すれ
ばV1＝0Vの時にはV2＝0.9Vとなり、MOSキャパシタC1に
反転層が形成されず、このMOSキャパシタは存在しない
のと等価となり、クロックパルスφｃが変化してもノー
ドN2には何等影響がない。
満足すれば良いので、VTH2＝1Vに設定した場合にはVTH1
＝−0.9V程度に設定するのが最も効率が良い。またMOS
キャパシタC1をMOSトランジスタQ2と同じ閾値電圧に設
定しているため、副昇圧回路12が非選択の時、換言すれ
ばV1＝0Vの時にはV2＝0.9Vとなり、MOSキャパシタC1に
反転層が形成されず、このMOSキャパシタは存在しない
のと等価となり、クロックパルスφｃが変化してもノー
ドN2には何等影響がない。
［発明の効果］ 以上説明したようにこの発明によれば、主昇圧回路の出
力電位を極めて高い昇圧効率で昇圧できる優れた副昇圧
回路を備えた半導体集積回路が得られる。
力電位を極めて高い昇圧効率で昇圧できる優れた副昇圧
回路を備えた半導体集積回路が得られる。
第１図はこの発明の一実施例に係わる半導体集積回路に
ついて説明するための図、第２図は上記第１図の回路の
動作について説明するためのタイミングチャート、第３
図及び第４図はそれぞれこの発明の他の実施例について
説明するための図である。 11……主昇圧回路、12……副昇圧回路、13……被供給回
路、14……クロック発生回路、Q1〜Q3……MOSトランジ
スタ、C1…MOSキャパシタ、C2……負荷容量。
ついて説明するための図、第２図は上記第１図の回路の
動作について説明するためのタイミングチャート、第３
図及び第４図はそれぞれこの発明の他の実施例について
説明するための図である。 11……主昇圧回路、12……副昇圧回路、13……被供給回
路、14……クロック発生回路、Q1〜Q3……MOSトランジ
スタ、C1…MOSキャパシタ、C2……負荷容量。
フロントページの続き (72)発明者 岩橋 弘 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 浅野 正通 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 菊地 信一 神奈川県川崎市川崎区東田町２番地11号 東芝マイコンエンジニアリング株式会社内 (72)発明者 成田 晃 東京都渋谷区渋谷１丁目13番９号 トスバ ックコンピューターシステム株式会社内 (56)参考文献 特開 昭61−26467（ＪＰ，Ａ)
Claims (3)
- 【請求項１】主昇圧回路からの昇圧電位をさらに昇圧
し、この昇圧出力を選択回路で選択された被供給回路に
供給する副昇圧回路を有する半導体集積回路において、
上記副昇圧回路は、一端が上記主昇圧回路の出力端に接
続されゲートが上記選択回路の出力端に接続される第１
のMOSトランジスタと、このMOSトランジスタの他端に一
端及びゲートが接続され他端が上記選択回路の出力端に
接続される第２のMOSトランジスタと、上記第1,第２のM
OSトランジスタの接続点とクロック発生回路の出力端間
に接続されるMOSキャパシタと具備し、上記第1MOSトラ
ンジスタの閾値電圧の絶対値は上記第2MOSトランジスタ
の閾値電圧より低く、上記選択回路の出力端側から昇圧
出力を得ることを特徴とする半導体集積回路。 - 【請求項２】前記第1MOSトランジスタはイントリンシッ
ク型のＮチャネル型MOSトランジスタであり、前記第2MO
Sトランジスタはエンハンスメント型のＮチャネル型MOS
トランジスタであることを特徴とする特許請求の範囲第
１項記載を半導体集積回路。 - 【請求項３】前記選択回路の出力端と前記昇圧回路との
間にディプレッション型MOSトランジスタから成るトラ
ンスファ・ゲートを設けることを特徴とする特許請求の
範囲第１項記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10141987A JPH0748310B2 (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路 |
| US07/184,580 US4905314A (en) | 1987-04-24 | 1988-04-21 | Semiconductor integrated circuit device having an object circuit to which output voltages of the sub- and main booster circuits are applied |
| EP88106492A EP0288075B1 (en) | 1987-04-24 | 1988-04-22 | Sub-booster circuit for stepping up an output voltage of main booster circuit |
| DE3853016T DE3853016T2 (de) | 1987-04-24 | 1988-04-22 | Zusatz-Boosterschaltung zum Anheben der Ausgangsspannung einer Haupt-Boosterspannung. |
| KR1019880004663A KR910003387B1 (ko) | 1987-04-24 | 1988-04-23 | 주승압회로의 출력전압승압용 부승압회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10141987A JPH0748310B2 (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63268196A JPS63268196A (ja) | 1988-11-04 |
| JPH0748310B2 true JPH0748310B2 (ja) | 1995-05-24 |
Family
ID=14300189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10141987A Expired - Lifetime JPH0748310B2 (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4905314A (ja) |
| EP (1) | EP0288075B1 (ja) |
| JP (1) | JPH0748310B2 (ja) |
| KR (1) | KR910003387B1 (ja) |
| DE (1) | DE3853016T2 (ja) |
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|---|---|---|---|---|
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| EP0961290B1 (en) * | 1991-12-09 | 2001-11-14 | Fujitsu Limited | Flash memory with improved erasability and its circuitry |
| US5255224A (en) * | 1991-12-18 | 1993-10-19 | International Business Machines Corporation | Boosted drive system for master/local word line memory architecture |
| KR940008206B1 (ko) * | 1991-12-28 | 1994-09-08 | 삼성전자 주식회사 | 고전압 스위치 회로 |
| US5633134A (en) * | 1992-10-06 | 1997-05-27 | Ig Laboratories, Inc. | Method for simultaneously detecting multiple mutations in a DNA sample |
| US5406517A (en) * | 1993-08-23 | 1995-04-11 | Advanced Micro Devices, Inc. | Distributed negative gate power supply |
| KR960012789B1 (ko) * | 1993-12-01 | 1996-09-24 | 현대전자산업 주식회사 | 부트스트랩 회로 |
| KR100307514B1 (ko) * | 1994-07-30 | 2001-12-01 | 김영환 | 차지펌프회로 |
| JP3378457B2 (ja) * | 1997-02-26 | 2003-02-17 | 株式会社東芝 | 半導体装置 |
| JP2001160295A (ja) * | 1999-12-01 | 2001-06-12 | Toshiba Corp | 半導体集積回路 |
| US6788578B1 (en) | 2003-01-27 | 2004-09-07 | Turbo Ic, Inc. | Charge pump for conductive lines in programmable memory array |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693422A (en) * | 1979-12-05 | 1981-07-29 | Fujitsu Ltd | Level-up circuit |
| JPS56129570A (en) * | 1980-03-14 | 1981-10-09 | Mitsubishi Electric Corp | Booster circuit |
| US4725746A (en) * | 1981-10-20 | 1988-02-16 | Kabushiki Kaisha Toshiba | MOSFET buffer circuit with an improved bootstrapping circuit |
| US4511811A (en) * | 1982-02-08 | 1985-04-16 | Seeq Technology, Inc. | Charge pump for providing programming voltage to the word lines in a semiconductor memory array |
| JPS58184821A (ja) * | 1982-03-31 | 1983-10-28 | Fujitsu Ltd | 昇圧回路 |
| JPS59124095A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 半導体記憶装置 |
| US4716303A (en) * | 1985-05-01 | 1987-12-29 | Sharp Kabushiki Kaisha | MOS IC pull-up circuit |
| JPS61260717A (ja) * | 1985-05-14 | 1986-11-18 | Mitsubishi Electric Corp | 半導体昇圧信号発生回路 |
| US4689495A (en) * | 1985-06-17 | 1987-08-25 | Advanced Micro Devices, Inc. | CMOS high voltage switch |
-
1987
- 1987-04-24 JP JP10141987A patent/JPH0748310B2/ja not_active Expired - Lifetime
-
1988
- 1988-04-21 US US07/184,580 patent/US4905314A/en not_active Expired - Lifetime
- 1988-04-22 DE DE3853016T patent/DE3853016T2/de not_active Expired - Lifetime
- 1988-04-22 EP EP88106492A patent/EP0288075B1/en not_active Expired - Lifetime
- 1988-04-23 KR KR1019880004663A patent/KR910003387B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE3853016D1 (de) | 1995-03-23 |
| US4905314A (en) | 1990-02-27 |
| EP0288075A2 (en) | 1988-10-26 |
| EP0288075B1 (en) | 1995-02-15 |
| KR910003387B1 (ko) | 1991-05-28 |
| EP0288075A3 (en) | 1990-10-17 |
| KR880013173A (ko) | 1988-11-30 |
| DE3853016T2 (de) | 1995-07-20 |
| JPS63268196A (ja) | 1988-11-04 |
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