JPH0666117B2 - 電気接続回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、不揮発性メモリ・チップ上に集積された不揮
発性メモリ素子に供給する書込用又は消去用電圧の電気
接続回路に関する。

〔従来の技術〕

従来の上記接続回路は、公開された英国特許出願第2,09
4,086号から知ることができる。

すなわち、この英国特許出願の第４図から、接続された
不揮発性メモリー・アレイの行ラインが選ばれたとき
に、その行ラインに対してブースト（boost）電圧を供
給するよう選択的に作動可能なブースト電圧分配回路を
知ることができる。この既知の回路では、発振器制御に
よるポンプ手段が、ブースト電圧源と上記回路に接続さ
れている行ラインとの間に接続されてソース／ドレイン
通路を形成するトランジスタのゲートに接続されている
ノードの電圧を上昇するようにしている。

〔発明が解決しようとする課題〕

当該従来の回路は、漏洩電流、分布容量、極端な供給電
圧、製造公差及び極端な温度などを同時に考慮に入れる
必要があるときにはその出力電圧のマージンが不十分で
あるという欠点を有するということが、実施過程におい
て判明した。

〔課題を解決するための手段〕

本発明は、上記従来技術の欠点を除去しつつ、不揮発性
メモリ・チップ上に搭載されるメモリの書込／消去電圧
の電気接続回路に要求される必要不可欠な機能を簡易な
回路構成で実現することにある。そのために、本発明
は、第１の容量性ノード（NODE1）における第１の電位
が入力ライン（31）における入力電圧を超えたときに、
第１の電位に応答して入力電圧を出力ライン（HVOUT）
に接続する接続手段（41）と、 前記第１の容量性ノード（NODE1）に対して電荷をプリ
チャージして回路を動作可能にし、前記容量性ノード
（NODE1）をディスチャージして回路を動作不能にする
可能化手段（４、６、20、21、44）と、 前記第１の電位が第２の容量性ノード（NODE2）におけ
る第２の電位を超えたときに、前記可能化手段からの信
号に応答して前記入力ライン（31）から前記第２の容量
性ノード（NODE2）へ電荷を移動させて前記第２の容量
性ノード（NODE2）における電位を前記入力電圧まで上
昇させる電荷移送手段（46）と、 前記第２の容量性ノード（NODE2）から前記第１の容量
性ノード（NODE1）へ電荷を移動させるように接続され
たダイオード手段（51）と、 前記第２の容量性ノード（NODE2）から前記第１の容量
性ノード（NODE1）へ電荷を移動させるように接続され
たダイオード手段（51）と、 前記第２の容量性ノード（NODE2）から前記第１の容量
性ノード（NODE1）へ１方向に電荷を繰り返し移動させ
ることにより前記第１の容量性ノード（NODE1）におけ
る電位を前記入力電圧よりも高い電圧に押し上げる、第
１の容量性装置（33）、第２の容量性装置（34）及び位
相が反対で振幅が同じ二つのクロック信号（φ_１、
φ_２）のクロック信号発生手段からなる電荷ポンプ手段
と、 前記出力ライン（HVOUT）に外部から負電圧が印加され
た場合には、前記接続手段（41）のゲート・ソース間を
同電位にして負電圧の侵入を阻止するダイオード接続と
する負電圧阻止回路（28）、から構成される電気接続回
路を提供するものである。

〔実施例〕

上記の適用技術分野によると、本発明に係る電気接続回
路は特に、不揮発性メモリー・アレイとともに共通チッ
プ上に集積されて、そのメモリー・アレイに書込及び消
去電圧を供給するのに適している。そのような書込及び
消去電圧は、一般的に使用される比較的低い動作電源電
圧に比べて相当高い電圧であるから、ここに説明する好
ましい実施例の回路は便宜的に高電圧（HV）パルス（pa
ss）回路と呼ぶことができる。故に、不揮発性メモリー
・アレイとともに使用するこの発明の好ましい実施例は
入力ラインから出力ラインに相当高い電圧を通過させる
か、又は単一の低電圧エネーブル信号に応答して入力ラ
インか出力ラインのいずれかに供給される高い電圧を選
択的に阻止するのに適するように構成された集積回路を
提供する。ここで使用される電界効果トランジスタ（FE
T）の考慮された配置により、本回路はドレイン−ソー
ス間電圧降下を小さく維持しつつ、入力から出力に高い
電圧を通過させる一方、電圧を供給する電源から制御さ
れた過渡電流を引き出す。この発明の一実施例において
は、この回路は通常タイプのｎ−チャンネルFETを利用
し、公称５ボルト電源で動作し、不揮発性メモリー・ア
レイへの書込及び消去制御との関係において20ボルト以
上の電圧を通過しうるように構成される。

好ましい高電圧パス回路の複合実施例においては、その
ポンプ回路と高電圧ドライブ回路とに、負電圧に対する
保護回路と、多数のデカップリング回路と、１対の負電
圧阻止回路とが追加されて、ここに説明するオペレーシ
ョン又は動作を実行する。本発明のポンプ回路は二相ク
ロックによって同期駆動される。高電圧電源からゲート
FETを通して電荷がひき出され、分布容量を有する第１
のノードの電圧が増加する。その後、二相クロックのポ
ンプ作用が第１のノードの電圧を増加し、通常しきい値
特性のFETを通して第２の容量性ノードに電荷を一方向
に転送する。第２のノードは高電圧ドライブ回路と前述
のゲートFETとの両方にエネーブル電圧を供給する。こ
のような方法で、この回路は閉ループの構造の形をと
り、エネーブル信号で電荷の移動が始動され、その後二
相クロックのポンプ作用によって高められかつ維持され
る。ポンプ作用を始動するエネーブル・ラインの通路
は、エネーブル信号が“ロー”レベルにあるときには高
電圧パス回路をデイセーブルするように働く。

上述したように、複合高電圧パス回路は負電圧からの防
護のための各種構造を含んでいる。高電圧パス回路の高
電圧入力ラインにおける負電圧阻止回路は、高電圧入力
ラインの電圧が負であるときにデプリーションFETによ
って適切にデイセーブルされる直列接続FETを有する。
通過動作中に、負電圧阻止回路を通るドレイン−ソース
間の電圧降下は直列接続FETのゲート電極の電圧を高め
ることによって小さくすることができる。容量負荷に接
続されたノード電位をクロック信号でポンプ・アップ
し、デプリーションFETのボディ（body）効果によって
電荷の流れを制御することにより高い電圧を発生すこと
ができる。

高電圧パス回路の出力側における第２の負電圧阻止回路
は高電圧ドライブ回路のFETゲートとドレイン電極とを
短絡する１対のFETから成る。高電圧ドライブ回路のFET
は入力ラインから出力ラインへの実際の高電圧の通過を
制御する。

高電圧パス回路の出力ラインが負電圧の間、エネーブル
・ラインへの通路は負電圧保護回路によって遮断され
る。それは、例えば、ゲート電極の電圧によって選択的
にバイアスされる直列FETで構成することができる。

実施例として、高電圧パス回路は、又１群のデカップリ
ング回路を含む。これら回路は高電圧パス回路がデイセ
ーブルされたときに、二相クロックから高電圧パス回路
のクロック入力を選択的にデカップル（切離し）して高
電圧パス回路の容量性負荷を除去する。このようにしな
ければ通常の負揮発性メモリー・アレイに適用する場合
を考えたときに、多数の高電圧パス回路は、実際に動作
する高電圧パス回路の数に関係なく、二相クロック・ラ
インに重大な負担をかけることとなる。ここに実施する
デカップリング回路は、クロック信号ラインと直列に接
続されており、エネーブル・ラインによりゲートされる
ゲートFETを含んでいる。エネーブル・ラインは順方向
バイアスFETを介して接続される。順方向バイアスFET
は、クロック信号がポンプ回路若しくは負電圧阻止回路
に接続されている際に、そのドレイン−ソース間で電圧
降下が生じないようにゲート電圧を十分にブートストラ
ップする必要がある。

次に、この高電圧パス回路の利点を理解し、その適用範
囲を認識をするために、この高電圧パス回路が利用され
る環境についての簡単な説明から始める。第１図に全体
的に表わされている不揮発性メモリー・アレイのための
書込及び消去制御システム１に注意を向けよう。書込及
び消去動作を実行するに適切な公称電圧は次の表Ｉに表
わす。

表Ｉから理解できるように、不揮発性メモリーにおいて
は、データを書込むためには、半導体基体上のメモリー
・エピタキシャル層を基準にとれば、当該セルのメモリ
ー・ゲート・ラインに約プラス20Vを印加し、逆にデー
タを消去するには約マイナス20Vを印加することとな
る。

ここに例示した制御システムはシリコン−窒化物−酸化
物−半導体（SNOS）形装置に作られた不揮発性（NV）メ
モリー・アレイのブロック消去、ページ消去（16バイト
のグループ）又は書込に利用される。この好ましい構造
においては、このアレイは、メモリー・アレイのデータ
を読出し、消去し、又は書込むに必要なほとんどすべて
の回路を含む単一の集積回路チップの一部として作られ
る。SNOSメモリー・アレイ及びそれと従来通りに関連す
る高電圧供給ポンプ、デコード、発振器及び配分器は相
当一般的に知られたものであるので、第１図において
は、これらについて比較的省略された形で示されてい
る。しかし、ここに示す高電圧パス回路は従来のものと
異なる。第１図を見て注目するべきことは、高電圧パス
回路構造は、制御システム内に反覆して現われるので、
設計が装置レベルで効率良く行われていな場合は、非常
に大きな領域を占領することとなる。次に、典型的なメ
モリー・アレイ制御システム１が実行する動作を簡単に
説明する。

第１図において、発振器エネーブル回路２は、書込エネ
ーブル・ライン４か又は消去エネーブル・ライン６に信
号が現われたときに二層発振器クロック回路３の動作を
始動するよう信号を発生する。二層発振器回路３からの
出力信号であるクロック信号φ_１及びφ_２は高電圧供給
ポンプ回路７、消去配分回路17及び高電圧パス回路8,9,
15に供給される。更に、クロック信号φ_１及びφ_２はメ
モリー・ゲート・ページに対応し、高電圧パス回路11〜
14を含む複数の高電圧パス回路に対し、２線バス16を介
して接続される。

高電圧供給ポンプ回路７で発生した相当高いレベルのDC
電圧は高電圧パス回路８及び９のHVイン端子に接続され
る。ラインVWに現われた高電圧パス回路８のHVアウト端
子からの出力は高電圧パス回路11〜14のHVライン端子に
配分される。高電圧パス回路９からの出力ライン18は消
去配分器回路17を通して、夫々チップ基板へ又はメモリ
ー・エピタキシャル層へ電気接続される１対のラインHV
S又はHVWに接続される。消去配分器17からの第３の出力
ラインは高電圧パス回路15のHVイン端子に接続される。
消去配分器17は単にライン18に信号が現われたときにHV
アウト信号をそのまま出力するものであるが、その出力
ラインを互いにデカップル（decouple;減結合）してい
る。

NVメモリー・アレイの選ばれたページの消去はNV SNOS
装置の指定されたメモリー・ゲート電極に対し消去電圧
をラインVWを介して選択的に送信することによって行わ
れる。この実施例の装置は＃１乃至＃Ｎまで番号で振ら
れたページによりグループに分けられている。消去又は
書込まれるページ（page;頁）のアドレスは、デコーダ1
9に対してバイナリ・ビットとして入力され、デコーダ1
9はアドレス・コードに対応する高電圧パス回路を選択
的に可能化する。エネーブル信号はエネーブル・バス21
上を送信される。この実施例からわかるように、NVメモ
リー・アレイをＮページに分割するには本来的にＮ個の
個々の高電圧パス回路を必要とする。次に、メモリー・
アレイ制御システム１の動作の説明を行う。

ここで、表Ｉに明示した動作は第１図の対応する機能ブ
ロックに関係させることができる。ブロック消去動作
中、高電圧パス回路11〜14のHVアウト端子に接続されて
いるすべてのメモリー・ゲート・ラインは適当なページ
・アドレスによって０ボルトに維持される一方、ライン
HVW及びHVSは夫々高電圧パス回路９を使用して＋20V及
び＋22Vにバイアスされる。ライン18の＋20Vの電圧をラ
インHVSの＋22Vに高くすることは消去配分器17内の単一
のクロックド・ポンプ回路によって行われる。その２ボ
ルトのマージンはそのチップの他の場所にある寄生バイ
ポーラ・トランジスタをデイセーブル（disable）に維
持するのを保証する。その期間中、＋5V信号が消去エネ
ーブル・ライン６に供給される。

ページ消去動作は、ページ・アドレスが11から始まり14
までのグループから高電圧パス回路を選択的に指定して
可能化するということを除き、ブロック消去動作と同様
である。この場合、高電圧パス回路９からのライン18の
＋20Vは高電圧パス回路15を通してラインVWに接続され
る。その後、ラインVWの＋20Vはエネーブル・バス21の
信号に従って消去されるべきでないページに選択的に配
分される。この動作中、消去エネーブル・ライン６及び
ページ消去エネーブル・ライン20の両方とも＋5Vであ
る。

メモリー・アレイ制御システム１によって行われる書込
動作は書込エネーブル・ライン４の＋5V信号で開始す
る。書込エネーブル信号は高電圧パス回路８を作動して
HVアウト端子からの＋20VをラインVWに接続する。その
後、＋20Vはバス21のページ・アドレスに従って、メモ
リー・ゲート・ライン＃１〜＃Ｎに対して選択的に接続
される。書込動作中、ラインHVS及びHVWは夫々別々の手
段によって約＋4V及び−2.5Vにバイアスされる。書込し
ている間、高電圧パス回路９はデイセーブルされ、高電
圧パス回路15はラインHVWの−2.5Vにバイアスされる。
書込している間、高電圧パス回路９はデイセーブルさ
れ、高電圧パス回路15はラインHVWの−2.5VをラインVW
からデカップルする。

本メモリー制御システムにおいては、高電圧パス回路が
頻繁に用いられること、多くの種類の信号を処理し得る
ことから、当制御システムの有用性は容易に理解されよ
う。高電圧パス回路の完全な構造は第２図に表わす。第
２図に構成する機能ブロックの相互接続は相互関係の理
解を助けるために第３図に表わす。第３図のブロックに
よって規定された複雑な機能は物理的には第２図に表わ
すようなアクティブ半導体デバイスの使用が効果的であ
る。それにもかかわらず、制御システム１（第１図）に
実施された高電圧パス回路の色々な構造は、特定の回路
要求に従って作られており、高電圧パス回路15だけが第
２図及び第３図に実際に描いた機能部分のすべてを含ん
でいるということを理解するべきである。その回路の位
置によって、高電圧パス回路に期待されている電圧の変
化特性はすべて影響を受ける。故に、下記の説明はこの
簡単な構造を代用としてその配置又は構成を利用して述
べることにする。

第２図及び第３図の回路は以下２つの別々な段階に分け
て説明する。第１の段階はその機能ブロック及びそれら
の相互作用関係を考慮した複合的説明である。第２の段
階は機能ブロック内の個々の装置によって実行される動
作の説明を含む。

第３図について、この発明の中心的要素はポンプ回路部
分22、高電圧ドライブ回路部分23、及び負電圧阻止回路
部分27に含まれている特徴によって表わされるというこ
とを理解するべきである。しかし、更に補足して完全に
された実施例では負電圧阻止回路28、１対のデカップリ
ング回路24,26及びポンプ回路22内に組込まれている負
電圧保護回路30を含む。デカップリング回路24,26はク
ロック・ラインφ₁,φ_２でドライブされる負荷を減少す
ることによって作用する。第３図の点線ブロック29は第
２図の構造では要求されず、この構造のために要求され
たデカップリング回路の存在を描いたものである。負電
圧阻止回路27,28は端子HVインとHVアウトとの間の負電
圧の通過を阻止する。負電圧保護回路30（第３図）はHV
アウト端子の負電圧がエネーブル・ラインに伝播するの
を阻止するような構造に作られたポンプ回路22の機能的
な構成を表わしている。この発明の基本には本質的なも
のでなはいが。前記後者で説明した補足の回路は明らか
に高電圧パス回路の融通性を拡張するものである。

機能ブロック・レベルの説明を更に続ける。次の説明は
不揮発性メモリー・アレイの書込及び消去に必要な高電
圧パス回路の機能遂行動作に焦点を合わせることにす
る。しかし、この発明はその応用のような狭い範囲に限
定されてはいけない。高電圧パス回路15の基本的特徴は
しきい値電圧の紛失を受けることなくHVイン端子及びHV
アウト端子間に高い電圧を通過させる能力である。これ
を達成するために、ポンプ回路22がライン31から高い電
圧を受け、二層クロック信号φ_１及びφ_２′を使用して
ライン32に更に高くされた電圧を供給するようにする。
それによって上昇した電圧は、そうでなければ高電圧ド
ライブ回路23を通してライン31の高電圧を送信する際に
生じるしきい値電圧降下分を補てんする。ポンプ回路22
はエネーブル・ラインの＋5V信号によって可能化され
る。

制御入力ラインVPは端子HVアウトに負電圧が予期されな
い場合、＋5Vに維持される。予期される場合には、それ
は−5Vにバイアスされる。ラインVPの−5V信号はマージ
ニング（margining）タイプのテストと同時におこる。
デカップリング回路24,26及び潜在的デカップリング回
路29はデイセーブルされている高電圧パス回路からのク
ロック・ラインφ_１及びφ_２の容量性負荷を実質的に除
去するために用いられる。選ばれたページに従ってメモ
リーを消去及び書込みするに利用される複数の高電圧パ
ス回路については、クロック源の負担は許容限界内であ
る。デカップリング回路を通るクロック信号の通過は＋
5V信号がエネーブル・ラインに現われるときにのみ生じ
るということに注意しよう。

負電圧阻止回路27はライン31に対するいかなる端子HVイ
ンの負電圧の通過をも禁止する。高電圧パス回路15が可
能化されたときに、負電圧阻止回路27の中にあるポンプ
構造によってHVイン端子とライン31との間に電圧損失が
おこらない。そのポンプはデカップルされたクロック信
号φ_１′によってドライブされる。

残る負電圧阻止回路28は、HVアウトが負電圧を受けたと
きに、端子HVアウトとライン32との間に実質的に短絡さ
せることによって、端子HVアウトの負電圧が高電圧ドラ
イブ回路23のFETを通して戻されることはないというこ
とを保証する。このとき、ラインVMGは＋5Vバイアス信
号の供給を受ける。一般に、負電圧ほNV装置のメモリー
・ウインドウのマージニング・タイプのテスト中にのみ
HVアウトに現われる。その処理手順はSNOS形NVメモリー
装置の製造者であれば日常的に実行していることであ
る。

作用レベルの関係を明確にするため、次の説明は第２図
に実施した回路内の各種能動（active）及び電動（pass
ive）装置の構成及び特徴的な働きに焦点を当てること
にする。この実施例の考察に当り、第２図に表わす設計
は＋5V電源からVcc電圧が与えられるということに注意
すべきである。この装置は約25Vのフィールド・プレー
ト・ツエナ（field plate zener）能力を持つ。この装
置の副対長さ比は夫々第２図の各装置のそばに記す。こ
の実施例においては、キャパシタ33,34,36は従来のエン
ハンスメント・キャパシタであり、それは、多くはソー
ス及びドレイン電極が共に接続されたエンハンスメント
FETという点に特徴がある。FET37,38,39,41,42,43,44,4
6,47,48は約0.8Vのしきい値電圧（V_T）を持つ通常タイ
プのエンハンスメント形装置である。負電圧阻止回路27
のFET49は約−1.5Vのしきい値電圧を持つ軽いデプリー
ション形装置である。FET51は約０ボルトのしきい値電
圧を持ち、一般にナチュラル（natural）FETとして知ら
れる構造を持つ。キャパシタC_N1及びC_N2は夫々のノード
＃１及び＃２に有効に分布されたノード・キャパシタン
スを表わす。一般的設計規則として、ポンプ回路22の効
果的な動作を得るために、キャパシタ33,34はC_N1及びC
_N2よりかなり大きく（10:1以上の率で）するべきであ
る。その回路内にある個々の装置のその他の関係は、各
回路が個々に考察されたときに明確になろう。

第２図の高電圧パス回路15に接続される信号は一部既に
説明した。しかし、ラインφ_１及びφ_２のクロック信号
は全体的に矩形波であり、位相が約180゜異なり、０ボ
ルト乃至＋５ボルトの範囲を有し、５〜20MHzの公称周
波数を持つということに注意する必要がある。各高電圧
パス回路の動作はエネーブル・ラインの＋５ボルト信号
で開始され、エネーブル・ラインの０ボルト信号で終了
する。ラインVPは前述したように通常＋５ボルトである
が、メモリー・アレイのSNOS形NV装置のメモリー・ウイ
ンドウのマージニング・テスト中、他の電圧でバイアス
することもできる。しかし、その使用はこの発明では二
次的要素であり、この発明の範囲を超えている。

次に、ポンプ回路22と高電圧ドライブ回路23との組合せ
に注意を集中しよう。その組合せの機能的等価を第４図
に表わす。その参照信号にプライム（′）記号が付され
ているのは第２図と第４図の要素間での機能的な対応関
係を表示している。

第４図に表わす動作等価回路の構造は二相クロック信号
φ_１及びφ_２′間に配置されたキャパシタ33、ノード＃
２、ダイオード51′、抵抗51″、ノード＃１及びキャパ
シタ34で表わされる。ノード＃１及び＃２は夫々のキャ
パシタC_N1及びC_N2を通して容量的に接地電位に接続され
るものとして表わしている。ノード＃１は更に高電圧ド
ライブ回路23のFET41のゲート電極及びダイオード44′
を通してエネーブル・ラインに接続される。ノード＃２
はFET46を通る通路でHVイン′から分離される。

第４図の等価回路において、ポンプ回路22の動作はエネ
ーブル・ラインにおける正信号によって始まる。この信
号はFET46をターン・オンしてHVイン′からノード＃２
に電荷を供給し、ひき続きノード＃１に供給する。その
後、クロック信号が利用されてノード＃２の電位を上
げ、それがダイオード51′及び抵抗51″を通してノード
＃１に電荷の転送を行う。閉ループ方式により、ノード
＃１の電圧の上昇はFET46をバイアスして、更にノード
＃２をHVイン′からの電圧で荷電する。そのクロッキン
グ及び電荷の転送はノード＃２がHVイン′の電圧の振幅
に達し、ノード＃１が少くとも５ボルト大きくなるまで
繰返えされる。それによって、ドライブ回路FET41のゲ
ート電極はHVイン′の電圧より十分に上昇され、HVアウ
トの電圧がFET41を通過する際にしきい値電圧が降下し
ないことを保障する。

ポンプ回路22及び高電圧ドライブ回路23の動作を特徴づ
ける動作シーケンスは第５図に表わす種々の信号波形を
参照することによって最も良く理解することができる。
第４図及び第５図を共に考察すると、ノード＃１は５ボ
ルトのエネーブル信号がくる前は０ボルトに保持されて
いるということがわかる。これはFET44（第２図）で達
成される。時間T₁において、エネーブル信号が＋５ボル
トに上昇したのに続き、ノード・キャパシタンス又は容
量C_N1が荷電されてノード＃１が約５ボルトに上昇す
る。時間T₂までにエンハンスメントFET41,46は導通状態
となり、端子HVイン′をHVアウト端子及びノード＃２の
両方に接続する。ノード＃１の電圧は時間T₂においては
一般的に安定しているが、ノード＃２の電圧はFET46の
相互コンダクタンスに応答して端子HVイン′とキャパシ
タC_N2との間に流れる電荷によって時間T₃まで増加し続
ける。時間T₃直後からの期間中、ノード＃１と＃２の電
圧はFET46のしきい値によって差異が生じる。ポンプ動
作はノード＃２の電圧が端子HVイン′の電圧に達するま
で周期的に繰返えされる。

ダイオード44′を通るエネーブル・ラインからの信号の
働きは無視されるべきでない。それはノード＃１をプリ
チャージ（precharge）するのに用いられる。そのプリ
チャージはまずFET46を可能化し、HVイン′からノード
＃２に電荷の転送を開始するのに必要である。そのエネ
ーブル電圧がないと、FET46はエンハンスメント形装置
のために通常、非導通のままとなる。しかし、作用ダイ
オード44′はエネーブル・ラインが０ボルトにあるとき
にそのFET構造に戻り、ノード＃１を同一電位にひきこ
むこととなる。

次に、時間T₃の前のエネーブルの過渡現象が静まった後
の二相クロックの働きを理解するためには、時間T₄乃至
T₉における第４図の等価回路を考察する。例えば、時間
T₄においては、クロック信号φ_１及びφ_２′は０及び＋
５ボルトレベル間の遷移を開始する。時間T₄及びT₅間の
期間中、ノード＃２の電位は、信号φ_２の正の立上り遷
移によって、比較的大きなキャパシタ33と比較的小さな
キャパシタC_N2との間の電荷の分配を介して上昇する。
電荷は、又ある程度までキャパシタ34とキャパシタC_N1
との間に割当てられるが、抵抗51″がその間にはさまれ
ているため、その程度は少ない。クロック信号φ_２′が
増加するときに、信号φ_１は０ボルトの方に遷移する。
信号φ_１の下方への遷移に伴い、相当大きなキャパシタ
34と相当小さなキャパシタC_N1との間の電荷の分配によ
ってノード＃１は負の方にひっぱられる。この動作は、
より大きな電圧の差異によって、ノード＃２からノード
＃１にそれ以上の電荷さえも引きこむ。時間T₆前のある
時点において、FET51（第２図）のしきい値によってノ
ード＃１及び＃２の電圧は大きさが異なった状態で安定
する。

時間T₆からT₇の期間中に信号φ_１及びφ_２′は逆相とな
る。そのラインφ_１の信号の上昇によるキャパシタ34と
C_N1間の電荷配分の結果としてノード＃１は約３ボルト
まで上昇するであろう。ノード＃２は、それと対照的
に、ラインφ_２′の電圧の降下によって引き下げられ
る。ノード＃２の電圧降下量が少いのはラインHVイン′
からFET46を通して補給される電荷によるもので、ダイ
オード51′の阻止作用として認識される。ノード＃２は
時間T₈までHVイン′からFET46を通して電荷を受け続
け、その時点におけるノード＃１の電圧はノード＃２の
それより大きなしきい値となる。その周期動作は、時間
T₉においてHVイン′に等しくなるまで5MHzクロック速度
で繰返えされる。

電荷配分にもとづくポンプ効率の観点からは、キャパシ
タ34は、キャパシタC_N1よりもその容量がかなり大きい
方が望ましい。それは、一般的には３倍以上が適切であ
るが、ここでは10倍以上が好ましい。以上説明したもの
に類似する特別な関係がキャパシタ33とキャパシタC_N2
との間にも求められる。ポンプ動作の効率を高めるため
にはさらに、キャパシタ33と34との値がほぼ等しいとい
うことも要求される。第４図の等価回路及び第５図の波
形を考察すると、ダイオード51′で表わしてあるFET51
（第２図）及び抵抗51″は約０ボルトのしきい値電圧と
有効抵抗が最小の装置であるべきであるということがわ
かる。これらの考察はポンプ回路の基本動作に重大なも
のではないが、この発明の実施のため好ましい構成を表
わすものである。

以上、ポンプ回路22と高電圧ドライブ回路23を特徴づけ
る構造上及び動作上の特徴の理解のために説明したが、
次にこの発明の他の面を考察するために注意を第２図に
戻す。次の注意の焦点はラインHVインに現われる負電圧
を阻止して電圧降下なしにラインHVインからライン31に
正電圧を通過させるために用いられる負電圧阻止回路27
に向けられる。その阻止動作は、ラインHVインがライン
31に対して負になるときはいつでもデプリーション・モ
ードFET49を通してFET39のゲート及びソース電極間を電
気的に接続することによって実行される。

FET49の役割について理解するために、負電圧阻止回路2
7の適切な動作のために必要な周辺装置を考察すること
にする。正電圧を通過させるためには、ノード＃３に接
続されているFET39のゲート電極の電位は、HVイン端子
電圧より、少なくともFETのしきい値電圧分だけ高くな
ければならない。この実施例におけるポンプ作用はFET3
8及びキャパシタ36を通してノード＃３に転送されるφ
_１クロック信号を利用することによって達成することが
できる。もし、FET49が従来のデプリーション・モード
装置であれば、キャパシタ36を通して行われるポンプ作
用はFET49を通してラインHVインに至る導通路のために
有効に働かない。それにも拘わらず、FET49は負電圧阻
止回路が行う基本的負電圧阻止作用を提供するためにデ
プリーション・モード装置でなければならない。FET49
に要求される動作上の明らかな対立性は、非常に軽くド
ープされたデプリーションFETを使用することによって
克服することができる。この実施例における構造におい
て、デプリーション・モードの動作は負電圧の阻止のた
めに保持される。しかしながら、HVインが高い正電圧の
ときには、FET49は、ボディ効果により、軽いデプリー
ション・モードから軽いエンハーンス・モードに変化す
る。FET49がエンハンスメント・モードの場合には、ノ
ード＃３はφ_１信号のポンプ作用によってHVイン以上に
上昇することができる。このような方法により、FET49
の特別に規定された特性は負電圧を阻止し、しきい値の
損失を受けることなく選択的に正電圧を通過させる両能
力をその負電圧阻止回路27に提供することになる。

エネーブル・ラインの０ボルト・レベルによりライン32
が接地電位又はその近くにあり、一方HVインが最大電圧
にある場合には、HVインとライン31との間の通路にFET3
9が存在することにより、FET41のためのフィールド・プ
レート・ツエナ（field plate zener）の保護が適度に
増加される。このような状況下において、ノード＃３の
電圧はHVインと同じであり、しきい値及びボディ効果の
組合せはFET39の両端に約３ボルトの電圧降下を生じさ
せる。このマージンの追加により、HVインの最悪状態の
電圧においてさえ、FET41はフィールド・プレート・ツ
エナ現象をおこさないということを保証する。

次に、第２図に表わす負電圧阻止回路28の構造及び働き
について注目しよう。この実施例における負電圧阻止回
路28の目的はラインHVアウトの負電圧がエンハンスメン
ト・モードFET4を通してライン31に接続されるのを阻止
することである。HVアウトが負電圧のときにFET41が導
通するのを防止するために、ラインVMGがその通常の０
ボルト・レベルから＋５ボルト・レベルに変化される。
その状態において、FET41のゲート電極はそのソース電
極に直接短絡される。

VMFの＋５ボルト信号はライン31に対し、−５ボルトを
超えないように負電圧の通過を防止するが、一方FET48
及び47を通してノード＃１に至るラインHVアウトの負電
圧のための通路をも形成する。ノード＃１の負電圧はそ
れ自体問題を生じさせない。しかし、FET44が導通して
いれば、負電圧はエネーブル・ラインに接続されてしま
う。これを避けるために、負電圧がHVアウトに現われる
ときはいつでもラインVPを−５ボルトにバイアスする。
この動作は第３図の負電圧保護回路30によって機能的に
表わしてある。

両ラインVP及びVMGの電圧の各種状態が表IIに要約さ
れ、それらが発生するとき及びそれら回路の効果をそこ
に表わした。上記最後の状態は該チップのNV装置に対す
る電圧マージニング・テスト中にのみ発生するから、そ
れはラインVP及びVMGに供給される電圧を制御するため
の予報手段を提供することになる。

負電圧阻止回路28のFET47はフィールド・プレート・ツ
エナ破壊効果からFET48を保護するために設けられる。F
ET47はノード＃１がFET48の公称破壊電圧を越える大き
さである約27ボルトのレベルまでポンプされうるところ
から要求される。そのようなフィールド・プレート・ツ
エナ保護回路は一般的に公知技術であるため、構成の説
明は必要でないであろう。

第２図の高電圧パス回路の残りの部分はデカップリング
24,26を含む。第３図には、それに対応するデカップリ
ング回路29が、適切に前に存在したデカップリング回路
ではあるがこの実施例からは除かれたということを表示
する。第２図に戻ってそれを参照すると、回路24を高電
圧パス回路15が動作していないとき、すなわち、エネー
ブル・ラインの信号が０ボルトにあるときに、負電圧阻
止回路27にクロック信号φ_１を負荷するのを阻止するよ
うに作用する。デカップリング回路26は、ポンプ回路22
に対する残りのクロック入力のためのクロック信号φ_２
について、同じ動作を実行する。前述したように、24,2
6及び29のような回路の必要性は、複数の高電圧パス回
路と二相クロック発振器３（第１図）のドライブ能力に
関連する。

デカップリング回路24,26の動作は大体同一である。エ
ネーブル・ラインの電圧が０ボルトのとき、FET38及び4
3は夫々ラインφ_１′及びφ_２′をラインφ_１及びφ_２
から遮断する。０ボルトから＋５ボルトへのエネーブル
電圧の変化はFET38及び43のゲート電極に５ボルトを接
続してFET37及び42に関連するしきい値の降下を少くす
る。しかし、ラインφ_１及びφ_２のクロック信号の周期
的遷移に従い、FET38及び43のゲート電極はエネーブル
・ラインが導入されたDCレベルより大きな約5Vの電圧に
ブートストラップされる。ラインφ_１′及びφ_２′の信
号はこのような方法によって、FET38及び43を通過する
際にしきい値損失を受けることがない。

ポンプ回路22に対してφ_１を接続するラインにデカップ
リング回路を設けないということはエネーブル・ライン
及びノード＃１が約０ボルトになったときに、エンハン
スメント・キャパシタ34を通して与えられる結合が実質
的に存在しないということになる。すなわち、キャパシ
タ34のゲート電極52が０ボルトのときに、エンハンスメ
ント・キャパシタ34を構成するチャンネルが存在しない
ということである。

エンハンスメント・キャパシタ33と36とについて、０ボ
ルトの同じゲート電圧状態は存在しない。エンハンスメ
ント・キャパシタ36の場合には、ラインHVインに高電圧
が存在すると、それはノード＃３及びゲート電極53に接
続される。エンハンスメント・キャパシタ33の場合に
は、ゲート電極54がノード＃２に接続される。ゲート54
がFET51によってノード＃１の接地電位から絶縁される
ので、ある条件のもとに十分な電位に浮かせる（フロー
トする）ことができ、エンハンスメント・キャパシタ33
に有意義な容量を形成することができる。可能化されて
いない高電圧パス回路にクロック・ラインを負荷するの
を避けるために、この実施例は必要に応じて24,26のよ
うなデカップリング回路を組入れている。

第２図及び第３図に例示した好ましい実施例は高電圧パ
ス回路をポンプするために二相クロック信号を利用す
る。ラインφ_１及びφ_２の信号間の標準相対位相差は18
0゜が期待されるが、各目的に異なる位相角は動作を維
持するであろう。しかし、その場合、ポンプ効率のレベ
ルが減少する。この点に関し、一般的な高電圧パス回路
も、ある限定条件のもとに単一位相クロック信号によっ
てポンプすることができるということに注意するべきで
ある。以下、単一クロック信号を使用する意味を簡単に
考察する。

高電圧パス回路の好ましい実施例はHVインが20ボルトの
ときに、ノード＃１の電圧を約27ボルトまで上昇させる
ことができる。ノード＃１に接続されているライン32
（第２図）の電圧とHVインの電圧であるライン31の電圧
との間にある７ボルトの差異は完全な20ボルトがライン
HVアウトに現われるということを保証する。しかし、例
えば、15ボルトのようにラインHVアウトに許容しうる電
圧がより低い場合はポンプ回路22の単一位相クロック信
号の実施例が適当である。ライン32で測定される単一位
相ポンプのための公称出力電圧は22ボルトの範囲にあ
る。

単一位相クロックを持つ高電圧パス回路の構造は第２図
に表わした二相クックの実施例に類似する。特に、キャ
パシタ34及びラインφ_１は除去される。その構成による
と、ノード＃１は直接ポンプされず、常に自然のFET51
を通してノード＃２から電荷される。

〔発明の効果〕

以上記載のとおり、本願発明は、不揮発性メモリ・チッ
プ上において必要となるメモリの書込若しくは消去に必
要な高電圧電源ラインの電気接続回路において、外部の
高電圧発生回路から供給される高電圧を低出力インピー
ダンスで必要なメモリ・セルのゲート・ラインに供給す
るとともに、供給される高電圧（ドレインに接続され
る）の変動に応じて、接続手段たるFETのゲートにその
高電圧値よりも常に数ボルト高い電圧を供給することを
可能とし、また、書込／消去時以外（メモリ・リード時
等）のときはクロック信号源から当回路への電流の流入
を防止してクロック信号源の負荷を軽くするとともに、
メモリ・セルのマージニング・テスト等において外部か
ら高電圧ラインに負電圧が印加されたときは当該負電圧
が制御回路系ラインに侵入しないようにすること、を可
能とした。

より具体的には、本願発明の構成要素である「電荷移動
手段」により、NODE2における電位を外部から供給され
る高電圧に引き上げ、そして電荷ポンプ手段がNODE1に
おける電位をさらにクロック信号の振幅値だけ高くする
ことを可能とし、「負電圧素子手段」により、負揮発性
メモリ・デバイスにおいて必要不可欠なマージニング・
テストにより高電圧ラインに負電圧が印加される場合
に、HVラインとライン32が短絡させることにより接続手
段を負電圧に対して逆方向のダイオード接続とすること
により、該負電圧を阻止することを可能とし、さらに、
「可能化手段」により、メモリの通常動作時は、クロッ
ク信号源からポンプ回路への電流（容量負荷であるので
負担大）の流入停止、負電圧の制御回路系への侵入防止
を可能としたのである。

図面の簡単な説明 第１図は不揮発性メモリー・アレイのための書込及び消
去制御システムのブロック図である。

第２図はこの発明の特徴を具体化した高電圧パス回路の
回路図である。

第３図は第２図の回路を形成している機能区分を描いた
ブロック図である。

第４図は第２図及び第３図に表わしたポンプ及び高電圧
ドライブ回路の簡素化した機能的等価回路を表わす回路
である。

第５図は第２図の高電圧パス回路の種々のノード及びラ
インにおける電圧信号の模範的の波形を表わす。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポウペルマン・アラン・デイヴイツド アメリカ合衆国45459オハイオ・デイト ン・デラバン・ドライブ2781 (56)参考文献 特開 昭57−140029（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力ライン（31）と出力ライン（HVOUT）
   を選択的に接続又は切り離す回路であって、 第１の容量性ノード（NODE1）における第１の電位が入
   力ライン（31）における入力電圧を超えたときに、前記
   第１の電位に応答して前記入力電圧を出力ライン（HVOU
   T）に接続する接続手段（41）と、 前記第１の容量性ノード（NODE1）に対して電荷をプリ
   チャージして回路を動作可能にし、前記容量性ノード
   （NODE1）をディスチャージして回路を動作不能にする
   可能化手段（４、６、20、21、44）と、 前記第１の電位が第２の容量性ノード（NODE2）におけ
   る第２の電位を超えたときに、前記可能化手段からの信
   号に応答して前記入力ライン（31）から前記第２の容量
   性ノード（NODE2）へ電荷を移動させて前記第２の容量
   性ノード（NODE2）における電位を前記入力電圧まで上
   昇させる電荷移送手段（46）と、 前記第２の容量性ノード（NODE2）から前記第１の容量
   性ノード（NODE1）へ電荷を移動させるように接続され
   たダイオード手段（51）と、 前記第２の容量性ノード（NODE2）から前記第１の容量
   性ノード（NODE1）へ１方向に電荷を繰り返し移動させ
   ることにより前記第１の容量性ノード（NODE1）におけ
   る電位を前記入力電圧よりも高い電圧に押し上げる、第
   １の容量性装置（33）、第２の容量性装置（34）及び位
   相が反対で振幅が同じ二つのクロック信号（φ_１、
   φ_２）のクロック信号発生手段からなる電荷ポンプ手段
   と、 前記出力ライン（HVOUT）に外部から負電圧が印加され
   た場合には、前記接続手段（41）のゲート・ソース間を
   同電位にして負電圧の侵入を阻止するダイオード接続と
   する負電圧阻止回路（28）、から構成される不揮発性半
   導体メモリ・チップ上の電気接続回路。