JPS58184821A - 昇圧回路 - Google Patents
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- JPS58184821A JPS58184821A JP57051148A JP5114882A JPS58184821A JP S58184821 A JPS58184821 A JP S58184821A JP 57051148 A JP57051148 A JP 57051148A JP 5114882 A JP5114882 A JP 5114882A JP S58184821 A JPS58184821 A JP S58184821A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
Ｘ発明は昇圧回路、特にマルチチャネルの入力回路に用
いて好適な昇圧回路に関する。
いて好適な昇圧回路に関する。
（２１ｖＬ術の背景
周知のとおり半導体集積回路（ＥＣ）は定められた１！
源電王で駆動される。例えばＴＴＬのＩＣでは５■と定
められている。ところがＩＣ内部では常に５■振幅で信
号が現われる訳ではない。これはＩＣ１−１１１ｆｆｉ
するＭＯ８トランジスータのスレッシ１ルドレベル（Ｖ
ｔｌｌ）の存在に起因する０そうすると、ＩＣ入力に例
えば５■の信号を卯えてもＩＣｆ’１４の入力信号電圧
としては（５−ｖｔｈ掌番低減してしまう。このような
レベルの低減は、ディジタル１号として扱うときはそう
重大ではないが、アナログ信吟として扱うときは重大で
ある。例えば、この人力のアナログ備考がアナログ／デ
ィジタルｆ挾嘔れると自はそのｙｔ−ｈｔＤ−ｍ分度は
異なるディジタル信号となる。
源電王で駆動される。例えばＴＴＬのＩＣでは５■と定
められている。ところがＩＣ内部では常に５■振幅で信
号が現われる訳ではない。これはＩＣ１−１１１ｆｆｉ
するＭＯ８トランジスータのスレッシ１ルドレベル（Ｖ
ｔｌｌ）の存在に起因する０そうすると、ＩＣ入力に例
えば５■の信号を卯えてもＩＣｆ’１４の入力信号電圧
としては（５−ｖｔｈ掌番低減してしまう。このような
レベルの低減は、ディジタル１号として扱うときはそう
重大ではないが、アナログ信吟として扱うときは重大で
ある。例えば、この人力のアナログ備考がアナログ／デ
ィジタルｆ挾嘔れると自はそのｙｔ−ｈｔＤ−ｍ分度は
異なるディジタル信号となる。
いずれにしてもこのようなレベルの低減管防止すべく、
腕組入力回路を構成するトランスファゲートのゲートに
は５ｖではなく、（５＋α）■の高い砿王か印加される
ようにすることがしばしば行われる。このように５ｖか
ら（５＋α）Ｖへの外圧を行うのが外圧回路であり、い
わゆるブートストラップ効果によるものである。
腕組入力回路を構成するトランスファゲートのゲートに
は５ｖではなく、（５＋α）■の高い砿王か印加される
ようにすることがしばしば行われる。このように５ｖか
ら（５＋α）Ｖへの外圧を行うのが外圧回路であり、い
わゆるブートストラップ効果によるものである。
＋３１ 従来技術と間馳点
畠１図は本発明が言及する外圧回路が適用される入力ｌ
Ｉ２１路の一例を示す回路図である。本−において、ｌ
ｌは本発明が普及する外圧−路である。
Ｉ２１路の一例を示す回路図である。本−において、ｌ
ｌは本発明が普及する外圧−路である。
昇圧回路１１に入力回路１２に協働している０後１
述するように、この人力・１−路１２はマルチチャネル
１ｌｔｔ５． （１３−１〜ｊ３− ｎ ）’ｔ’あル
トきニ本発明の効果が発揮される。マルチチャネルは各
々トランスフアゲ−ｚＭｏｓトランジスタ）１４−１−
１４−ｎを１し、いずれか１つのチャネルをアクティブ
にし、対応する１つの入力信号Ｓ１〜Ｓｎを填ｐ込み、
後段の回路１５に伝適する。この−路１５は本発明とは
関係がないが、例えば前述したアナログ／ディジタル変
供用の回路であり友とすると、入力信号Ｓ、〜Ｓｎがそ
のままのレベルで１１４ｗ１１１５に与えられずディジ
タル信号としては誤りとなる。この娯りの原因は、トラ
ンスフアゲ−）１４−１−１４−ｎがＭするスレッシー
ルドレベルＶｒｈであり、例えば５ｖの入力信号８１〜
Ｓｎも、ｌＦＭ１５１２）入力テハ（５−ｖｔｈ ）
ＶＫｉｋｌｌｔ シてしまう。
１ｌｔｔ５． （１３−１〜ｊ３− ｎ ）’ｔ’あル
トきニ本発明の効果が発揮される。マルチチャネルは各
々トランスフアゲ−ｚＭｏｓトランジスタ）１４−１−
１４−ｎを１し、いずれか１つのチャネルをアクティブ
にし、対応する１つの入力信号Ｓ１〜Ｓｎを填ｐ込み、
後段の回路１５に伝適する。この−路１５は本発明とは
関係がないが、例えば前述したアナログ／ディジタル変
供用の回路であり友とすると、入力信号Ｓ、〜Ｓｎがそ
のままのレベルで１１４ｗ１１１５に与えられずディジ
タル信号としては誤りとなる。この娯りの原因は、トラ
ンスフアゲ−）１４−１−１４−ｎがＭするスレッシー
ルドレベルＶｒｈであり、例えば５ｖの入力信号８１〜
Ｓｎも、ｌＦＭ１５１２）入力テハ（５−ｖｔｈ ）
ＶＫｉｋｌｌｔ シてしまう。
そこで、トランスファゲート１４−１〜１４−ｎの各制
御ゲートに最大電圧の５ｖを超える例えば７ｖを印暑し
、−紀５■の入力信号８１〜Ｓｎが七のｔｔｓｖの信号
として回路１５に与えられる＼ ようにする。このような昇圧を行うのが昇ｌｌＥＩｇ回
路１１である。
御ゲートに最大電圧の５ｖを超える例えば７ｖを印暑し
、−紀５■の入力信号８１〜Ｓｎが七のｔｔｓｖの信号
として回路１５に与えられる＼ ようにする。このような昇圧を行うのが昇ｌｌＥＩｇ回
路１１である。
４２図は従来の外圧回路の１回路例を示す回路図でｈる
。なお、本図中毒１図と同一の構成のものは同一の参照
査！わるいは記号で示す０この昇圧回路１１μ各チヤネ
ル毎に対応して形成されており、各々のＳ敗は相互ＫＩ
Ｑ−である。そこで、１例として図中の上部の系につい
て説明を加える。
。なお、本図中毒１図と同一の構成のものは同一の参照
査！わるいは記号で示す０この昇圧回路１１μ各チヤネ
ル毎に対応して形成されており、各々のＳ敗は相互ＫＩ
Ｑ−である。そこで、１例として図中の上部の系につい
て説明を加える。
このＬ＆！の系の外圧回路はチャネル１３−１のトラン
スファゲート１４−１と協動する。つまり、外圧回路の
ノートＮ１がラインＬ１を介して、トランスファゲート
１４−１の制御ゲートに飯絖する。
スファゲート１４−１と協動する。つまり、外圧回路の
ノートＮ１がラインＬ１を介して、トランスファゲート
１４−１の制御ゲートに飯絖する。
ノードＮ１にはキャパシタＣＩが振ｇ Ｌ、その縞１４
子（図中左側）は錨１バッファ回路２１に接続する。−
万、七の絽２４子（図中の右側）は蟲２バッファ回路２
２に級絖する。今、上部の系を例にとっており、これが
７ドレス選択され友場合の動作は次のとおプである。な
お、ａ＆３図は畠２騙の動作説明に用いる＊部の波形図
である０先ず上−の系を選択するｆＣめのアドレス毎号
ＡＤ１が与えられ４（ｍ３図のｆｌ） ） ｏ疵って、
反転編塩で”ＬルベルのＩＩ！４ Ａｉ）、が組ｌおよ
び−２バ２フア回路２１および２２＆こ印山され、キャ
パシタＣ１の８Ｉ］紀ａｌｈよびｅｍ２ｘｌＡｔ−ｔｘ
ｖｃ １Ｈ”ｖベルルｃ引１１げようとする。ところが
、タイミングパルスｉおよびφ′が印加される各トラン
ジスタ２３および！４＃ｉオンのｔｔであり、これら厘
】および＠２１子のレベルは未だ１Ｌ１である。次に講
１のタイミングでタイミングパルスφ（ｍ３図の＋２１
） を受けると、その反転論通のタイミングパルス７
を受けるトランジスタ２３はオフとなり、キャパシタＣ
１の一１端子は４３図の（４）に示すレベルｖｌで上昇
する。これは約ｓｖである。そして引続く赳２のタイミ
ングでタイミングパルスφ′（厘３図の（３））が／Ｊ
ｌ見られると、その反４ｉｉ論理のタイミングパルスφ
′を受けるトランジスタ２４はオフトナリ、キャパシタ
Ｃ１の＠２端子を“Ｈ”レベルへ向ｆｆて押し上げる。
子（図中左側）は錨１バッファ回路２１に接続する。−
万、七の絽２４子（図中の右側）は蟲２バッファ回路２
２に級絖する。今、上部の系を例にとっており、これが
７ドレス選択され友場合の動作は次のとおプである。な
お、ａ＆３図は畠２騙の動作説明に用いる＊部の波形図
である０先ず上−の系を選択するｆＣめのアドレス毎号
ＡＤ１が与えられ４（ｍ３図のｆｌ） ） ｏ疵って、
反転編塩で”ＬルベルのＩＩ！４ Ａｉ）、が組ｌおよ
び−２バ２フア回路２１および２２＆こ印山され、キャ
パシタＣ１の８Ｉ］紀ａｌｈよびｅｍ２ｘｌＡｔ−ｔｘ
ｖｃ １Ｈ”ｖベルルｃ引１１げようとする。ところが
、タイミングパルスｉおよびφ′が印加される各トラン
ジスタ２３および！４＃ｉオンのｔｔであり、これら厘
】および＠２１子のレベルは未だ１Ｌ１である。次に講
１のタイミングでタイミングパルスφ（ｍ３図の＋２１
） を受けると、その反転論通のタイミングパルス７
を受けるトランジスタ２３はオフとなり、キャパシタＣ
１の一１端子は４３図の（４）に示すレベルｖｌで上昇
する。これは約ｓｖである。そして引続く赳２のタイミ
ングでタイミングパルスφ′（厘３図の（３））が／Ｊ
ｌ見られると、その反４ｉｉ論理のタイミングパルスφ
′を受けるトランジスタ２４はオフトナリ、キャパシタ
Ｃ１の＠２端子を“Ｈ”レベルへ向ｆｆて押し上げる。
ζこにブートストラップ効果が働き、キャパシタＣ８の
４１；Ｉｓ子は、さらに、蟲３図の（４）に示すレベル
ｖパまで上昇する。これＬ例えば７ｖである。このレベ
ルｙはノードＮ、およびラインＬ□を通じてトランスフ
アゲ−）１４−１の制御２−トにゲートＶｔ圧ｖＧとし
てｖ０見られ、所期の目的を達成する。なおレベルＶ′
に工す、―ｌバッファ回路２１のトクンジスタＱはカッ
トオフする０ところで１２図の従来回ｗ！’を見ると、
墨２／（ツファ回路側（右側）が冗長であや、素子数の
増大をもたらしている。そこで、これらｇ２・（ツファ
回路（２２）を全チャネルに亘って共通にし、単一の纏
２バッファ回路にしたいという要望が生じた０然し１２
ノくツファ回路の全チャネルの共用イヒは単純には実現
しない。これは、このような共用化を図ると、そこに採
用される単一の感２ノ（ツファ回路は、選択、非選択を
関わず全チャネルのキャノ（シタＣ１〜Ｃｏｔ同時に負
荷として持つことになり、チャネル数が増大すると、七
〇キャノ（シタ負荷は膨大なものとなる。結局、単純に
ｍ２・＜ツファ回路の共通化（単一化）ｔ−図ることは
事実上無塩ということになる。
４１；Ｉｓ子は、さらに、蟲３図の（４）に示すレベル
ｖパまで上昇する。これＬ例えば７ｖである。このレベ
ルｙはノードＮ、およびラインＬ□を通じてトランスフ
アゲ−）１４−１の制御２−トにゲートＶｔ圧ｖＧとし
てｖ０見られ、所期の目的を達成する。なおレベルＶ′
に工す、―ｌバッファ回路２１のトクンジスタＱはカッ
トオフする０ところで１２図の従来回ｗ！’を見ると、
墨２／（ツファ回路側（右側）が冗長であや、素子数の
増大をもたらしている。そこで、これらｇ２・（ツファ
回路（２２）を全チャネルに亘って共通にし、単一の纏
２バッファ回路にしたいという要望が生じた０然し１２
ノくツファ回路の全チャネルの共用イヒは単純には実現
しない。これは、このような共用化を図ると、そこに採
用される単一の感２ノ（ツファ回路は、選択、非選択を
関わず全チャネルのキャノ（シタＣ１〜Ｃｏｔ同時に負
荷として持つことになり、チャネル数が増大すると、七
〇キャノ（シタ負荷は膨大なものとなる。結局、単純に
ｍ２・＜ツファ回路の共通化（単一化）ｔ−図ることは
事実上無塩ということになる。
（４）発明の目的
本発明は上記の問題に鑑み３１１１！１′２ノ（ツファ
ー路の単一化が無塩なく実現される井８ＥｔＱｉ路を提
案することを目的とするものである。
ー路の単一化が無塩なく実現される井８ＥｔＱｉ路を提
案することを目的とするものである。
（５） 発明のｍ戚
り記目的を４成する次めに本発明はディプレージ１７Ｍ
Ｏ８キャパシタによって前記キャパシタ０１〜Ｃｎの各
々を形成するようにし次ことを特徴とするものである。
Ｏ８キャパシタによって前記キャパシタ０１〜Ｃｎの各
々を形成するようにし次ことを特徴とするものである。
（６）発明の実施例
４４７は本発明に基づく外圧回路の一実施例およびこれ
に協働する入力回路の回路構Ｆ５．を示す回路図である
。本図において１２因の構成要素と同一のものには同一
の参照番号ならびに記号を付して示す。−４図において
１．新九な外圧回路４１の各々はディプレージ１７ＭＯ
８キャパシタ４２−１〜４２−ｆｌｔ−備え、これによ
って既述のキャパシタＣ１〜Ｃｓに置き換えるＯしかも
、１２図の各チャネル毎のｉＨ２バッファ回路は、単一
の一２ノ（ノファ回ｊ＠２τとして共用される。従って
、新たな畠２バッファ回路２ 七”’？、は、既述のア
ドレス信号ＡＤ、−ＡＤｎに代えて、タイイングツくル
スφ′が印加される（φ′の波形は１３図の（３）に示
す）。本発明の特徴を先に述べると、ＭＱＳキャノ（シ
タ４ｚ−１〜４２−ｎは、選択されたもののみがその容
量値が大となり非選択のＭ ＯＳキャパシタは十の容量
値が小となることである。このことは、単一の４２バッ
ファ回路２２′から見てキャパシタ成分が常に選択され
た１つのＭＯＳキャパシタに対応するもののみであり、
既述の従来技術で述べ九如くキャバＶ夕負Ａｔ膨大にす
ることがない、ことを意味する。この場合、選択された
１つ例えばＭＯＳキャパシタ４２−１のソースおよびド
レイン間にはチャネルが形成され（容量値大）、非選択
、、／）〜ＩＯＳキャパシタ４２−２はカットオフとな
ってそのようなチャネルが形成されない（容量値引）。
に協働する入力回路の回路構Ｆ５．を示す回路図である
。本図において１２因の構成要素と同一のものには同一
の参照番号ならびに記号を付して示す。−４図において
１．新九な外圧回路４１の各々はディプレージ１７ＭＯ
８キャパシタ４２−１〜４２−ｆｌｔ−備え、これによ
って既述のキャパシタＣ１〜Ｃｓに置き換えるＯしかも
、１２図の各チャネル毎のｉＨ２バッファ回路は、単一
の一２ノ（ノファ回ｊ＠２τとして共用される。従って
、新たな畠２バッファ回路２ 七”’？、は、既述のア
ドレス信号ＡＤ、−ＡＤｎに代えて、タイイングツくル
スφ′が印加される（φ′の波形は１３図の（３）に示
す）。本発明の特徴を先に述べると、ＭＱＳキャノ（シ
タ４ｚ−１〜４２−ｎは、選択されたもののみがその容
量値が大となり非選択のＭ ＯＳキャパシタは十の容量
値が小となることである。このことは、単一の４２バッ
ファ回路２２′から見てキャパシタ成分が常に選択され
た１つのＭＯＳキャパシタに対応するもののみであり、
既述の従来技術で述べ九如くキャバＶ夕負Ａｔ膨大にす
ることがない、ことを意味する。この場合、選択された
１つ例えばＭＯＳキャパシタ４２−１のソースおよびド
レイン間にはチャネルが形成され（容量値大）、非選択
、、／）〜ＩＯＳキャパシタ４２−２はカットオフとな
ってそのようなチャネルが形成されない（容量値引）。
ＭＯＳキャパシタがカットオフするか否かは、ゲートＧ
に印加される電圧ｖＧとソースＳおよびドレインＤに印
加される電圧Ｖｓｏの大小関係による。選択時には錨ｌ
バッファ回路より１Ｈ＠レベルのＩ！Ｅが与えられ、晶
２バッファ回路より１Ｈ“レベルの電圧が与えられるの
でＶ、ｉ ？ ＶＳ Ｄであり、ＭＯＳキャパシタはカ
ットオフしない。然し非過択時にはその関係がＶＧ ＜
ｖｓ Ｏとなり、ＭＯ８キャバシメＶよカットオフし
てしまう。ＶＧ”ＶＳＤのときカットオフとならないの
はディプレージ璽ンＭＯＳキャパシタとなっているから
である。
に印加される電圧ｖＧとソースＳおよびドレインＤに印
加される電圧Ｖｓｏの大小関係による。選択時には錨ｌ
バッファ回路より１Ｈ＠レベルのＩ！Ｅが与えられ、晶
２バッファ回路より１Ｈ“レベルの電圧が与えられるの
でＶ、ｉ ？ ＶＳ Ｄであり、ＭＯＳキャパシタはカ
ットオフしない。然し非過択時にはその関係がＶＧ ＜
ｖｓ Ｏとなり、ＭＯ８キャバシメＶよカットオフし
てしまう。ＶＧ”ＶＳＤのときカットオフとならないの
はディプレージ璽ンＭＯＳキャパシタとなっているから
である。
４ｊ４５図は蟲４図に示したＭＯＳキャパシタの断面図
である。図中、Ｓｕｂは基板、■は絶縁膜、Ｇはゲート
、Ｓはソ゛−ス、Ｄはドレインであり、前述のｔ出ＶＧ
＆よびＶＳＯは図示のとおり印加される。ＭＯＳキャ
パシタはゲートＧの下方のゲート酸化績Ｇｌをキャパシ
タの篩龜体とするものであり、七〇ト万にチャネルＣＨ
が形成されるとき［ＶＧζＶＳＯ）は入きな容量値を待
ち、逆に、カットオフ（■。＜ｖ、。）のときはチャネ
ルＣＨが形成葛れ−ｒ１容量値が小さくなる。ＭＯＳキ
ャバνりでは、このようＶこＶＧとＶＳＤの関係で容量
値が大小変化するので、本発明ではこの特性を、マルチ
チャネルの入力回路に協働する外圧回路に巧みに応用し
友ものといえる。つまり選択されたＭＯＳキャバνりの
容量値０みが大となり、他の非選択ＭＯＳキャパシタに
ついてはこれを小とする０（７） 発明しく）夙シブ
ーｐヒ Ｉａｈ詳細に述べたとおり、マルチチャネルの入力＋ｏ
ｌ路に協（至）すべき外圧回路を従来より簡素な構成で
実現することができる。
である。図中、Ｓｕｂは基板、■は絶縁膜、Ｇはゲート
、Ｓはソ゛−ス、Ｄはドレインであり、前述のｔ出ＶＧ
＆よびＶＳＯは図示のとおり印加される。ＭＯＳキャ
パシタはゲートＧの下方のゲート酸化績Ｇｌをキャパシ
タの篩龜体とするものであり、七〇ト万にチャネルＣＨ
が形成されるとき［ＶＧζＶＳＯ）は入きな容量値を待
ち、逆に、カットオフ（■。＜ｖ、。）のときはチャネ
ルＣＨが形成葛れ−ｒ１容量値が小さくなる。ＭＯＳキ
ャバνりでは、このようＶこＶＧとＶＳＤの関係で容量
値が大小変化するので、本発明ではこの特性を、マルチ
チャネルの入力回路に協働する外圧回路に巧みに応用し
友ものといえる。つまり選択されたＭＯＳキャバνりの
容量値０みが大となり、他の非選択ＭＯＳキャパシタに
ついてはこれを小とする０（７） 発明しく）夙シブ
ーｐヒ Ｉａｈ詳細に述べたとおり、マルチチャネルの入力＋ｏ
ｌ路に協（至）すべき外圧回路を従来より簡素な構成で
実現することができる。
粥１図は本発明が言及する外圧回路が適用される入力回
路の一例を示す回路国、４２図は従来の舛ＩＥ回路の１
回路例を示す回路図、１１３ｍは總２図の勧ｌＩｉ説明
に用いるｌ！都の涙形図、蟲４図は本発明に基づく外圧
回路の一実施例およびこれに協働する入力回路の回路構
成を示す回路図、１５図は＆４図に示したＭＯＳキャパ
シタの断面図であるＯ １２・・・・・入力回路、１３−１−１３−ｎ・・・・
・・マＬｆｆヤネル、１４−１”１４−ｎ・・・・・・
トランス７７ゲート、２１・・・・・・４１ノ（ツファ
１２１ｗ５１２２・・・・単一の共用４２・暑’ｊ）・
回路、４２−１〜４２− ｒｓ−・−−−−ディプレー
ジｗｙＭＯ１１キャパシタ、φ・・・・・畠１のタイミ
ングで発生ずゐパルス、φ′・・・・・１４のタイ建ン
ダで発生するパルスＯ 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 戸・。 弁理士 円 １）卒 男 弁理士 山 口 昭 之 第３図 第４図 第５図 手続補正書 昭和５８年 ４７１１ 日 特許庁長官 若 杉 和夫殿 １、事件の表示 昭和５７年 特許願 第０５１１４８号２、発明の名
称 昇圧回路 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外３ 名） ５、補正の対象 （１） 明１１ｉＩｌ誉の［％１１求の範囲、１の欄
（２）明細書の１発明の詳細な説明−Ｉの欄６、補正の
内容 （１） 明細書に７１ｒ柊許請＊の範囲」の欄を別紙
のとおり補正します。 （２）明細書σＪ［発明の詳細な説明１０欄を次のとお
り補正します。 （７）第７頁第１行目 ［トランジスタＱ 、＋ ｋ ｒ上側トランジスタ」と
補正します。 （イ） 第９に第９〜ｌＯ行目 ［ソースお工びドレイン間には」ｔ「ノースＳお工ひド
レインＤ関には」と補正します。 （■ 第、９負ｌＫ１１行目 「ＭＯＳキャバシ／４２−４２−２ｔ２Ｊｔｒ＋−パシ
タは」と補正します。 、添付書類の目鍮 補正特許請求の範囲 ｌ過２、特許請
求の範囲 １ ＠１の駆動回路とその出力ｔゲートに受けるディ
プレージ舊ンＭＯ８）ランジスタとの直列（ロ）路會複
数備えると共Ｋ、複数の前記直列回路に対して共通に設
けられ複数の前記ディプレージ１ノＭＯ８）ランジスタ
のソース又はドレインに接続された第２の駆動回Ｗ＆を
備え、複数の前記第１の駆動回路はそれぞれ選択信号を
受け、選択されｒｃ＃ｗＡｌの駆動回路のみが対応する
前記ゲートの電位ｆｒＭ１のタイミングで引上げ、線部
１のタイミングに引続く第２のタイミングで前記１１１
Ｅ２の駆動回路が複数の前記ディプレーシーンＭＯ８）
ランジスタのソース又はドレインの電位を引上げ、選択
された前記ａｌｌの駆動１路と前記ゲートとの接続点か
ら昇圧され次前記選択信号【出力する様にしたことｔ特
徴とする昇圧回路。
路の一例を示す回路国、４２図は従来の舛ＩＥ回路の１
回路例を示す回路図、１１３ｍは總２図の勧ｌＩｉ説明
に用いるｌ！都の涙形図、蟲４図は本発明に基づく外圧
回路の一実施例およびこれに協働する入力回路の回路構
成を示す回路図、１５図は＆４図に示したＭＯＳキャパ
シタの断面図であるＯ １２・・・・・入力回路、１３−１−１３−ｎ・・・・
・・マＬｆｆヤネル、１４−１”１４−ｎ・・・・・・
トランス７７ゲート、２１・・・・・・４１ノ（ツファ
１２１ｗ５１２２・・・・単一の共用４２・暑’ｊ）・
回路、４２−１〜４２− ｒｓ−・−−−−ディプレー
ジｗｙＭＯ１１キャパシタ、φ・・・・・畠１のタイミ
ングで発生ずゐパルス、φ′・・・・・１４のタイ建ン
ダで発生するパルスＯ 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 戸・。 弁理士 円 １）卒 男 弁理士 山 口 昭 之 第３図 第４図 第５図 手続補正書 昭和５８年 ４７１１ 日 特許庁長官 若 杉 和夫殿 １、事件の表示 昭和５７年 特許願 第０５１１４８号２、発明の名
称 昇圧回路 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外３ 名） ５、補正の対象 （１） 明１１ｉＩｌ誉の［％１１求の範囲、１の欄
（２）明細書の１発明の詳細な説明−Ｉの欄６、補正の
内容 （１） 明細書に７１ｒ柊許請＊の範囲」の欄を別紙
のとおり補正します。 （２）明細書σＪ［発明の詳細な説明１０欄を次のとお
り補正します。 （７）第７頁第１行目 ［トランジスタＱ 、＋ ｋ ｒ上側トランジスタ」と
補正します。 （イ） 第９に第９〜ｌＯ行目 ［ソースお工びドレイン間には」ｔ「ノースＳお工ひド
レインＤ関には」と補正します。 （■ 第、９負ｌＫ１１行目 「ＭＯＳキャバシ／４２−４２−２ｔ２Ｊｔｒ＋−パシ
タは」と補正します。 、添付書類の目鍮 補正特許請求の範囲 ｌ過２、特許請
求の範囲 １ ＠１の駆動回路とその出力ｔゲートに受けるディ
プレージ舊ンＭＯ８）ランジスタとの直列（ロ）路會複
数備えると共Ｋ、複数の前記直列回路に対して共通に設
けられ複数の前記ディプレージ１ノＭＯ８）ランジスタ
のソース又はドレインに接続された第２の駆動回Ｗ＆を
備え、複数の前記第１の駆動回路はそれぞれ選択信号を
受け、選択されｒｃ＃ｗＡｌの駆動回路のみが対応する
前記ゲートの電位ｆｒＭ１のタイミングで引上げ、線部
１のタイミングに引続く第２のタイミングで前記１１１
Ｅ２の駆動回路が複数の前記ディプレーシーンＭＯ８）
ランジスタのソース又はドレインの電位を引上げ、選択
された前記ａｌｌの駆動１路と前記ゲートとの接続点か
ら昇圧され次前記選択信号【出力する様にしたことｔ特
徴とする昇圧回路。
Claims (1)
- １、各々がトランスファゲートを有してなるマルチチャ
ネルの入力回路に対して協働し、各鎮トランスファゲー
トの１１１１１１ｇゲートに電源電ｆＥｔｆｉえるゲー
ト電圧を印加するための昇ｌＥ回路であって、前記マル
チチャネルの各々のチャネル毎にキャパシタと、販キャ
パシタの４１端子に接続し蟲ｌのタイミングで該４１１
子の電圧を引き上げる忍１バッファｌ！ｌ！ｌ路と、該
キャパシタの諷２１子に優硯し前記１１のタイミングに
引続〈忍２のタイミングで駆動されて前記ｇ１趨子の電
−王をさらに押し上げる講２バッファ回路とからなり、
前記纒ｌ趨子が対応する繭重制御ゲートにｉＩ絖されて
なる昇圧回路において、前記キャパシタを各前記チャネ
ル毎にディル−シ、ンＭ０８キャバレタで構成すると共
に繭重各チャネル毎の纏２バッファ回路を単一の共用４
２パクフア回路となし、各該ディプレージ■ンＭＯ８キ
ャパシタのゲートは各前記講１バッファ回路Ｋｌ［続し
、各該ディプレーレｌンＭＯ８キャパシタのソースおよ
びドレインは共通接続して前記共用４２パクファ回路に
接続することを特許とする昇圧回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051148A JPS58184821A (ja) | 1982-03-31 | 1982-03-31 | 昇圧回路 |
| DE8383301820T DE3372896D1 (en) | 1982-03-31 | 1983-03-30 | Boosting circuit |
| US06/480,585 US4550264A (en) | 1982-03-31 | 1983-03-30 | Boosting circuit |
| EP83301820A EP0090662B1 (en) | 1982-03-31 | 1983-03-30 | Boosting circuit |
| IE746/83A IE54162B1 (en) | 1982-03-31 | 1983-03-31 | Boosting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051148A JPS58184821A (ja) | 1982-03-31 | 1982-03-31 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58184821A true JPS58184821A (ja) | 1983-10-28 |
| JPH0252889B2 JPH0252889B2 (ja) | 1990-11-15 |
Family
ID=12878731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57051148A Granted JPS58184821A (ja) | 1982-03-31 | 1982-03-31 | 昇圧回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4550264A (ja) |
| EP (1) | EP0090662B1 (ja) |
| JP (1) | JPS58184821A (ja) |
| DE (1) | DE3372896D1 (ja) |
| IE (1) | IE54162B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147419A (ja) * | 1989-10-26 | 1991-06-24 | Samsung Electron Co Ltd | レベル変換器 |
| US7106121B2 (en) | 2003-04-16 | 2006-09-12 | Matsushita Electric Industrial Co., Ltd. | High frequency switch circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4618786A (en) * | 1984-08-13 | 1986-10-21 | Thomson Components - Mostek Corporation | Precharge circuit for enhancement mode memory circuits |
| US4639622A (en) * | 1984-11-19 | 1987-01-27 | International Business Machines Corporation | Boosting word-line clock circuit for semiconductor memory |
| JPS61260717A (ja) * | 1985-05-14 | 1986-11-18 | Mitsubishi Electric Corp | 半導体昇圧信号発生回路 |
| JPH0748310B2 (ja) * | 1987-04-24 | 1995-05-24 | 株式会社東芝 | 半導体集積回路 |
| US4823024A (en) * | 1988-06-29 | 1989-04-18 | Ncr Corporation | Signal edge trimmer circuit |
| IT1251097B (it) * | 1991-07-24 | 1995-05-04 | St Microelectronics Srl | Circuito di bootstrap per il pilotaggio di un transistore mos di potenza in configurazione high side driver. |
| EP0539830B1 (en) * | 1991-11-01 | 1998-05-27 | Hewlett-Packard Company | Pseudo-NMOS fine/coarse wired-or tapped delay line |
| JP3117603B2 (ja) * | 1994-06-06 | 2000-12-18 | 松下電器産業株式会社 | 半導体集積回路 |
| DE19524658C1 (de) * | 1995-07-06 | 1996-10-24 | Siemens Ag | Bootstrapschaltung |
| DE69632580D1 (de) * | 1996-07-24 | 2004-07-01 | St Microelectronics Srl | Ausgabestufe für Speicheranlage und für Niederspannungsanwendungen |
| US8143934B1 (en) * | 2008-07-01 | 2012-03-27 | Cypress Semiconductor Corporation | Analog switching system for low cross-talk |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS532308B2 (ja) * | 1972-09-25 | 1978-01-26 | ||
| US4176289A (en) * | 1978-06-23 | 1979-11-27 | Electronic Memories & Magnetics Corporation | Driving circuit for integrated circuit semiconductor memory |
| US4346310A (en) * | 1980-05-09 | 1982-08-24 | Motorola, Inc. | Voltage booster circuit |
-
1982
- 1982-03-31 JP JP57051148A patent/JPS58184821A/ja active Granted
-
1983
- 1983-03-30 DE DE8383301820T patent/DE3372896D1/de not_active Expired
- 1983-03-30 US US06/480,585 patent/US4550264A/en not_active Expired - Fee Related
- 1983-03-30 EP EP83301820A patent/EP0090662B1/en not_active Expired
- 1983-03-31 IE IE746/83A patent/IE54162B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147419A (ja) * | 1989-10-26 | 1991-06-24 | Samsung Electron Co Ltd | レベル変換器 |
| US7106121B2 (en) | 2003-04-16 | 2006-09-12 | Matsushita Electric Industrial Co., Ltd. | High frequency switch circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0090662A3 (en) | 1985-05-29 |
| EP0090662B1 (en) | 1987-08-05 |
| EP0090662A2 (en) | 1983-10-05 |
| DE3372896D1 (en) | 1987-09-10 |
| US4550264A (en) | 1985-10-29 |
| JPH0252889B2 (ja) | 1990-11-15 |
| IE54162B1 (en) | 1989-07-05 |
| IE830746L (en) | 1983-09-30 |
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