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KR100210892B1 - 완전 피드백 제어가 가능한 바이어스 전압 제어 장치 - Google Patents

완전 피드백 제어가 가능한 바이어스 전압 제어 장치 Download PDF

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KR100210892B1
KR100210892B1 KR1019960003717A KR19960003717A KR100210892B1 KR 100210892 B1 KR100210892 B1 KR 100210892B1 KR 1019960003717 A KR1019960003717 A KR 1019960003717A KR 19960003717 A KR19960003717 A KR 19960003717A KR 100210892 B1 KR100210892 B1 KR 100210892B1
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South Korea
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bias voltage
voltage
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bias
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슈이찌 쯔까다
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

본 발명은 바이어스 전압 제어 장치에 관한 것으로, 바이어스 전압 비교기 회로(1, 5)는 바이어스 전압(VBB, VBOOST)과 기준 전압(VBBR, VBOOSTR)을 비교한다. 바이어스 전압이 상기 기준 전압보다 높을 때, 바이어스 전압 강하 회로(2, 8)은 바이어스 전압을 강하시킨다. 바이어스 전압이 기준 전압보다 높지 않을 때, 바이어스 전압 승압 회로(4, 6)은 바이어스 전압을 승압시킨다.

Description

완전 피드백 제어가 가능한 바이어스 전압 제어 장치
제1(a)도는 종래 DRAM 셀을 도시하는 단면도.
제1(b)도는 제1(a)도의 DRAM 셀의 등가회로도.
제2도는 제1(a)도의 DRAM 셀의 기판 바이어스 전압 대 임계 전압 특성을 도시하는 그래프.
제3도는 제1종래 바이어스 전압 제어 장치를 도시하는 회로도.
제4도는 제3도의 장치의 동작을 설명하기 위한 타이밍도.
제5도는 제2종래 바이어스 전압 제어 장치를 도시하는 회로도.
제6도는 본 발명에 따른 바이어스 전압 제어 장치의 제1 실시예를 도시하는 회로도.
제7도는 제6도의 장치의 동작을 설명하기 위한 타이밍도.
제8도는 본 발명에 따른 바이어스 전압 제어 장치의 제2 실시예를 도시하는 회로도.
제9도는 제8도의 장치의 동작을 설명하기 위한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1, 5 : 전압 비교기 회로 2, 8 : 전압 강하 회로
4, 6 : 전압 승압 회로
본 발명은 기판 바이어스 전압 및 셋-업 전압(또는 부트스트랩 전압)용 바이어스 전압 제어 장치에 관한 것이다.
예를 들면, 동적 랜덤 액세스 메모리(DRAM) 디바이스와 같은 반도체 디바이스에서는, 네가티브 기판 바이어스 전압이 반도체 기판에 인가되어 임계 전압이 최적값에 근접하게 된다. 즉, 임계 전압이 낮을수록, 서브 임계 누설 전류는 커진다. 반대로, 임계 전압이 커질수록, 접합 누설 전류도 커진다. 따라서, 임계 전압이 최적값으로부터 벗어나면, 메모리 셀의 홀드 특성은 악화된다.
제1 종래 기판 바이어스 전압 제어 장치는 바이어스 전압과 기준 전압을 비교하는 바이어스 전압 비교기 회로를 포함하고, 바이어스 전압 강하 회로는 바이어스 전압이 기준 전압보다 높을 때 바이어스 전압을 낮추는 펌프 회로를 포함한다. 이에 대해서는 후에 상세히 설명된다.
또한, DRAM 디바이스에서는, 고속 동작을 요하지 않는 리프레쉬 모드 동안에 전력 손실을 감소하기 위해서 전원 전압 VCC는 예를 들어, 3.3V에서 2.0V로 감소된다. 소위, 전압 범프로 불리는 전원 전압에 큰 변동이 발생하면, 기판 바이어스 전압도 감소된다. 그러나, 상기 제1 종래 기판 바이어스 전압 제어 장치에서는, 기판 바이어스 전압을 상승시키는 수단이 제공되지 않기 때문에, 접합 누설 전류가 증가되므로, 메모리 셀의 홀드 특성을 악화시킨다. 낮은 기판 바이어스 전압은 리프레쉬 동작에 의해 보상될 수 있으나, 장시간이 걸린다는 것을 주지해야 한다.
기판 바이어스 전압을 신속하게 승압시키기 위해서, 제2 종래 기판 바이어스 전압 제어 장치는 바이어스 전압 비교기 회로 내에 전류 누설 경로를 포함한다. 이러한 전류 누설 경로는 전원 전압용 전원 단자로부터, 기판 바이어스 전압이 인가되는 기판으로 유도된다(일본국 특허 공개 63-4491호 참조). 이에 대해서는 후에 상술된다.
그러나, 제2 종래 기판 바이어스 전압 제어 장치에 있어서는, 전류는 항상 기판 바이어스 전압이 낮거나 높은 것에 상관없이, 전류 누설 경로를 흐르므로, 전력 소모가 증가한다.
본 발명의 목적은 기판 바이어스 전압이 기준 전압보다 높거나 낮을 때, 기판 바이어스 전압을 기준 전압에 근접하게 맞출 수 있는 기판 바이어스 전압 제어장치를 제공하는 것이다.
본 발명의 다른 목적은 스텝-업 전압이 기준 전압보다 높거나 낮을 때, 스텝-업 전압을 기준 전압에 근접하게 맞출 수 있는 스텝-업 전압 제어 장치를 제공하는 것이다.
본 발명에 의하면, 바이어스 전압 제어 장치에서, 바이어스 전압 비교기 회로는 바이어스 회로는 바이어스 전압을 기준 전압과 비교한다. 바이어스 전압이 기준 전압보다 높을 때, 바이어스 전압 강하 회로는 바이어스 전압을 낮춘다. 바이어스 전압이 기준 전압보다 높지 않을 때, 바이어스 전압 강하 회로는 바이어스 전압을 승압시킨다. 따라서, 바이어스 전압은 완전 피드백 제어에 의해 기준 전압에 근접하게 된다.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
제1(a)도는 종래 적층 캐패시터형 DRAM 셀을 도시하며, 참조번호(101)은 N+형 불순물 영역(102 및 103)이 형성되어 있는 P-형 단결정 실리콘 기판을 나타낸다.
또한, 워드라인 역할을 하는 제1 다결정 실리콘층(104), N+형 불순물 영역(103)에 접속된 제2 다결정 실리콘층(105), 및 셀 플레이트 역할을 하는 제3 다결정 실리콘층(106)이 제공된다. 또한, 비트라인 역할을 하는 알루미늄층(107)이 제공되어, N+형 불순물 영역(102)에 접속된다. 다결정 실리콘층(104, 105 및 106)과 알루미늄층(107)들은 그 사이에 절연층을 삽입하므로써 전기적으로 절연된다. 보통, 다결정 실리콘층(셀 플레이트;106)에서의 전압은 VCC/2로 되어, 다결정 실리콘층(105와 106)들 사이에 있는 절연층 내의 전계를 완화시킨다. 또한, 알루미늄층(비트라인;107)에서의 전압은 대부분의 시간 동안에 VCC/2이다. 기판 바이어스 전압 VBB는 기판 바이어스 전압 제어 장치에 의해 기판(101)에 인가된다.
제1(b)도에 도시된 바와 같이, N+형 불순물 영역(102)과 기판(101) 사이의 접합용량 C1은 약 0.5 fF이고, N+형 불순물 영역(103)과 기판(101) 사이의 접합 용량 C2는 약 1 fF이다. 또한, 다결정 실리콘(105와 106)들 사이의 용량 C3은 약 30 fF이다. 1 셀당 용량 C0는 다음과 같다:
따라서, DRAM 디바이스가 64 Mbit형이면, 전체 용량은 1.5 × 64 × 106≒ 100 nF이다. 주변 회로 또한 용량을 갖지만, 그러한 용량은 메모리 셀부에 비해 무시할 수 있는 정도라는 것을 주지해야 한다.
제1(a)도의 DRAM 셀에서, 데이터는 다결정 실리콘층(105와 106)들 사이의 용량 변화를 저장함으로써 홀드된다. 그러나, 차지(charge)는 격자 결함으로 인해, 소자(101 내지 104)에 의해 형성된 셀 트랜지스터를 흐르는 서브 임계 누설 전류를 통해, 그리고 N+형 불순물 영역(103)과 기판(101) 사이의 PN 접합부를 흐르는 접합 누설 전류를 통해 누출된다. 따라서, 홀드 특성을 향상시키기 위해서, 서브 임계 누설전류 및 접합 누설 전류는 가능한 한 작아야 한다.
서브 임계 누설 전류 및 접합 누설 전류는 기판 바이어스 전압 VBB에 종속된다. 즉, 제2도에 도시된 바와 같이, 기판 바이어스 전압 VBB가 높을수록, 임계 전압 Vthn은 낮아진다. 따라서, 기판 바이어스 전압 VBB가 높아지면, 서브 임계 누설 전류는 증가되어 홀드 특성을 악화시킨다. 반면에, 기판 바이어스 전압 VBB가 낮을수록, 임계 전압 Vthn은 높아진다. 따라서, 기판 바이어스 전압 VBB가 낮아지면, 접합 누설 전류 또한 증가되어 홀드 특성을 악화시킨다. 이런 관점에서, 기판 바이어스 전압 VBB에서 최적값이 존재한다.
제3도는 제1 종래 기판 바이어스 전압 제어 장치를 도시하며, 참조번호(1)은 기판 바이어스 전압 비교기 회로를 나타내고, 참조번호(2)는 기판 바이어스 전압 강하 회로를 나타낸다. 또한, 참조번호(3)는 반도체 기판과 관련하여 DRAM 디바이스내에 형성된 캐패시터를 나타낸다. 예를 들면, 캐패시터(3)의 용량은 약 100 nF이다.
기판 바이어스 전압 비교기 회로(1)는 전원 전압 단자 VCC와 접지 전압 단자 GND 사이에 직렬로 배열된 P 채널 MOS 트랜지스터(11 및 12)를 포함한다. 또한, 기판 바이어스 전압 비교기 회로(1)는 2개의 인버터(13 및 14)를 포함한다. 이 경우, P 채널 MOS 트랜지스터(11)의 게이트는 접지되고, 따라서 P 채널 MOS 트랜지스터(11)는 저항 소자 역할을 한다. 또한, P 채널 MOS 트랜지스터(12)의 게이트는 기판 바이어스 전압 VBB를 수용한다. 따라서, 기판 바이어스 전압 비교기 회로(1)는 다음과 같이 결정된 기준 전압 VBBR과 기판 바이어스 전압 VBB를 비교한다:
여기에서, V11은 ON 상태 트랜지스터(11)의 전압 강하이고; Vthp는 트랜지스터(12)의 임계 전압이다.
VBB＞ VBBR이면, 기판 바이어스 전압 비교기 회로(1)의 출력 신호 S1은 하이 상태이고, 따라서 기판 바이어스 전압 강하 회로(2)를 인에이블링시킨다. 반대로, VBB≤ VBBR이면, 기판 바이어스 전압 기교기 회로(1)의 출력 신호 S1은 로우상태이므로, 기판 바이어스 전압 강하 회로(2)를 디스에이블링시킨다.
기판 바이어스 전압 강하 회로(2)는 링 오실레이터를 형성하기 위해 NAND회로(21)와 2개의 인버터(22 및 23)를 포함한다. 또한, 기판 바이어스 전압 강하 회로(2)는 캐패시터(24), 다이오드 역할을 하는 드레인-게이트 접속 N 채널 MOS 트랜지스터(25), 및 드레인-게이트 접속 N 채널 MOS 트랜지스터(26)을 포함한다. 트랜지스터(25 및 26)는 기판과 접지 전압 단자 GND 사이에 직렬로 접속된다. 따라서, 기판 바이어스 전압 비교기 회로(1)의 출력 신호 S1이 하이 상태이면, 링 오실레이터(21, 22, 23)는 활성화되기 때문에, 전류는 트랜지스터(25 및 26)의 경로를 통해 기판(VBB)으로부터 접지 전압 단자 GND로 흐른다. 따라서, 기판 바이어스 전압 VBB는 감소된다. 반대로, 기판 바이어스 전압 비교기 회로(1)의 출력 신호 S1이 로우 상태이면, 링 오실레이터(21, 22, 23)는 비활성화되기 때문에, 전류는 트랜지스터(25 및 26)의 경로를 통해 흐르지 않는다. 따라서, 기판 바이어스 전압 VBB는 유지된다.
최근에, 휴대용 개인 컴퓨터에 장착된 DRAM 디바이스에서, 전력 소모의 감소는 매우 중요하다. 특히, 리프레쉬 모드 시간이 비교적 길기 때문에, 리프레쉬 모드 동안의 전력 소모 감소가 요구된다. 한가지 방법은 리프레쉬 모드 동작들 사이의 주기를 길게 만드는 것이지만, 이 경우 메모리 셀의 향상된 홀드 특성이 엄격히 요구된다. 전원 전압 VCC는 3.3. V가 되어 동작 속도를 증가시키는 반면, 리프레쉬 모드에서는, 전원 전압 VCC가 2.0 V가 되어 동작 속도를 감소시킨다.
제3도의 기판 바이어스 전압 제어 장치에서, 상기 전압 범프가 발생하면, 기판 바이어스 전압 VBB는 기준 전압 VBBR에 비해 현저히 감소될 수 있다. 즉, 제4도에 도시된 바와 같이, 전원 전압 VCC는 3.3. V에서 2.0 V로 감소되면, 전압 VCC/2가 전원 전압 VCC이후에 발생한다. 동시에, 용량 결합으로 인해, 전압 VCC/2 이후에는 기판 바이어스 전압 VBB가 발생한다. 반면에, 트랜지스터(11)을 흐르는 전류가 감소되기 때문에, 전압 강하 V11은 감소되고, 기준 전압 VBBR은 증가된다. 따라서, 기판 바이어스 전압 VBB는 기준 전압 VBBR보다 현저히 작다. 그 결과, 접합 누설 전류는 증가되어 메모리 셀의 홀드 특성을 악화시키고, 또한 임계 전압은 증가되어, 동작 속도가 변동되므로, 동작시의 스큐(skew), 즉 오동작을 수반하게 된다. 이는 기판 바이어스 전압 VBB를 승압시키기 위한 수단이 제공되지 않기 때문에 보상될 수 없다.
기판 바이어스 전압 VBB가 기판에 전류를 공급하는 리프레쉬 동작에 의해 증가될 수 있다는 것을 주지해야 한다. 그러나, 기판 바이어스 전압 VBB에 관련된 기생 용량이 매우 크기 때문에, 많은 리프레쉬 동작들이 기판 바이어스 전압 VBB를 상승시키는데 필요한데, 이는 전력 소모에 있어서 불리하다.
또한, 0.6 V의 전압 범프가 평소 동작시에 발생될 수 있다.
제5도는 제2 종래 기판 바이어스 전압 제어 장치(일본국 특허 공개 제63-4491호 참조)를 도시하는데, 기판 바이어스 전압 비교기 회로(1')은 전원 단자 VCC와 기판 바이어스 전압 VBB가 인가되는 기판과의 사이에 있는 P 채널 MOS 트랜지스터(11' 및 12')와 N 채널 MOS 트랜지스터(13', 14' 및 15')를 포함한다. 이 경우, 트랜지스터(11', 12' 및 13')들은 저항 역할을 한다. 또한, 트랜지스터(14' 및 15')는 다이오드 역할을 한다. 또한, 기판 바이어스 전압 비교기 회로(1')은 트랜지스터(12')에 병렬로 접속된 P 채널 MOS 트랜지스터(16'), 및 인버터(17' 및 18')를 포함하여, 히스테리시스 특성을 제공한다.
제5도의 기판 바이어스 전압 비교기 회로(1')의 동작은 전원 단자 VCC와 기판 사이에 전류 누설 경로가 제공되어 기판 바이어스 전압 VBB를 상승시킨다는 점만을 제외하면, 기본적으로는 제3도의 기판 바이어스 전압 비교기 회로(1)의 동작과 동일하다.
그러나, 제5도의 기판 바이어스 전압 제어 장치에서, 100㎂의 큰 전류가 기판 바이어스 전압 VBB와는 상관없이 전류 누설 경로를 통해 항상 흐른다. 이는 전력 소모를 증가시킨다.
제6도는 본 발명의 제1 실시예를 도시하는데, 기판 바이어스 전압 승압 회로(4)는 제3도의 소자에 추가된다. 기판 바이어스 전압 승압 회로(4)는 접지 전압 단자 GND와 기판 사이에 P 채널 인핸스먼트형 MOS 트랜지스터(41)를, 전원 단자 VCC와 트랜지스터(41)의 게이트 사이에는 캐패시터(42)를, 트랜지스터(41)의 게이트와 접지 전압 단자 GND 사이에는 N 채널 인핸스먼트형 MOS 트랜지스터(43)를 포함한다.
트랜지스터(41)는 캐패시터(42)와 트랜지스터(43) 사이의 노드에서의 신호 S2에 따라 턴온 및 턴오프된다. 상세히는, S2 ＜ -│Vthp│이면 [여기에서, Vthp는 트랜지스터(41)의 임계 전압], 트랜지스터(41)는 턴온된다. 그렇지 않으면, 트랜지스터(41)는 턴오프된다.
또한, 트랜지스터(43)는 회로(44)를 통한 기판 바이어스 전압 비교기 회로(1)의 출력 신호 S1에 따라 턴온 및 턴오프된다. 회로(44)는 인버터(441), P형 MOS 트랜지스터(442) 및 저항(443)으로 형성된다. 즉, 기판 바이어스 전압 비교기 회로(1)의 출력 신호 S1이 로우 상태이면, 인버터(441)의 출력 신호는 하이 상태로 되어 트랜지스터(442)를 턴오프시킨다. 그 결과, 트랜지스터(43)의 게이트 전압은 VBB이기 때문에, 트랜지스터(43)는 턴오프된다. 반대로, 기판 바이어스 전압 비교기 회로(1)의 출력 신호 S1이 하이 상태이면, 인버터(441)의 출력 신호는 로우 상태로 되어 트랜지스터(442)를 턴온시킨다. 그 결과, 트랜지스터(43)의 게이트 전압은 VCC이기 때문에, 트랜지스터(43)는 턴온된다.
제6도의 기판 바이어스 전압 제어 장치의 동작은 다음에 제7도를 참조하여 설명되고, 여기에서 전원 전압 VCC는 3.3V에서 2.0V로 감소된다.
시간 t1 이전에, 기판 바이어스 전압 VBB은 최적값이다. 따라서, 기판 바이어스 전압 비교기 회로(1)의 출력 신호 S1은 로우 상태이다. 이 상태에서, 트랜지스터(43)는 턴오프되고, 신호 S2는 0V이다.
시간 t1에서, 전원 전압 VCC및 전압 VCC/2가 감소되기 시작하면, 기판 바이어스 전압 VBB도 접합 용량의 용량 결합으로 인해 감소되기 시작한다. 동시에, 트랜지스터(43)가 턴오프되기 때문에, 신호 S2의 전압은 캐패시터(42)의 용량 결합으로 인해 감소되기 시작한다. 이 상태에서, 트랜지스터(41)는 계속 턴오프된다.
시간 t2에서, 신호 S2의 전압이 │Vthp│에 이르면, 트랜지스터(41)는 턴온된다. 그 결과, 전류는 접지 전압 단자 GND로부터 기판으로 흐르고, 따라서 기판 바이어스 전압 VBB는 증가하기 시작한다. 기판 바이어스 전압 VBB의 증가 속도는 트랜지스터(41)의 사이즈에 의해 조절된다.
시간 t3에서, 기판 바이어스 전압 VBB가 기준 전압 VBBR에 이르면, 기판 바이어스 전압 비교기 회로(1)의 출력 신호 S1은 지연 시간 td를 갖는 시간 t4에서 로우 상태에서 하이 상태로 변경된다. 따라서, 트랜지스터(43)는 턴온되기 때문에, 신호 S2의 전압은 0V로 되어, 트랜지스터(41)를 턴오프시킨다.
따라서, 시간 t4 이후에, 기판 바이어스 전압 강하 회로(2)는 기판 바이어스 전압 승압 회로(4) 대신에 동작된다. 마지막으로, 시간 t5에서, 기판 바이어스 전압 VBB는 기준 전압 VBBR로 집중된다.
따라서, 전원 전압 VCC가 3.3V에서 2.0V로 변경되더라도, 기판 바이어스 전압 VBB는 완전 피드백 제어에 의해 즉시 기준 전압 VBBR에 근접하게 된다.
본 발명은 스텝-업 전압 제어 장치에 응용된다. 일반적으로, DRAM 디바이스에서, 전원 전압 VCC보다 높은 바이어스 전압은 워드라인을 구동시키는데 필요하다. 이러한 고전압은 소위, 부트스트랩 전압 VBOOST의 스텝-업 전압으로 불린다. 스텝-업 전압 VBOOST을 제어하기 위해서, 스텝-업 전압 제어 장치가 DRAM 디바이스에 채택된다. 기판 바이어스 전압 VBB과 동일한 문제가 스텝-업 전압 VBOOST에서 발생한다. 즉, 스텝-업 전압 VBOOST이 너무 높으면, 워드라인에 인가된 잡음은 증가되어 메모리 셀의 홀드 특성을 악화시킨다. 또한, 동작 속도는 변동되어 동작시의 스큐, 즉 오동작을 수반한다. 따라서, 스텝-업 전압 제어 장치에서, 스텝-업 전압 VBOOST를 기준 전압으로 변경시키는 신속한 제어가 필수적이다.
제8도는 본 발명의 제2 실시예를 도시하며, 스텝-업 전압 제어 장치가 도시된다. 제8도에서, 참조번호(5)는 스텝-업 전압 비교기 회로를 나타내고, 참조번호(6)는 스텝-업 전압 승압 회로를 나타낸다. 또한, 참조번호(7)는 스텝-업 전압 VBOOST과 관련하여 DRAM 디바이스 내에 형성된 캐패시터를 나타낸다. 또한, 참조번호(8)는 스텝-업 전압 강하 회로를 나타낸다.
스텝-업 전압 비교기 회로(5)는 N 채널 MOS 트랜지스터(51 및 52), 및 스텝-업 전압 VBOOST이 인가되는 부분과 접지 전압 단자 GND 사이에 직렬로 배열된 저항(53)을 포함한다. 트랜지스터(51 및 52)의 드레인은 게이트에 접속되고, 따라서 트랜지스터 VBOOST용 전압 구동기 역할을 한다. 또한, 스텝-업 전압 비교기 회로(5)는 스텝-업 전압 VBOOST·를 VCC와 비교하기 위한 전압 비교기(54)를 포함한다. 이 경우, 계수는 다음과 같이 결정된다.
여기에서, R1, R2및 R3은 각각 트랜지스터(51 및 52)와 저항(53)의 저항값이다. 따라서, 스텝-업 전압 비교기 회로(5)는 스텝-업 전압 VBOOST를 기준 전압 VBOOSTR(=VCC/)와 비교한다.
VBOOST＜ VBOOSTR이면, 스텝-업 전압 비교기 회로(5)의 출력 신호 S3은 하이 상태이므로, 스텝-업 전압 승압 회로(6)를 인에이블링시키고, 스텝-업 전압 강하 회로(8)를 디스에이블링시킨다. 반대로, VBOOST≥ VBOOSTR이면, 스텝-업 전압 비교기 회로(5)의 출력 신호 S3은 로우 상태이므로, 스텝-업 전압 승압 회로(6)를 디스에이블링시키고, 스텝-업 전압 강하 회로(8)를 인에이블링시킨다.
스텝-업 전압 승압 회로(6)는 NAND 회로(61) 및 2개의 인버터(62 및 63)를 포함하여, 링 오실레이터를 형성한다. 또한, 스텝-업 전압 승압 회로(6)는 캐패시터(64), 다이오드 역할을 하는 드레인-게이트 접속 N 채널 MOS 트랜지스터(65), 및 다이오드 역할을 하는 드레인-게이트 접속 N 채널 MOS 트랜지스터(66)를 포함한다. 트랜지스터(65 및 66)는 전원 단자 VCC와 부분(VBOOST) 사이에 직렬로 접속된다. 따라서, 스텝-업 전압 비교기 회로(5) 출력 신호 S3이 하이 상태이면, 링 오실레이터(61, 62, 63)는 활성화되기 때문에, 전류는 트랜지스터(65 및 66)의 경로를 통해 전원 단자 VCC로부터 부분(VBOOST)으로 흐른다. 스텝-업 전압 비교기 회로(5)출력 신호 S3이 로우 상태이면, 링 오실레이터(61, 62, 63)는 비활성화되기 때문에, 전류는 트랜지스터(65 및 66)의 경로를 흐르지 않는다.
스텝-업 전압 강하 회로(8)는 전원 단자 VCC와 부분(VBOOST) 사이에 있는 N 채널 인핸스먼트형 MOS 트랜지스터(81)를, 접지 전압 단자 GND와 트랜지스터(81)의 게이트 사이에 있는 캐패시터(82), 및 트랜지스터(81)의 게이트와 전원 단자 VCC사이에 있는 P 채널 인핸스먼트형 MOS 트랜지스터(83)을 포함한다.
트랜지스터(81)는 캐패시터(82)와 트랜지스터(83) 사이의 노드에서의 신호 S4에 따라 턴온 및 턴오프된다. 상세히는, S4 ＞ Vthn이면 [여기에서, Vthn는 트랜지스터(81)의 임계 전압], 트랜지스터(41)는 턴온된다. 그렇지 않으면, 트랜지스터(81)는 턴오프된다.
또한, 트랜지스터(83)는 회로(84)를 통한 스텝-업 전압 비교기 회로(5)의 출력 신호 S3에 따라 턴온 및 턴오프된다. 회로(84)는 플립-플롭으로 형성된다. 즉, 스텝-업 전압 비교기 회로(5)의 출력 신호 S3이 로우 상태이면, 회로(84)의 출력은 하이 상태이다. 그 결과, 트랜지스터(83)의 게이트 전압은 VBOOST이기 때문에, 트랜지스터(83)는 턴오프된다. 반대로, 스텝-업 전압 비교기 회로(5)의 출력 신호 S3이 하이 상태이면, 회로(84)의 출력은 로우 상태이다. 그 결과, 트랜지스터(33)의 게이트 전압은 0V이기 때문에, 트랜지스터(83)는 턴온된다.
제8도의 스텝-업 전압 제어 장치의 동작은 다음에 제9도를 참조하여 설명되고, 여기에서 전원 전압 VCC는 3.3V에서 2.0V로 감소된다.
시간 t1 이전에, 스텝-업 전압 VBOOST은 최적값이다. 따라서, 스텝-업 전압 비교기 회로(5) 출력 신호 S3은 로우 상태이다. 이 상태에서, 트랜지스터(83)은 턴오프되고, 신호 S4는 3.3V이다.
시간 t1에서, 전원 전압 VCC가 감소되기 시작하면, 기준 전압 VBOOSTR도 관계식 VBOOSTR= VCC/로 인해 감소되기 시작한다. 이 경우, 트랜지스터(83)이 턴오프되기 때문에, 신호 S4의 전압은 유지된다. 또한, 스텝-업 전압 VBOOST는 유지된다. 이 상태에서, 트랜지스터(81)는 계속 턴오프된다.
시간 t2에서, 전원 전압 VCC가 3.3-Vthn에 이르면, 트랜지스터(81)는 턴온된다. 그 결과, 전류는 부분(VBOOST)로부터 전원 단자 VCC로 흐르고, 따라서, 스텝-업 전압 VBOOST는 감소하기 시작한다. 스텝-업 전압 VBOOST의 감소 속도는 트랜지스터(81)의 사이즈에 의해 조절된다.
시간 t3에서, 스텝-업 전압 VBOOST가 기준 전압 VBOOSTR에 이르면, 스텝-업 전압 승압 회로(6)의 출력 신호 S3은 지연 시간 td를 갖는 시간 t4에서 로우 상태에서 하이 상태로 변경된다. 따라서, 트랜지스터(83)는 턴온되기 때문에, 신호 S4의 전압은 VCC로 되어, 트랜지스터(81)를 턴오프시킨다.
따라서, 시간 t4 이후에, 스텝-업 전압 승압 회로(6)는 스텝-업 전압 강하 회로(8) 대신에 동작된다. 마지막으로, 시간 t5에서, 스텝-업 전압 VBOOST는 기준 전압 VBOOSTR로 집중된다.
따라서, 전원 전압 VCC가 3.3V에서 2.0V로 변경되더라도, 스텝-업 전압 VBOOST는 완전 피드백 제어에 의해 즉시 기준 전압 VBOOSTR에 근접하게 된다.
상술한 바와 같이, 본 발명에 의하면, 전원 전압이 변경되더라도, 기판 바이어스 전압 또는 스텝-업 전압과 같은 바이어스 전압이 기준 전압으로 즉시 집중될 수 있다.

Claims (13)

  1. 바이어스 전압 제어 장치에 있어서, 바이어스 전압(VBB, VBOOST)과 기준 전압(VBOOSTR)을 비교하는 수단; 상기 바이어스 전압이 상기 기준 전압보다 높을 때 상기 바이어스 전압을 강하시키는 수단; 및 상기 바이어스 전압이 상기 기준 전압보다 높지 않을 때 상기 바이어스 전압을 승압시키는 수단을 포함하여, 상기 바이어스 전압이 상기 기준 전압에 근접하게 되는 것을 특징으로 하는 바이어스 전압 제어 장치.
  2. 바이어스 전압 제어 장치에 있어서, 제1 전원 전압(VCC)를 수용하는 제1 전원 전압 수단; 상기 제1 전원 전압보다 낮은 제2 전원 전압(GND)을 수용하는 제2 전원 전압 수단; 상기 제2 전원 전압보다 낮은 바이어스 전압(VBB)를 수용하는 바이어스 전압 수단; 상기 바이어스 전압 수단에 접속되어, 상기 바이어스 전압과 기준 전압을 비교하는 바이어스 전압 비교기 회로(1); 상기 바이어스 전압 비교기 회로와 상기 바이어스 전압 수단 사이에 접속되어,상기 바이어스 전압이 상기 기준 전압보다 높을 때 상기 바이어스 전압을 강하시키는 바이어스 전압 강하 회로(2); 및 상기 바이어스 전압 비교기 회로와 상기 바이어스 전압 수단 사이에 접속되어, 상기 바이어스 전압이 상기 기준 전압보다 높지 않을 때 상기 바이어스 전압을 승압시키는 바이어스 전압 승압 회로(4)를 포함하는 것을 특징으로 하는 바이어스 전압 제어 장치.
  3. 제2항에 있어서, 상기 바이어스 전압 강하 회로는 차지 펌프 회로를 포함하는 것을 특징으로 하는 바이어스 전압 제어 장치.
  4. 제2항에 있어서, 상기 바이어스 전압 승압 회로는 상기 제2 전원 전압 수단과 상기 바이어스 전압 수단 사이에 접속된 제1 스위칭 소자(41); 상기 제1 전원 전압 수단과 상기 제1 스위칭 소자의 제어 단자와의 사이에 접속된 캐패시터(42); 및 상기 제1 스위칭 소자의 제어 단자와 상기 제2 전원 전압 수단 사이에 접속된 제2 스위칭 소자(43)을 포함하고, 상기 제2 스위칭 소자는 상기 바이어스 전압 비교기 회로가 상기 바이어스 전압이 상기 기준 전압보다 높다는 것을 나타낼 때 턴온되며, 상기 제2 스위칭 소자는 상기 바이어스 전압 비교기 회로가 상기 바이어스 전압이 상기 기준 전압보다 높지 않다는 것을 나타낼 때 턴오프되는 것을 특징으로 하는 바이어스 전압 제어 장치.
  5. 제4항에 있어서, 상기 제1 스위칭 소자는 P 채널 증강형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 전압 제어 장치.
  6. 제4항에 있어서, 상기 제2 스위칭 소자는 N 채널 증강형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 전압 제어 장치.
  7. 제2항에 있어서, 상기 바이어스 전압 비교기 회로는 상기 제1 전원 전압 수단에 접속된 저항 소자(11); 및 상기 저항 소자와 상기 제2 전원 전압 수단 사이에 접속된 P 채널 증강형 MOS 트랜지스터(12)를 포함하고, 상기 P 채널 증강형 MOS 트랜지스터의 게이트는 상기 바이어스 전압 수단에 접속되는 것을 특징으로 하는 바이어스 전압 제어 장치.
  8. 바이어스 전압 제어 장치에 있어서, 제1 전원 전압(VCC)를 수용하는 제1 전원 전압 수단; 상기 제1 전원 전압보다 낮은 제2 전원 전압(GND)을 수용하는 제2 전원 전압 수단; 상기 제1 전원 전압보다 높은 바이어스 전압(VBOOST)를 수용하는 바이어스 전압 수단; 상기 바이어스 전압 수단에 접속되어, 상기 바이어스 전압과 기준 전압(VBOOSTR)을 비교하는 바이어스 전압 비교기 회로(5); 상기 바이어스 전압 비교기 회로와 상기 바이어스 전압 수단 사이에 접속되어, 상기 바이어스 전압이 상기 기준 전압보다 낮을 때 상기 바이어스 전압을 승압시키는 바이어스 전압 승압 회로(6); 및 상기 바이어스 전압 비교기 회로와 상기 바이어스 전압 수단 사이에 접속되어, 상기 바이어스 전압이 상기 기준 전압보다 낮지 않을 때 상기 바이어스 전압을 강하시키는 바이어스 전압 강하 회로(8)를 포함하는 것을 특징으로 하는 바이어스 전압 제어 장치.
  9. 제8항에 있어서, 상기 바이어스 전압 승압 회로는 차지 펌프 회로를 포함하는 것을 특징으로 하는 바이어스 전압 제어 장치.
  10. 제8항에 있어서, 상기 바이어스 전압 강하 회로는 상기 제1 전원 전압 수단과 상기 바이어스 전압 수단 사이에 접속된 제1 스위칭 소자(81); 상기 제2 전원 전압 수단과 상기 제1 스위칭 소자의 제어 단자와의 사이에 접속된 캐패시터(82); 및 상기 제1 스위칭 소자의 제어 단자와 상기 제1 전원 전압 수단 사이에 접속된 제2 스위칭 소자(83)을 포함하고, 상기 제2 스위칭 소자는 상기 바이어스 전압 비교기 회로가 상기 바이어스 전압이 상기 기준 전압보다 낮다는 것을 나타낼 때 턴온되며, 상기 제2 스위칭 소자는 상기 바이어스 전압 비교기 회로가 상기 바이어스 전압이 상기 기준 전압보다 낮지 않다는 것을 나타낼 때 턴오프되는 것을 특징으로 하는 바이어스 전압 제어 장치.
  11. 제10항에 있어서, 상기 제1 스위칭 소자는 N 채널 증강형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 전압 제어 장치.
  12. 제10항에 있어서, 상기 제2 스위칭 소자는 P 채널 증강형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 전압 제어 장치.
  13. 제8항에 있어서, 상기 바이어스 전압 비교기 회로는 상기 바이어스 전압 수단과 상기 제2 전원 전압 수단 사이에 접속된 전압 분배기(51-53); 및 상기 전압 분배기와 상기 제1 전원 전압 수단 사이에 접속되어, 상기 전압 분배기의 출력 전압과 상기 제1 전원 전압을 비교하는 전압 비교기(54)를 포함하는 것을 특징으로 하는 바이어스 전압 제어 장치.
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