KR940001491B1

KR940001491B1 - 내부강압 전원전압을 가지는 반도체 장치에 있어서의 기판전압 발생회로

Info

Publication number: KR940001491B1
Application number: KR1019900021168A
Authority: KR
Inventors: 가즈다리 아리모도
Original assignee: 미쓰비시 뎅끼 가부시끼가이샤; 시기 모리야
Priority date: 1990-04-06
Filing date: 1990-12-20
Publication date: 1994-02-23
Anticipated expiration: 2010-12-20
Also published as: US5315166A; JPH03290894A; DE4039524C2; JP2557271B2; DE4039524A1; US5304859A; KR910019056A

Abstract

내용 없음.

Description

내부강압 전원전압을 가지는 반도체 장치에 있어서의 기판전압 발생회로

제1도는 이 발명의 한 실시예인 기판전압 발생회로의 구성을 표시하는 도면이다.

제2도는 제1도에 표시되는 전원투입 검출신호를 발생하기 위한 회로구성의 한 예를 표시하는 도면이다.

제3도는 제2도에 표시하는 전원투입 검출회로의 동작을 표시하는 신호파형도이다.

제4도는 이 발명의 제2의 실시예인 기판전압 발생회로의 구성을 표시하는 도면이다.

제5도는 기판전압 발생회로를 그 기판전위에 응하여 전환시키기 위한 제어신호를 발생하기 위한 기판전압 검출회로의 구성의 한 예를 표시하는 도면이다.

제6도는 이 발명의 또다른 실시예인 기판전압 발생회로의 구성을 표시하는 도면이다.

제7도는 이 발명의 또다른 실시예인 기판전압 발생회로의 구성을 표시하는 도면이다.

제8도는 이 발명의 또다른 실시예인 기판전압 발생회로의 구성을 표시하는 도면이다.

제9도는 내부전원전압의 레벨에 응하여 기판전압 발생회로의 동작을 전환하기 위한 제어신호를 발생하는 회로구성의 한 예를 표시하는 도면이다.

제10도는 이 발명이 적용되는 반도체 장치의 개략단면 구조를 표시하는 도면이다.

제11도는 이 발명의 또다른 실시예인 반도체 기판전압 발생회로가 적용되는 반도체 장치의 개략단면 구조를 표시하는 도면이다.

제12도는 내부강압회로를 구비하는 종래의 반도체 장치의 전체의 구성을 개략적으로 표시하는 도면이다.

제13도는 제12도에 표시하는 내부강압회로의 개략구성을 표시하는 블럭도이다.

제14도는 제13도에 표시하는 내부강압회로의 구체적 회로 구성의 한 예를 표시하는 도면이다.

제15도는 제14도에 표시하는 내부강압 회로의 외부전원전압과 내부전원전압과의 관계를 표시하는 도면이다.

제16a도는 종래의 기판전압 발생회로의 구성의 한예를 표시하는 도면이다.

제16b도는 제16a도에 표시하는 인버터의 구체적인 구성을 표시하는 도면이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 제1의 링 발진기 2 : 제2의 링 발진기

3 : 제1의 챠지 펌프회로 4 : 제2의 챠지 펌프회로

5 : 링발진기 6 : 챠지펌프회로

7 : 기판전압 검출회로 8 : 전원투입 검출회로

50 : 제1의 기판전압 발생회로 60 : 제2의 기판전압 발생회로

110 : 기준전압 발생회로 111 : 차동증폭기

112 : 출력회로 300,500,600 : 링 발진기

700 : P형 반도체 기판 610 : P형 웰

620 : n형 웰 650 : n형 반도체 기판

660 : 제1의 P형 웰 670 : 제2의 P형 웰

680 : n형 웰

IN,IN30∼IN33,IN',IND1∼D3,IV1∼IV3 : 인버터

G1,G2,G10,G11,G12 : 게이트 회로

Q20,Q30 : 내부전원전압 레벨을 검출하기 위한 트랜지스터이다.

이 발명은 반도체 기판에 일정한 바이어스 전압을 인가하기 위한 기판전압 발생회로에 관하고, 특히, 외부전원전압을 강압하여 내부강압 전원전압을 발생하는 내부강압 회로를 가지는 반도체 장치에 있어서의 기판전압 발생회로에 관한다.

근년에, 0.5μm 레벨의 미세가 공기술을 구사한 4M(메가) 비트스태틱. 랜덤. 액세스. 메모리(SRAM) 및 16M(메가) 비트 다이내믹 랜덤. 액세스. 메모리(DRAM)의 개발예가 발표되고 있다.

0.6μm 이하의 게이트 길이의 쇼트채널 MOS(절연게이트형 전계효과) 트랜지스터를, 4M 비트 DRAM등에서 사용되고 있는 1μm로부터 0.8μm 정도의 게이트 길이의 MOS트랜지스터와 마찬가지로 5V의 전원전압에서 동작시켰을 경우, 예를들면 게이트 절연막의 경시절연파괴(TDDB) 등에 의하여 무시할 수 없는 정도로 트랜지스터 특성의 열화가 생겨서, 신뢰성상 문제가 생기고 있는 것이 지적되고 있다.

이 트랜지스터 특성의 열화를 억제하고 또한 0.5μm 레벨의 게이트 길이를 가지는 쇼트채널 MOS트랜지스터를 사용하기 위하여서는, 전원전압을 5V로부터 예를들면 3.3V로 변경하는 것이 고려된다.

그러나, 종래로부터 널리 사용되고 있는 5V 전원계와의 공존성을 고려할 경우, 전원전압의 변경에는 문제가 있다.

거기서, 외부 전원전압을 종래와 마찬가지 5V로 유지하면서, 반도체 기억장치의 내부회로를 예를들면 33V의 강압전압으로 동작시키는 방식이 고안되고 있다.

제12도는 종래의, 내부강압 회로를 구비하는 반도체 장치의 기능 블럭을 표시하는 도면이다.

제12도에 있어서, 반도체 장치는, 예를들면 메모리로 이루어지는, 소정의 기능을 실행하는 기능회로(101)와, 이 기능회로(101)와 장치외부와의 사이의 데이터 전송을 행하는 입출력회로(102)와를 포함한다.

이 반도체 장치는, 다시금, 외부로부터 부여되는 전원전압(Vocc)을 강압하여 일정한 내부전원전압(Vicc)을 발생하는 내부강압 회로(103)와, 외부전원전압(Vocc)에 응답하여 기동되고 일정한 바이어스 전압을 발생하여 반도체 기판(100)에 인가하는 기판전압 발생회로(V_BB발생회로)(104)와를 포함한다.

이 제12도에 표시하는 반도체 장치는, 반도체 기판(100) 위에 집적화된 내부강압 회로(103)를 내장하고 있고, 이 내부강압회로(103)에 의하여 외부로부터 부여되는 전원전압(Vcc)을 전압변환하여 강압하고 일정한 내부전원전압(Vicc)을 발생한다.

이 일정한 내부전원전압(Vicc)은 기능회로(101)에만 부여되는 경우도 있으며, 기능회로(101) 및 입출력회로(102) 양자에 부여되는 경우도 있다.

제13도는, 제12도에 표시하는 전압변환용 내부강압 회로의 블럭도이며, 예를들면 I.E.E.E Journal of Solid-State Circuits의 SC-22권 제3호의 1987년 6월호(IEEE Jornal of Solid-State Circuits, Vol. SC-22, No.3, June 1987)의 제437페이지 내지 제441페이지에 있어서 후루야마 등에 의하여 표시되어 있다.

제13도에 있어서, 내부강압회로(103)는, 외부전압전압(Vocc)으로부터 일정한 기준전압(Vref)을 발생하는 기준전압 발생회로(110)와, 외부전압전압(Vocc)을 동작 전원전압으로하여 동작하고 내부전원전압(Vicc)과 기준전압(Vref)과를 비교하여, 해당비교 결과에 응하여서 제어신호(조정신호)(Øx)를 발생하는 차동중폭기(111)와, 차동증폭기(111)로부터의 조정신호(Øx)에 응답하여 외부전원전압(Vocc)으로부터 전류가 공급되어서 내부전원전압(Vicc)을 발생하는 출력회로(112)와를 포함한다. 차동증폭기(111)는, 이 기준전압(Vref)과 내부전원전압(Vicc)과를 차동적으로 증폭하는 것에 의하여 조정신호(Øx)를 발생한다.

제14도는 제13도에 표시하는 내부강압 회로의 구체적인 구성을 표시하는 도면이다.

제14도를 참조하여 기준전압 발생회로(110)는, 외부전원전압(Vocc)와 예를들면, 접지전위인 제2의 전원전위(Vss)와의 사이에 종렬(縱列) 접속되는 3개의 채널 MOS트랜지스터 (P1, P2, P3)와, 외부전원전압(Vocc)와 노드(N2)와의 사이에 접속되고, 노드(N1)의 전위를 그 게이트에서 받는 P채널 MOS트랜지스터(P4)와, 노드(N2)와 제2의 전원전위(이하, 단지 접지전위라 칭함)(Vss)와의 사이에 접속되는 P채널 MOS트랜지스터(P5)와를 포함한다.

P채널 MOS트랜지스터(P1) 내지 (P3)은 그 게이트와 드레인이 접속되어서 저항과 마찬가지로 기능하고, 그 온저항에 응한 전압이 노드(N1)에 주어진다.

P채널 MOS트랜지스터(P4)는, 노드(N1) 전위를 게이트에서 받고, 그 게이트 전위에 응한 저항치를 가지고 있고, 외부전원전압(Vocc)으로부터의 전류를 노드(N2)로 전달한다.

이 P채널 MOS트랜지스터(P1) 내지 (P4)는 P채널 MOS트랜지스터(P5)에 대하는 정전류 부하를 구성한다.

이 기준전압 발생회로의 동작에 관하여 간단하게 설명한다.

지금, 외부전원전압(Vocc)이 크게 되었을 경우를 생각한다. 이 경우에는, 트랜지스터(P1∼P3)로 이루어지는 경우에 전류가 많이 흐르고, 이것에 의하여 노드(N1)의 전위가 상승한다.

이 노드(N1)의 전위의 상승에 응답하여 트랜지스터(P4)의 게이트 전위가 상승하므로, 트랜지스터(P4)의 저항치가 증대하고, 이 트랜지스터(P4)를 흐르는 전류가 흐르기 어렵게 된다.

역으로, 외부전원전압(Vocc)이 작게 되었을 경우, 트랜지스터(P1∼P3)로 이루어지는 경로에 흐르는 전류가 작게 된다.

이것에 의하여, 노드(N1)의 전위가 낮게되며, 트랜지스터(P4)의 저항치가 작게되고, 전류가 쉽게 흐르게 된다.

이 트랜지스터(P4)의 게이트 전위를 외부전원전압(Vocc)의 변동에 응하여 조정하는 것에 의하여, 노드(N2)으로는 항상 일정한 전류가 흐르게 되며, 노드(N2)에는 트랜지스터(P5)의 스레숄드 전압(V_TP)의 절대치에 비래하는 일정한 기준전압(Vref)이 나타난다.

차동중폭기(111)는, 외부전원전압(Vocc)과 노드(N3)과의 사이에 설치되고 또한 그 게이트에 클럭신호(Øc)를 받는 P채널 MOS트랜지스터(P10)와, 외부전원전압(Vocc)과 노드(N3)와의 사이에 설치되고, 또한 그 게이트가 접지전위(Vss)에 접속되는 P채널 MOS트랜지스터(P11)와, 노드(N3)와 노드(N4)와의 사이에 설치되어, 그 게이트에 기준전압(Vref)을 받는 P채널 MOS트랜지스터(P12)와, 노드(N3)와 (N5)와의 사이에 설치되고, 그 게이트에 내부전원전압(Vicc)을 받는 P채널 MOS트랜지스터 (P13)와, 노드(N4)와 접지전위(Vss)와의 사이에 설치되고, 그 게이트가 노드(N5)에 접속되는 n채널 MOS트랜지스터(NT1)와, 노드(N5)와 접지전위(Vss)와의 사이에 설치되고, 또한 그 게이트가 노드(N5) 및 트랜지스터(NT1)의 게이트에 접속되는 n채널 MOS트랜지스터(NT2)와를 포함한다.

트랜지스터(P10)는 비교적 큰 전류공급 능력을 가지고 있고, 한편, 트랜지스터(P11)는 미소전류를 흘리는 작은 전류공급능력을 가지고 있다.

제어신호(Øc)는, 이 반도체 장치의 기능회로(101)(제12도 참조)가 동작하는 기간중 활성상태인 "L"로 되고, 한편 내부회로가 동작하지 않는 기간은 불활성상태의 "H"레벨로 된다.

이것에 의하여, 내부회로의 동작중 큰 전류공급 능력을 가지는 트랜지스터 (910)를 도통상태로하여 커렌트미러형 증폭기(트랜지스터 P12, P13, NT1, NT2로 구성되는 회로단)의 응답특성을 개선하고, 내부회로가 동작하지 않는 경우에는 트랜지스터(P11)만을 도통상태로하여 소비전류의 저감을 도모한다.

이 내부회로의 동작시/부동작시의 전환은, 예를들면 기능회로(101)가 메모리인 경우, 메모리 사이클이 개시되었는지 아니었는지를 표시하는 신호에 응답하여 이 제어신호(Øc)가 발생된다.

출력회로(112)는, 외부전원전압(Vocc)가 내부전압 출력선(Vicc)(신호선과 그 위에 전달되는 신호와를 동일한 부호로 표시한다)과의 사이에 설치되고, 그 게이트에 차동증폭기(111)의 노드(N4) 전위를 조정신호(Øx)로서 받는 P채널 MOS트랜지스터(P15)를 포함한다.

다음에, 이 차동증폭기(111) 및 출력회로(112)의 동작에 관하여 설명한다. 지금, 내부전원전압(Vicc)이 기준전압(Vref) 보다도 크게 되었을때의 경우를 생각한다.

이 경우, 트랜지스터(P12)를 사이에 두고 흐르는 전류가, 트랜지스터(P13)를 사이에 두고 흐르는 전류보다도 크게 된다. 노드(N5)는 트랜지스터(NT1), (NT2)의 게이트에 접속되어 있고, 트랜지스터(NT1, NT2)는 커렌트 미러회로를 구성하고 있다.

노드(N5)의 전위는 트랜지스터(P13)를 흐르는 전류치에 대응한 것으로 되며, 트랜지스터(P13)를 흐르는 전류가 크면 높게되고, 한편, 작게되면 낮게 된다.

이것에 의하여 트랜지스터(NT1, NT2)를 흐르는 전류치는 동일하므로, 트랜지스터(NT1)는, 트랜지스터(P12)를 흐르는 큰 전류를 충분하게 흐르게 할 수가 없으며, 노드(N4)의 전위가 상승한다.

이 노드(N4)의 전위 즉 조정신호(Øx)의 상승에 응답하여 트랜지스터(T15)가 얕은 온상태 또는 오프상태로 된다.

이것에 의하여, 외부전원전압(Vocc)으로부터 내부전원전압 공급선(Vicc)으로의 전류공급이 정지 또는 저감되어, 내부 전원전압(Vicc)이 저하한다.

한편, 내부전원전압(Vicc)이 기준전압(Vref)보다도 작을경우, 상술한 경우와 역으로, 조정신호(Øx)가 저하하고, 트랜지스터(P15)가 도통상태 또는 깊은 도통상태로 되며, 외부전원전압(Vocc)으로부터 충분한 전류를 내부전원전압 공급선(Vicc)으로 공급하고, 이것에 의하여 내부전원전압(Vicc)을 상승시킨다.

상술한 것파 같이, 출력회로(112)의 출력레벨을 차동증폭기(111)으로 피드백하는 것에 의하여, 내부전원 전압(Vicc)을 일정전압으로 하는 것이 도모되고 있다.

이 경우, 차동증폭기(111)의 피드백 경로에 있어서의 지연이 크면, 출력회로(112)의 출력레벨 즉 내부전원전압(Vicc)은 발진 상태로 되며, 그 전위레벨에 리플성분이 중첩되게 된다.

그러나 이와 같은 출력회로의 출력레벨의 발진은, 차동증폭기(111)에 있어서의 피드백 지연을 충분히 작게하는 것에 의하여 억제되고 있다.

제15도는 이 제14도에 표시하는 내부강압 회로가 발생하는 내부전원전압(Vicc)의 외부전원전압(Vocc)의 의존특성을 표시하는 도면이고, 상술의 문헌에 있어서 후루야마 등이 개시하고 있다.

이 제15도에 있어서, 세로축은 내부전원전압(Vicc)을 표시하고, 가로축은 외부전원전압(Vocc)를 표시하고 있다.

제15도에서 보이는 것과 같이, 외부전원전압(Vocc)이 약 3.5V 이상의 영역에 있어서는, 전압변환된 내부전원전압(Vicc)은 기준전압(Vref)으로서 설정된 3.5V 정도의 일정치에 유지되어 있다.

또, 외부전원전압(Vocc)이 TV인 경우, 내부전원전압(Vicc)은 약 4V의 값으로 되는 것이 보여진다.

반도체 장치가 DRAM과 같은 기억장치의 경우 즉, 제12도의 기능회로가 메모리셀 어레이를 포함하는 경우, 일반적으로 제12도에 표시하는 것과 같이 기판전압 발생회로(104)가 설치된다.

이 기판전압 발생회로(104)는, 반도체 기판(100)이 P형 기판인 경우, 소정의 음전위를 기판(100)에 인가한다. P형 반도체 기판에 이와 같은 일정한 음의 바이어스 전압을 인가하는 것은, (1) 신호선상의 신호의 언더슈트에 의한 기판으로의 전자주입의 방지, (2) n채널 MOS트랜지스터의 기판효과의 완화에 의한 스레숄드 전아 및 동작특성의 안정화, (3) 기판과 N형 불순물층과의 사이의 접합용량에 부수하는 부유용량의 저감에 의한 MOS트랜지스터의 고속 동작화, (4) 소자분리 절연막부에서의 반전층형성 방지를 통한 기생 MOS트랜지스터의 발생방지, 및 (5) 전원전압 공급선과 기판과의 용량결합에 의한 기판전위의 부상방지(浮上防止) 등을 목적으로 한다.

여기서, 기판효과라는 것은, 반도체 기판전위에 응하여 그 반도체 기판표면에 형성되는 n채널 MOS트랜지스터의 스레숄드 전압 및 드레인 전류등이 변화하는 현상을 표시한다.

제16a도에 일반적으로 사용되고 있는 기판전압 발생회로의 구체적인 구성을 표시한다.

제16a도에 있어서, 기판전압 발생회로(104)는, 일정한 주파수로 발진동작을 행하는 링발진기(201)과, 링발진기(201)로부터의 발진신호에 응답하여 반도체 기판에 전자를 주입하여 기판을 소정의 음전위(반도체 기판이 P형인 경우)에 바이어스 하는 챠지펌프회로(202)와를 포함한다.

링발진기(201)는, 홀수단(段)의 종속접속된 인버터(I1,I2‥‥, Im)를 포함한다.

최종단의 인버터 Im의 출력부는 또 초단의 인버터(I1)의 입력부에 결합된다. 이 링발진기(201)의 발진주파수는 주로 인버터의 접속단수, 각 인버터(I1∼Im)가 가지는 지연시간에 의하여 결정된다. 챠지펌프 회로(202)는, 링발진기(201)로부터의 출력신호(f)를 한쪽 전극에 받는 캐패시터(C1)와, 그 게이트 및 한쪽전극(드레인)이 캐패시터(C1)의 다른쪽 전극(노드 N2O)에 접속되고, 그 다른쪽 도통단자가 접지전위(Vss)에 접속되는 n채널 MOS트랜지스터(NT11)와, 그 한쪽 도통단자 및 게이트가 반도체 기판에 결합되고, 그 다른쪽 도통단자가 노드(N20)에 접속되는 n채널 MOS트랜지스터(NT10)와를 포함한다.

트랜지스터(NT10)의 게이트 및 한쪽도통 단자와 접속점이 기판 바이어스 전압(V_BB)출력부로 된다.

다음에 이 기판전압 발생회로의 동작에 관하여 설명한다.

지금, MOS트랜지스터(NT10, NT11)의 스레숄드 전압을 Vtn로하고, 발진신호(f)의 "H"레벨을 Vcc(동작전원전압레벨), 또 "L"레벨을 Vss로 한다.

발진신호(f)가 "H"로 상승하면, 캐패시터(C1)의 용량결합에 의하여, 이 캐패시터(C1)의 용량과 발진신호(f)의 "H"레벨의 적(積)으로 결정되는 전하가 노드(N10)에 주입되어, 노드(N10)의 전위가 상승한다.

이것에 의하여, 트랜지스터(NT10)가 오프상태, 트랜지스터(NT11)가 온상태로 된다.

이 노드(N20)의 상승전위는, 온상태의 트랜지스터(NT11)에 의하여 방전되고, 1회째의 전하주입 동작시에는 노드(N10)의 전위는 V_ss+V_tn로 된다.

다음에, 발진신호(f)가 "L"로 하강하면, 노드(N20)의 전하가, 캐패시터(C1)의 용량결합에 의하여 빼내어져서, 노드(N20)의 전위가 저하한다.

이때, 트랜지스터(NT10)가 온상태, 트랜지스터(NT11)가 오프상태로 되고, 반도체 기판으로부터 전하가 빼내어져서, 반도체 기판의 전위가 조금 저하한다.

이 상술한 동작을 반복하는 것에 의하여, 반도체 기판의 전위가 서서히 그 전하 빼내기 즉 전자의 주입에 의하여 저하하여 가서, 최종적으로는, 2.Vtn-Vcc의 음전위에 도달한다.

통상 이와 같은 링발진기(201)에 포함되는 인버터(I1∼Im)는, 종래의 구성에 있어서는, 제16b도에 표시하는 것과 같이, CMOS 트랜지스터(P채널 MOS트랜지스터 (PQ)와 n채널 MOS트랜지스터(NQ)로 이루어지는 인버터)에 의하여 구성되어 있고, 그 동작 전원전압으로서는 외부전원전압(Vocc)이 사용되어었다.

지금, 반도체 장치를 DRAM을 한 예로하여 설명한다. 내부강압 회로를 가지는 반도체 장치의 동작전원전압으로서는, 외부전원전압(Vocc)과 내부전원전압(Vicc)의 2종류를 이용하는 것이 가능하다.

따라서 기판전압 발생회로의 동작전원전압으로서는, (1) 외부로부터 인가되는 외부전원전압(Vocc), (2) 내부강압 회로에 의하여 강압된 내부전원전압(Vicc)를 이용할 수가 있다.

한편 DRAM에 동작전원전압을 공급하는 방법으로서는 아래의 2종류가 존재한다.

A : 외부장치와 신호의 수수(授受)를 행하고, 데이터 입출력 버퍼 및 어드레스 버퍼와 같은 입출력의 회로만을 외부전원전압(Vocc)으로 동작시키고, 그것이외의 주변회로 및 메모리 어레이부는 모든 내부전원전압(Vicc)에서 동작시킨다.

이것은, 외부장치가 5V를 동작전원전압으로서 동작하는 MOS트랜지스터를 포함하고 있으면, 입출력회로가, 5V∼0V의 스윙을 가지는 신호를 입출력할 필요가 있기 때문이며, 한편, 내부회로(주변회로 및 메모리어레이 부양자를 포함한다)에서는, 내부전원전압을 사용하는 것에 의하여 아래의 이유에 인한 신뢰성의 향상 및 저소비 전력성에 더하여 고속동작성을 얻을 수 있기 때문이다.

내부전원전압(Vicc)의 변동량은, 외부전원전압(Vocc)의 변동량에 비하여 작다.

또, 반도체 기억장치에 있어서 동작타이밍에 큰 여유를 갖게 할 필요가 없게 된다.

즉, 트랜지스터의 구동능력에 비례하는 주변회로의 동작속도는 전원전압, 특히 게이트 전압에 크게 의존한다.

한편, 메모리셀 어레이, 센스앰프등의 회로부분에 있어서는, 큰 부하용량을 가지므로, 그 동작속도는 부하용량과 저항의 CR시정수(時定數)로 결정되고, 전압의 존성은 주변회롤 만큼 강하지가 않다.

따라서, 주변회로의 동작전원전압으로서 내부전원전압(Vicc)을 사용하면, 이 주변회로와 메모리 어레이부의 동작속도를 일치시키는 것이 가능하게 되고, 액세스 시간을 단축하는 것이 가능하게 된다.

B : 메모리 어레이부만 내부강압된 내부전원전압(Vicc)에서 동작시키고, 그 이외의 입출력부의 회로 및 주변회로를 모두 외부전원전압(Vicc)에서 동작시킨다.

이 구성은 종래로부터 사용되고 있는 설계수법을 될 수 있는 한 변경하지 않고 DRAM을 설계하는 방법이다.

메모리 어레이부에 있어서는, 전압이 가장 높게되는 워드선과 그 구동회로등에 의하여, 메모리셀에 신뢰성의 문제가 생기는 일이 많고, 메모리 어레이부는 내부전원전압(Vicc)에서 동작시킬 필요가 있다.

이상의 고찰에서, DRAM으로의 전원전압 공급방식과 기판전압 발생회로의 전압공급 방식과의 조합으로서는 4가지 방법이 존재하게 된다.

아래 각 전원전압의 조합에 관하여 의논한다.

(i)1-A의 경우, 제15도에 표시한 것과 같이, 내부전원전압(Vicc)은 외부전원전압(Vocc)이 Vref 보다도 높아져도 거의 일정한 값에 유지된다.

예를들면, 외부전원전압(Vocc)이 7V로 상승하여도, 주변회로 및 메모리 어레이부에 공급되는 내부전원전압(Vicc)은 약 4V이다.

이때, 기판전압 발생회로(104)가 발생하는 바이어스 전압은 (2.Vth-Vocc)에 의하여, 스레숄드 전압(Vth)을 1.0V로 하면, 약 -5V로 되며, 기판바이어스가 깊게 된다.

또, 이 외부전원전압(Vocc)이 5V일지라도, 기판바이어스 전압은 약 -3V로 되며 이 메모리어레이부에 공급되는 내부전원전압(Vicc)에 비하여 그 기판 바이어스가 어느정도 깊게 된다. 통상, 전원전압 강압을 행하지 않는 종래의 DRAM의 경우, 그 기판 바이어스 전압은 동작전원전압을 5V로 하였을경우, 약 -3V정도이다.

(스레숄드전압 Vth=1.0V)

따라서, 이 조합인 경우, 그 메모리 어레이부에 있어서는 동작전원전압에 비하여 기판바이어스 전압이 깊게 된다는 문제가 생긴다.

이와 같이 기판 바이어스의 깊이가 지나치면, 일반적으로, MOS트랜지스터의 스레숄드 전압이 상승, 메모리셀에 포함되는 데이터 기억영역에 형성되는 공핍층(空乏層)이 넓게되고, α선에 의하여 기판내에 발생한 전하를 수집(收集)하는 영역이 많게되며, 이 α선에 의하여 발생된 전자가 기억영역에 격납되는 확율이 높게되어, 반도체 기억장치의 소프트 에러를 증가시킨다.

또, 기판전압 발생회로의 동작전원전압이 상승하면, 여기에 포함되는 인버터의 동작속도가 빠르게되고, 링발진기(201)(제16a도 참조)의 발진주파수가 증가하여, 소비전력이 증가한다.

또 챠지펌프회로(202)(제16a도 참조)가 기판에 주입하는 전자의 양은, 이 링발진기(201)의 발진주파수와 챠지펌프회로(202)에 포함되는 용량캐패시터의 용량치와에 의하여 주로 결정되어 있고, 링 발진기의 주파수가 증가하는 것에 의하여, 챠지펌프 회로로부터 주입되는 전자가 증가하고, 이 기판내의 주입전자가 임팩트이온화 현상등에 의하여 다시금 기판내에 전자를 발생시켜서, 메모리셀의 기억데이터를 파괴한다는 현상도 쉽게 생기게 된다.

(ⅱ) 1-B의 조합인 경우, 이 조합의 경우에 있어서도, 기판전압 발생회로는 외부전원전압(Vocc)을 동작전원전압으로서 동작하고 있고, 상술의 1-A의 조합의 경우와 마찬가지의 문제가 생기고, 기억장치의 신뢰성이 손상될뿐만 아니라 저소비 전력성이라는 이점이 손상된다.

(ⅱ) 2-A의 조합인 경우, 외부전원전압(Vocc)이 기억장치에 부여되었을때, 내부강압 회로가 안정상태로 되고, 안정된 내부전원전압(Vicc)을 공급할때까지 어느정도의 시간이 필요하게 된다.

이것은, 제13도 및 제14도에 표시하는 기준전압 발생회로(110) 및 차동증폭기(111)가 다같이 안정상태로 되고 정상으로 동작할때까지 시간을 요하기 때문이다.

이 경우, 기판전압 발생회로(104)는, 내부전원전압(Vicc)을 동작전압으로 하여 동작하고 있으므로, 이 반도체 기판이 소정의 음전위에 도달하고, 그 음전위에서 안정될때까지 장시간을 요한다.

또 이 경우, CMOS 구성의 DRAM에 있어서는, 기판전위가 그 외부전원전압 투입시에, 이 전원공급배선(외부전원전압 공급배선)과 기판간의 용량결합에 의하여 기판전위가 부상하기 쉽도록(양의 전위에 도달하기 쉽게된다)하기 위하여, CMOS트랜지스터에 있어서 통상형성되어 있는 기생사이리스터가 이 기판전위의 부상에 의하여 도통상태로 되고, 전원전압 공급선으로부터 접지선으로 전류가 흘러들어간다는 래치업 현상이 발생하기 쉽게 된다.

다시금, 외부전원전압(Vocc)을 동작전원전압으로하여 동작하는 입출력부의 회로(출력트랜지스터등)는, 이 외부전원전압(Vocc)이 어떠한 원인으로 상승하면, 그 외부전원전압으로부터 기판으로 대전류를 흘리고, 이 대전류에 의한 임팩트 이온화 현상에 의하여 홀이 반도체 기판내에 주입된다.

한편, 기판전압 발생회로(104)는, 내부전원전압(Vicc)을 동작전원전압으로하여 동작시키기 위하여, 그 기판 바이어스 전위는 외부전원전압에 비하여 얕게되어 있으므로, 이와 같은 외부전원전압(Vooc)이 급상승한 경우에 있어서도, 챠지펌프회로 (202)는 내부전원전압에 응한 전자를 공급하고 있을 뿐이므로, 반도체 기판전위가 부상하게 된다.

이것에 의하여, 통상동작시에 있어서도, 반도체 기억장치에 있어서의 래치업 현상이 발생하기에 용이한 것과 아울러, 메모리 어레이부뿐만 아니라 주변회로에 포함되는 MOS 트랜지스터의 스레숄드 전압이 변동하여, 반도체 기억장치의 신뢰성이 손상된다.

(ⅳ) 2-B의 조합인 경우

이 경우에 있어서도, 기판전압 발생회로는 내부전원전압(Vicc)을 동작전원전압으로하여 동작하고 있으므로, 상기 2-A의 조합인 경우와 마찬가지로, 반도체 기판의 전위가 소정의 바이어스 전위에 안정화게될때까지 장시간을 요하는 것과 아울러, 반도체 기판전위가 부상할 가능성이 높게되며, 반도체 기억장치의 신뢰성이 손상된다.

상술한 것과 같은 이론은 소프트에러를 제외하고, SRAM과 같은 기억장치에 적용하는 것도 가능하고, 또 일반적으로 반도체 기판의 소정의 바이어스 전위에 바이어스 되는 반도체 장치에 있어서도 상술한 이론은 성립한다.

상술한 것과 같이, 내부강압 회로를 내장하는 반도체 장치에 있어서는, 종래의 기판전압 발생회로를 외부전원전압(Vocc)에서 동작시키든가 또는 내부전원전압(Vicc)에서 동작시키도록 구성한 것이므로, 최적한 기판바이어스 전위를 반도체 기판에 인가할 수가 없고, 반도체 장치의 신뢰성이 손상된다는 문제가 있었다.

전원투입시에 있어서, 동작전원전압이 안정할때까지 기판전원 발생회로를 사이에 두고 반도체 기판을 접지전위에 단락하는 구성은 특개소 63-306594호 공보에 개시되어 있다.

또, 내부강압 회로를 구비하는 반도체 장치에 있어서, 전원투입시 또는 장치의 동작시에 있어서 흐르는 과도전류에 의한 래치업 현상을 방지하기 위하여, 과도전류를 발생시키는 원인으로 되는 회로부를 내부전원전압에서 동작시키고 또한 외부전원전압에서 동작하는 기판전압 발생회로의 동작개시 타이밍을, 이 내부전원전압을 동작전원으로 하여 동작하는 회로부분의 동작개시 시작 또는 그 이후에 설정하는 구성이 특개소 62-36797호 및 특개소 60-253090호 공보에 표시되고 있다.

이것들의 선행기술은, 전원투입시등의 과도에 있어서, 기판전위의 부상에 의하여 래치업 현상을 방지하는 것이지만, 이것들의 기판전압 발생회로는 모든 외부전원전압을 동작전원전압으로서 사용되고 있다.

이 발명의 목적은, 상술한 종래의 내부강압 회로를 가지는 반도체 장치를 위한 개량된 기판전압 발생회로를 제공하는 것이다.

이 발명의 다른 목적은 복수종류의 동작전원전압을 가지는 반도체 장치에 있어서, 가장 적당한 기판바이어스 전압을 안정하게 반도체 기판에 공급할 수 있는 저소비 전류의 기판전압 발생회로를 제공하는 것이다.

이 발명의 또다른 목적은, 복수의 동작전원전압을 가지는 반도체 장치에 있어서, 동작전원전압에 응한 가장 적당한 기판 바이어스 전압을 기판영역에 안정하게 공급할 수가 있는 저소비 전류의 기판전압 발생회로를 제공하는 것이다.

이 발명의 또다른 목적은, 반도체 장치로의 전원투입시 및 통상 동작시 어느것에 있어서도 가장 적당한 기판바이어스 전압을 반도체 기판에 안정하게 공급할 수 있는 저소비 전력의 기판전압 발생회로를 제공하는 것이다.

이 발명에 관한 제1의 기판 전압 발생회로는, 외부전원전압을 동작전원전압으로하여 동작하고, 반도체 기판에 제1의 바이어스 전압을 인가하는 제1의 기판바이어스 인가수단과, 내부강압 전원전압을 동작전원전압으로 하여 동작하고, 상기 반도체 기판에 제2의 바이어스 전압을 인가하는 제2의 기판바이어스 인가수단과, 상기 외부전원전압의 투입을 검출하는 수단과, 전원전압 투입검출 수단으로부터의 출력신호에 응답하여 상기 제1 및 제2의 기판 바이어스 인가수단을 선택적으로 활성화하는 수단을 구비한다.

이 발명에 따른 제2의 기판전압 발생회로는, 외부전원전압을 동작전원전압으로 하여 동작하고, 반도체기판에 제1의 바이어스 전압을 인가하는 제1의 기판바이어스 인가수단과, 내부강압전원전압을 동작전원전압으로하여 동작하고, 상기 반도체 기판에 제2의 바이어스 전압을 인가하는 제2의 기판바이어스 인가수단과, 상기 반도체 기판의 전위를 검출하는 수단과, 이 기판 전위검출 수단으로부터의 출력신호에 응답하여 상기 제1 및 제2의 기판바이어스 인가수단을 선택적으로 활성화하는 수단을 구비한다.

이 발명에 따른 제3의 기판전압 발생회로는, 내부강압 전원전압을 발생하는 수단과 이 발생된 내부전원전압에 응답하여 이 내부강압 전원전압 발생수단의 발생전압 레벨을 조정하는 조정신호를 발생하여 상기 내부강압 전원전압 발생수단에 인가하는 조정수단과를 포함하는 내부강압 회로를 가지는 반도체 장치에 있어서, 제1의 구동능력을 갖고 반도체 기판에 제1의 바이어스 전압을 인가하는 제1의 기판 바이어스 인가수단과, 제1의 구동능력 보다도 큰 구동능력을 가지고 있고 제2의 바이어스 전압을 발생하여 상기 반도체기판에 해당발생한 제2의 바이어스 전압을 인가하는 제2의 기판 바이어스 인가수단과, 상기 조정신호에 응답하여 상기 제1 및 제2의 기판 바이어스 인가수단을 선택적으로 활성화하는 수단과를 구비한다.

이 발명에 따른 제4의 기판전압 발생회로는, 외부전원전압을 동작전원전압으로하여 동작하는 회로소자와 내부강압 전원전압을 동작전원전압으로 하여 동작하는 회로소자와가 각각 서로다른 제1 및 제2의 반도체영역에 형성된 반도체 장치에 있어서, 제1의 반도체 영역에 제1의 바이어스 전압을 인가하기 위한 제1의 기판 바이어스 인가수단과, 제2의 반도체 영역에 제2의 바이어스 전압을 인가하기 위한 제2의 기판바이어스 인가수단과, 제1의 기판 바이어스 인가수단의 바이어스 전압인가 동작을 제어하는 제1의 제어수단과, 제2의 기판바이어스 인가수단의 바이어스 인가동작을 제어하는 제2의 제어수단과를 구비하고, 이 제1 및 제2의 제어수단은 서로 독립적으로 동작하여 제1의 바이어스 전압 및 제2의 바이어스 전압을 각각 외부전원전압 및 내부강압 전원전압에 대응하는 값에 설정한다.

제1의 기판전압 발생회로에 있어서는, 외부전원전압의 상태에 응하여 제1 및 제2의 기판바이어스 인가수단을 선택적으로 동작시키는 것에 의하여, 외부전원전압 투입시의 기판전위의 부상을 방지할뿐만 아니라, 외부전원전압 안정후에도 저소비 전류로 가장 적당한 바이어스 전압을 반도체 기판에 공급한다.

제2의 기판전압 발생회로에 있어서는, 기판전위에 응하여 제1 및 제2의 기판 바이어스 인가수단을 선택적으로 동작시키는 것에 의하여, 저소비 전류로 안정되고 적당한 기판 바이어스 전압을 반도체 기판에 공급한다.

제3의 기판전압 발생회로에 있어서는, 내부전원전압에 응하여 제1 및 제2의 기판 바이어스 인가수단을 선택적으로 동작시키는 것에 의하여, 내부전원전압 변동의 영향을 배제하고 장치의 동작상태에 응한 가장 적당한 바이어스 전압을 반도체 기판에 공급한다.

제4의 기판전압 발생회로에 있어서는, 복수의 동작전원 전압 각각에 응하여 기판바이어스 인가수단을 독립적으로 동작시키므로, 동작전원전압 레벨에 응하여 가장 적당한 기판 바이어스 전압을 반도체 기판에 공급한다.

[실시예]

제1도는 이 발명의 한실시예인 기판전압 발생회로의 구성을 표시하는 도면이다.

제1도에 있어서, 기판전압 발생회로는, 외부전원전압(Vocc)을 동작전원전압으로하여 동작하는 제1의 링발진기(1)와, 외부 전원전압을 강압하여 얻어지는 내부전원전압(Vicc)을 동작 전원전압으로하여 동작하는 제2의 링발진기(2)와, 제1의 링발진기(1)부터의 발진신호(f1)에 응답하여 반도체 기판에 제1의 바이어스 전압을 공급하는 제1의 챠지펌프 회로(3)와, 제2의 링발진기(2)로부터의 발진신호(f2)에 응답하여 제2의 바이어스 전압을 반도체 기판에 인가하는 제2의 챠지펌프회로(4)와를 구비한다.

이 제1 및 제2의 챠지펌프 회로(3) 및 (4)의 출력은 공통의 단자를 사이에 두고 반도체 기판에 결합되어 있도록 표시되어 있지만, 이것은 각각 별도의 반도체 영역(예를들면 P형 반도체 기판의 경우 P+형 불순물영역)을 사이에 두고 반도체 기판에 바이어스 전압을 인가하는 구성이라도 좋다.

제1의 링발진기(1)는, m(m는 짝수)단의 종속접속된 인버터(IN)와, 제어신호(Ø1)에 응답하여 이 제1의 링발진기(1)의 발진동작을 억제하는 게이트 회로(G1)와를 포함한다.

게이트회로(G1)는, 인버터를 구성하는 P채널 MOS트랜지스터(Q1) 및 n채널 MOS트랜지스터(Q3)와, 제어신호(Ø1)에 응답하여 이 인버터(트랜지스터 Q1,Q3)의 동작을 제어하는 P채널 MOS트랜지스터(Q2) 및 n채널 MOS트랜지스터(Q4)를 포함한다.

트랜지스터(Q1 및 Q3)는 그 게이트에 최종단의 인버터(IN)의 출력을 받는다. 트랜지스터(Q2 및 Q3)는 그 게이트에 제어신호(Ø1)를 받는다. 트랜지스터(Q1 및 Q2)는 외부전원전압(Vocc)와 출력단자(N30)와의 사이에 서로 병렬로 접속된다.

트랜지스터(Q3 및 Q4)는, 출력단자(N30)와 접지전위(Vss)와의 사이에 종렬로 접속된다.

노드(N30)는, 초단의 인버터(IN)의 입력부에도 접속된다.

제2의 링발진기(2)는, n(n는 짝수)단의 종속접속된 인버터(IN)와 상보(相補) 제어신호()에 응답하여 이 제2의 링발진기(2)의 발진동작을 제어하는 게이트 회로(G2)와를 포함한다.

게이트회로(G2)는, 인버터를 구성하는 P채널 MOS트랜지스터(Q5) 및 n채널 MOS트랜지스터(Q7)와, 상보제어신호()에 응답하여 이 인버터(트랜지스터 Q5 및 Q7)의 동작을 제어하는 P채널 MOS트랜지스터(Q6) 및 n채널 MOS트랜지스터(Q8)를 포함한다.

트랜지스터(Q5 및 Q6)는 내부전원전압(Vicc)과 출력단자(N31)와의 사이에 서로 병렬로 접속된다.

트랜지스터(Q7 및 Q8)는 출력단자(N31)와 접지전위(Vss)와의 사이의 종렬로 접속된다.

단자(N31)는 또 초단의 인버터(IN)의 입력부에도 접속된다. 제어신호(Ø1)는 외부전원전압(Vocc)의 반도체 장치로의 투입시에 발생되는 신호이다.

챠지펌프 회로(3) 및 (4)는, 종래와 마찬가지로, 챠지펌프용 캐패시터(C10,C20)와 전하빼냄용 트랜지스터(Tr1,Tr2,Tr3,Tr4)를 각각 포함한다.

제2도에 이 제어신호(Ø1,)의 발생회로의 구성을 표시하고, 제3도에 이 제어신호 발생회로의 동작파형도를 표시한다. 제2도에 있어서, 제어신호 발생회로는, 외부전원전압(Vocc)와 노드(N35)와의 사이에 접속되는 저항(R1)과 노드(N35)와 접지전위(Vss)와의 사이에 접속되는 캐패시터(C25)와, 노드(N35)의 신호전위에 응답하여 제어신호(Ø1)를 발생하기 위한 3단의 종속접속된 인버터(IN30, IN31 및 IN32)와, 제어신호(Ø1)에 응답하여 상보제어신호()를 발생하는 인버터(IN33)와를 포함한다.

인버터(IN30 내지 IN33)는, 외부전원전압(Vocc)을 동작전원전압으로하여 동작한다.

다음에, 제1도의 기판전압 발생회로의 동작설명에 앞서 이 제어신호 발생회로의 동작에 관하여 그 동작파형도인 제3도를 참조하여 설명한다.

시각(t1) 이전에 있어서는, 외부전원전압(Vocc)은 아직 반도체장치에 인가되어 있지않고, 제어신호(Ø1,)는 공히 "L"레벨에 있다.

시각(t1)에 있어서 외부전원전압(Vocc)이 투입되면, 저항(R1)을 사이에 두고 캐패시터(C25)가 충전되고, 노드(N35)의 전위가 상승한다.

이 노드(N35)의 전위상승 속도는, 저항(R1)의 저항치와 캐패시터(C25)의 용량치에 의하여 결정된다.

(CR시정수)

노드(N35)의 전위가, 인버터(IN30)의 입력논리 스레숄드 전압을 넘을때까지는, 인버터(IN30)는 노드(N35)의 신호전위를 "L"로 판정한다.

따라서, 이간에 있어서는, 인버터(IN35)로부터는, "H"에 상승하는 제어신호(Ø1)가 출력된다.

여기서, 제어신호(Ø1)의 상승시간이 시각(t1) 보다 늦인것은, 인버터(IN30∼IN32)가 가지는 지연시간과, 외부전원전압(Vocc)의 상승시에 있어서의 인버터(IN30∼IN32)의 출력부의 불충분한 충전동작에 기인한다.

인버터(IN33)는, 이 제어신호(Ø1)를 반전하므로, "L"의 상보제어신호()를 출력한다.

여기서, 상보제어신호(Ø1)는, 외부전원전압(Vocc) 투입후, 제어신호(Ø1)가 "H"에 상승할때까지는 조금 상승하나, 이 상승 레벨은 외부전원전압(Vocc)이 과도시에 있으며 그 출력부 충전능력은 작으므로, 아주작아 무시할 수 있을 정도이고, "L"레벨로 볼 수 있다.

시각(t2)에 있어서 노드(N35)의 충전전류가 인버터(IN30)의 입력논리 스레숄드를 넘으면, 제어신호(Ø1)는 "L"로 하강하고, 한편, 상보제어신호()가 "H"로 상승한다.

이 시각(t1)과 시각(t2)와의 사이의 시각(t3)에 있어서, 내부전원전압(Vicc)은 상승하기 시작하고 있고, 시각(t2)에 있어서 소정의 전위레벨에 도달하고 있으며, 안정상태로 되어 있다.

따라서, 제어신호(Ø1)는, 외부전원전압(Vocc)이 투입되는 시점으로부터, 내부전원전압(Vicc)이 안정상태로 도달하는 시간의 사이에 "H"로 된다.

여기서, 제3도에 있어서, 내부전원전압(Vicc)이 상승하는 시각(t3)에 있어서, 제어신호(Ø1)도 상승하기 시작하도록 표시되어 있지만, 이 양자의 상승개시 타이밍은 동일하게 할 필요는 없고, 이 양자의 상승타이밍의 관계는 임의이다.

또, 제어신호(Ø1)의 "L"으로의 하강타이밍은, 내부전원전압(Vicc)의 안정상태로의 이행과 거의 동일한 타이밍에 설정되어 있으나, 이것은 여유를 갖게하여, 시각(t2)보다 뒤의 임의의 타이밍으로 제어신호(Ø1)를 "L"로 하강하도록 구성하여도 좋다.

제어신호(Ø1)가 "H"로 되는 기간은, 저항(R)과 캐패시터(C30)의 CR시정수 및 인버터(IN30∼IN32)의 지연시간을 조정하는 것에 의하여 적당한 값에 설정된다.

내부전원전압(Vicc)의 상승의 타이밍이 외부전원전압(Vocc) 투입시각보다도 늦는것은, 예를들면 제13도 및 제14도에 표시하는 내부강압 회로에 부수하는 지연시간에 의한 것이다.

제1도를 참조하여 이 발명의 한 실시예인 기판전압 발생회로의 동작에 관하여 설명한다.

상술한 것과 같이 외부전원전압(Vocc) 투입에서 적어도 내부전원전압(Vicc)이 안정상태로 도달할때까지의 기간에 있어서는, 제어신호(Ø1)는, "H", 제어신호()는 "L"이다.

제1의 링발진기(1)에 있어서는, 트랜지스터(Q2)가 오프상태, 트랜지스터(Q4)가 온상태로 되고, 게이트회로(G1)가 인버터로 하여 동작하고, 제1의 링발진기(1)가 발진동작을 행하고, 발진신호(f1)를 출력한다. 이 발진신호(f1)에 응답하여 제1의 프리챠지 회로(3)가 챠지펌프 동작을 행하고, 기판전압을 고속으로 저하시킨다. 이것에 의하여 기판 바이어스 전압을 고속으로 발생할 수가 있고, 또한 외부전원전압 투입에 의한 과도 전류에 기인하는 반도체 기판의 전위레벨의 부상을 제어할 수가 있고, 래치업 현상을 효과적으로 억제할 수가 있다.

한편, 제1의 링발진기(2)에 있어서는, 상보제어신호()가 "L"이므로, 트랜지스터(Q6)가 온상태, 트랜지스터(Q8)가 오프 상태로 된다.

이것에 의하여 노드(N31)의 전위가 트랜지스터(Q6)를 사이에 두고 충전되어 "H"로 상승한다. 이 노드(N31)의 전위는 n단의 인버터(IN)를 사이에 두고 트랜지스터(Q5)의 게이트에 피드백되어, 트랜지스터(Q5)도 온 상태로 된다.

이 결과, 노드(N31)로부터의 출력신호(f2)는, "H"고정으로 되고, 챠지펌프회로(4)는 챠지펌프 동작을 행하지 않는다.

이것에 의하여, 내부전원전압(Vicc)이 과도상태에 있는 기간에 있어서는, 제2의 챠지펌프회로(4)는 챠지펌프 동작을 하등 실행하지 않는다. 외부전원전압(Vicc)이 안정되면, 제어신호(Ø1)가 "L", 상보제어신호()가 "H"로 되고, 제1의 링발진기(1)로부터의 신호(f1)는 "H"고정, 제2의 링발진기(2)로부터의 신호(f2)가 발진신호로 된다.

이것에 의하여, 제1의 챠지펌프회로(3)는 챠지펌프 동작을 정지하고, 한편, 제2의 챠지펌프회로(4)가 챠지펌프 동작을 실행한다. 이 내부전원전압(Vicc)안정후, 제2의 챠지펌프회로(4)만을 동작시키는 것은 아래의 이유에 의한다.

상술한 것 같이, 챠지펌프회로로부터 반도체 기판에 부여되는 바이어스 전압은 그의 링발진기의 동작전원전압에 의한다.

따라서, 내부전원전압(Vicc)이 안정된 후에 있어서도, 외부전원전압(Vocc)을 사용한 링발진기(1)를 사이에 두고 챠지펌프 동작에 행한경우, 내부전원전압(Vicc)를 동작전원전압으로 하여 동작하는 회로에 대하여 그 기판 바이어스가 지나치게 깊게 되고 만다.

이와 같이 기판의 바이어스가 지나치게 깊으면, MOS트랜지스터의 스레숄드 전압의 상승, 기판으로의 챠지펌프에 의한 주입전자 증가에 의한 DRAM의 소프트에러 발생률 증대등이 생기는 원인으로 된다.

따라서, 이 내부전원전압(Vicc)에서 동작하는 회로부분에 대하여 이 내부전원전압(Vicc)을 동작전원전압으로 하는 기판전압 발생회로(링발진기(2) 및 챠지펌프회로(4))만을 동작시키는 것에 의하여, 상술한 것 같은 바이어스가 지나치게 깊게 되는 것을 방지할 수가 있고, 소망의 기판 바이어스 전압을 반도체 기판에 인가하는 것이 가능하게 된다.

여기서, 제1의 기판전압 발생회로(링발진기(1) 및 챠지펌프회로(3))와 제2의 기판전압 발생회로(링발진기(2) 및 챠지펌프회로(4))의 구동능력에 관하여서는 특히 언급하지 않았으나, 이것들이 동일하게 있거나 다르게 있어도 좋다. 이 기판전압 발생회로의 구동능력은, 링발진기의 발진 주파수 및 챠지펌프회로의 캐패시터의 용량치에 의하여 주로 결정된다.(사용되는 트랜지스터의 파라미터가 같을 경우) 이 링발진기의 발진주파수는, 거기에 포함되는 인버터의 접속단수를 적게 하든가, 또는 그 인버터의 지연시간을 적게하는 것에 의하여 증대한다.

따라서, 이것들의 구동능력을 결정하는 파라미터는, 양기판 전압발생회로에 대하여 동일하게 있거나 다르게 있어도 좋다.

단, 내부전원전압 투입시의 기판전위의 부상을 방지하는 관점에서는, 외부전원전압에 응답하여 동작하는 제1의 기판전압 발생회로의 구동능력을 크게하는 것이 바람직하다.

이것에 의하여, 외부전원전압 투입시에 급속하게 기판전위를 저하시킬 수가 있고, 래치업 현상들을 효과적으로 억제할 수가 있다.

제4도는 이 발명의 다른 실시예에 있는 기판전압 발생회로의 구성을 표시하는 도면이다.

제4도에 있어서, 기판전압 발생회로는, 외부전압전압(Vocc)과 노드(N40)과의 사이에 접속되고, 상보제어신호()에 응답하여 온 상태로 되는 P채널 MOS트랜지스터(Q10)와, 내부전원전압(Vicc)과 노드(N40)과의 사이에 접속되고, 제어신호(Ø1)에 응답하여 온 상태로 되는 P채널 MOS트랜지스터(Q11)와, 트랜지스터(Q10, 및 Q11)의 한쪽으로부터 동작전원전압(Vcc)을 공급받아 발진동작하는 링발진기(5)와, 링발진기(5)로부터의 발진신호(f)에 응답하여 기판 바이어스 전압(V_BB)을 발생하는 챠지펌프회로(6)와를 포함한다. 링발진기(5)는 홀수다의 종속접속되고, 또한 링상으로 접속된 인버터(IN)를 포함한다. 챠지펌프회로(6)는, 제1도에 표시하는 챠지펌프회로(3) 및 (4)와 동일한 구성을 가지고 있고, 캐패시터(C30)와 n채널 MOS트랜지스터(Tr5 및 Tr6)를 포함한다. 트랜지스터(Q10 및 Q11)의 게이트에 인가되는 제어신호(Ø1,)는, 제2도에 표시하는 외부전원전압 투입검출회로로부터 발생되는 제어회로이다.

다음에 동작에 관하여 설명한다.

외부전원전압 투입시에 있어서는, 제어신호(Ø1)가 "H", 상보제어신호()가 "L"이다.

이것에 의하여 트랜지스터(Q10)가 온상태, 트랜지스터(Q11)가 오프 상태로 된다. 노드(N40)에는 외부전원전압(Vocc)이 온 상태의 트랜지스터(Q10)를 사이에 두고 전달된다. 링발진기(5)는, 이 노드(N40)를 사이에 두고 전달되는 외부전원전압(Vocc)을 동작전원전압(Vcc)으로 하여 동작한다.

이 링구발진기(5)는, 외부전원전압 투입후 매우 빠른 타이밍으로 발진동작을 개시하는 것이 되어, 챠지펌프회로(6)는, 이 링발진기(5)로부터의 발진신호(f)에 응답하여 챠지펌프 동작을 개시하고, 기판을 소정의 바이어스 전압을 인가한다. 외부전원전압 투입후 소정기간이 경과하여 내부전원전압(Vicc)이 안정되면, 제어신호(Ø1)가 "L", 상보제어신호()가 "H"로 되며, 트랜지스터(Q11)가 온상태, 트랜지스터(Q10)가 오프 상태로 된다.

이것에 의하여, 링발진기(5)는 내부전원전압(Vicc)을 동작전원전압(Vcc)로 하여 발진동작을 실행한다.

이 결과, 챠지펌프회로(6)로부터 반도체 기판으로 인가되는 바이어스 전압은 이 내부전원전압(Vicc)에 대응한 값 즉, -(Vicc-2.Vtn)로 된다.

따라서, 이 제4도에 표시하는 구성에 있어서도, 제1도에 표시하는 기판전압 발생회로의 구성과 마찬가지로 외부전원 투입후 빠른 타이밍으로 기판 바이어스 전압을 발생시키는 것이 가능하게 되고 기판전위의 부상등을 방지할 수가 있다.

상술의 구성에 있어서는, 외부전원전압(Vocc)의 투입을 검출하여 제어신호(Ø1,)를 만들고 있다.

즉, 상술한 기판전압 발생회로는, 외부전원전압 투입시의 과도시에 있어서의 기판전위 부상방지를 주로 의도하고 있다. 그러나, 내부전원전압(Vicc)이 안정된 후의 통상 동작시에 있어서도, 장치의 동작상태에 의하여, 기판전위가 소정의 바이어스 전위보다도 얕게되다가 깊게되거나 하는 경우가 있다. 내부강압회로를 내장하는 반도체 장치에 있어서는, 상술한 2종류의 동작전원전압인가 방식(A 및 B)이 존재한다.

어느것의 전압인가 방식에 있어서도, 외부전원전압(Vocc)을 동작전원전압으로서 동작하는 회로가 존재한다. 이 외부전원전압(Vocc)을 동작전원전압으로 하여 동작하는 회로로부터 반도체 기판에 전류가 흘러들어 가서, 임팩트 이온화 현상에 의하여 반도체 기판에 똑바른 구멍이 발생하고, 반도체 기판의 전위가 소정의 바이어스 전위보다도 얕게되는 경우가 있다.

또, 반도체 장치가 DRAM등의 기억장치의 경우, 메모리 동작이 행하여지지 않는 스탠드바이 상태에 있어서는, 전류소비는 거의 없고, 내부전원전압(Vicc)을 동작전원전압으로 하는 기판전압 발생회로를 동작시켜도 기판전위가 소정의 바이어스 전위보다도 깊게되는 경우가 있다.

따라서, 기판전압 발생회로를 기판전위에 응하여 선택적으로 동작시키는 것이 소비전류의 관점에서도, 반도체 장치의 신뢰성의 관점에서도 바람직스럽다.

제5도는 반도체 기판에 응하여 제어신호를 발생하는 회로의 구성을 표시하는 도면이다.

제5도에 있어서, 이 제어신호 발생회로는, 기판전위 검출회로(7)와, 기판전위 검출회로(7)로부터의 출력신호에 응답하여 제어신호(Ø2)를 발생하는 인버터(IND2)와 인버터(IND2)의 출력신호에 응답하여 상보제어신호()를 출력하는 인버터(IND3)와를 포함한다.

기판전위 검출회로(7)는, 외부전원전압(Vocc)과 노드(N45)와의 사이에 접속되는 저항(R10)과 노드(N45)와 노드(N46)와의 사이에 접속되고, 또한 그 게이트에 접지전원(Vss)를 받는 n채널 MOS트랜지스터(Tr10)와, 노드(N46)와 반도체 기판과의 사이에 접속되고 또한 그 게이트와 한쪽도통 단자(드레인)가 접속되는 채널 MOS트랜지스터(Tr11)와, 노드(N45)의 전위를 반전하여 출력하는 인버터(IND1)와를 포함한다. 인버터(IND1∼IND3)는, CMOS 구성을 가지고 있고, 또한 외부전원전압(Vocc)을 동작전원전압으로 하여 동작한다.

다음에, 이 제어신호 발생회로의 동작에 관하여 설명한다. 저항(R10)은 큰 저항치를 가지고 있고, 기판에는 무시할 수 있을 정도의 미소전류밖에 공급하지 못하게 되어 있다. n채널 MOS트랜지스터(Tr11)는 다이오드 접속되어 있고, 노드(N46)의 전위(V)(N46)를, V(N46)=V_BB+Vtn(Tr11)에 설정한다.

여기서, V_BB는 반도체 기판전위를 표시하고, Vtn(Tr11)는 트랜지스터(Tr11)의 스레숄드 전압을 표시한다. 트랜지스터(Tr10)는, 그 게이트전압(V_G)과 노드(N46)의 전위(V)(N46)와의 차가 자신의 스레숄드 전압(Vtn)(Tr10)보다도 크게 되면 온 상태로 된다.

즉, V_G-V(N46)>Vtn(Tr10)일때 트랜지스터(Tr10)는 온 상태로 되고, V_G-V(46)<Vtn(Tr10)일때 트랜지스터(Tr10)는 오프 상태로 된다. 노드(N45)의 전위는, 트랜지스터(Tr10)가 온 상태일때 "L", 오프상태일때 "H"로 된다.

다시말하면, 기판전위(V_BB)가 소정의 바이어스치 보다도 깊게되면 트랜지스터(Tr10)가 온 상태로 되고, 얕게되는 트랜지스터(Tr10)는 오프 상태로 된다.

인버터(IND1)는, 이 노드(N45)의 전위를 2값화 처리하고, 자신의 입력논리 스레숄드 보다도 노드(N45)의 신호전위가 높을 경우에는 "L"의 신호를, 이 입력논리 스레숄드 보다도 낮을 경우에는 "H"의 신호를 출력한다.

따라서, 기판전위 검출회로(7)로부터는, 기판전위(V_BB)가 소정의 바이어스치 보다도 깊게 되면 "H"의 신호가, 얕으게 되면 "L"의 신호가 출력된다.

이것에 응답하여, 제어신호(Ø2)는 기판 바이어스가 깊을때에 "L", 얕을때에 "H"로 된다.

역으로 상보제어신호()는, 기판 바이어스가 깊을때에 "H", 얕을때에 "L"로 된다.

이 제어신호(Ø2,)를 제1도 및 제4도에 표시하는 제어신호(Ø1), (Ø1)의 대신으로 사용한다.

이 경우, 기판 바이어스가 깊게되면, 내부전원전압(Vicc)를 동작전원전압으로 하는 기판전압 발생회로가 동작하고, 기판 바이어스를 얕게 한다.

한편, 기판 바이어스가 얕게 되면, 외부전원전압(Vocc)을 동작전원전압으로 하는 기판전압 발생회로가 동작하여 기판 바이어스를 깊게 한다.

이 구성에 있어서 외부전원전압(Vocc)을 동작전원전압으로서 동작하는 기판전압 발생회로의 구동능력(전류공급능력)이 크게 되어 있으면, 얕게된 기판 바이어스를 고속으로 소정 전위까지 저하시킬 수가 있다.

여기서, 제4도에 표시하는 기판전압 발생회로의 구성인 경우, 외부동작전원전압 (Vocc)을 동작전원전압으로서 동작하는 경우의 편이, 내부 동작전원전압(Vicc)을 동작전원전압으로서 동작하는 것보다도, 링발진기(5)의 발진주파수가 높게 되므로, 자동적으로 그 구동 능력은 외부전원전압(Vocc)을 동작전원전압으로서 동작하는 경우의 편이 크게 된다.

외부전원전압 투입시에 있어서는, 기판전위는 소정의 바이어스치에 도달하지 않았으므로, 이 제5도에 표시하는 기판전위 검출회로 출력에 응답하여 발생되는 제어신호(Ø2,)를 기판전압 발생회로의 전환제어신호로서 사용될 수가 있다.

그러나 이 경우, 내부전원저압(Vicc)이 아직 안정상태로 되어있지 않을때에는 내부동작전원전압(Vicc)을 동작전원전압으로 하는 기판전압 발생회로가 활성화되고, 기판 바이어스가 불안정하게 되는 것도 고려된다.

이 경우, 전원투입시 및 통상 동작시에 있어서 안정하게 기판 바이어스를 인가하기 위하여는, 제어신호(Ø1)와 제어신호(Ø2)와의 논리합을 취하여 얻어지는 제어신호를 Ø1의 변화에 사용하고, 또한 상보제어신호(,)의 논리적을 취하여 얻어지는 신호를 제1도 및 제4도에 표시하는 상보제어신호()의 변화에 사용하면, 확실하게안정된 기판 바이어스를 공급할 수가 있는 기판전압 발생회로 제어방식을 얻을 수가 있다.

또 이 경우, 이와 같은 게이트회로를 사용하지 않고, 외부동작전원전압으로 동작하는 기판전위의 구동능력을, 그 소정의 바이어스치에 도달할때까지의 시간이 내부전원전압(Vicc)이 안정화하는데에 필요한 시간보다도 길게되도록 그 구동능력을 설정하여 두어도 좋다.

다시금, 통상 동작시에 있어서의 스텐바이 상태시등에 있어서 내부전원전압(Vicc)으로 기판전압 발생회로를 동작시키고 있을 경우에 있어서도 기판전위 바이어스가 지나치게 깊을 경우에는, 이 외부전원전압(Vocc) 및 내부전원전압(Vicc)으로 동작하는 기판전압 발생회로 양자를 발진정지 상태로 하고, 또 기판바이어스가 얕게 되었을때에 내부전원전압(Vicc)에서 동작하는 기판전압 발생회로를 동작시키는 구성으로 하여도 좋다.

이 내부전원전압(Vicc)에서 동작하는 기판전압 발생회로의 선택적 동작은, 통상 동작시에 있어서는 제어신호(Ø1)는 이미 "L" 고정상태로 되어 있으므로, 기판전위에 응답하여 발생되는 제어회로(Ø2,)에 의하여 제어신호(Ø1)를 불활성 상태, 활성상태로 하면 좋다.

이 회로구성은, 제어신호(Ø1)와 제어신호(Ø2)와의 NOR게이트를 사용하면 용이하게 실현할 수가 있다.

다시금, 기판전압 발생회로에 공급하는 내부전원전압(Vicc)의 레벨을 기판전위(V_BB)의 레벨에 대응시켜서 변화시키는 것도 가능하다.

즉, 기판전위(V_BB)가 보다 음으로 되고 그 바이어스가 깊게 되었을 경우에는 내부전원전압(Vicc)을 저하시켜서, 또한 이 바이어스가 얕게 되었을 경우에는 내부전원전압(Vicc)을 상승시킬 수도 있다.

이 경우, 제13도에 표시하는 기준전압 발생회로(110)의 기준전압(Vref)을 기판전위(V_BB)의 레벨에 대응하는 값에 설정할 수도 있다.

이 구성은, 예를들면 외부전원전압(Vocc)과 기판전위(V_BB)와의 사이에 부하저항과, 복수개의 종렬접속된 PN다이오드와를 접속하고, 이 저항과 다이오드와의 접속점으로부터 기준전압(Vref)를 얻는 구성으로 되는 것에 의하여 용이하게 실현할 수가 있다.

또, 이것에 대신하여, 제14도에 표시하는 기준전압 발생회로(110)에 있어서 트랜지스터(P5)의 드레인과 게이트 단자가 접속되는 노드전위를 기판전위(V_BB)로 하는 것에 의하여 얻을 수가 있다.

이것에 의하여 기판전위에 맞추어 내부전원전압(Vicc)을 조정하고, 이것에 의하여 내부동작전원전압(Vicc)에서 동작하는 기판전압 발생회로의 전류공급 능력(구동능력)을 저하시킬 수가 있으며, 기판전위를 소정의 바이어스 값에 복귀시킬 수가 있다.

다시금, 상술한 실시예를 모두 조합한 기판전압 발생회로를 실현할 수도 있다.

제6도는 이 발명의 다른 실시예인 기판전압 발생회로의 구성을 표시하는 도면이다.

이 제6도에 표시하는 기판전압 발생회로는, 기판전위 검출회로(7)와 전원투입 검출회로(8)와를 포함하고, 이 양회로로부터의 검출신호에 응답하여 외부전원전압(Vocc) 및 내부전원전압(Vicc)을 동작전원전압으로 하는 기판전압 발생회로중의 한쪽을 활성화 하는 것이다.

제6도를 참조하여, 기판전압 발생회로는, 외부전원전압(Vocc)을 동작전원전압으로서 동작하는 제1의 링발진기(1)와, 내부전원전압(Vicc)을 동작전원전압으로서 동작하는 제2의 링발진기(2)와, 제1의 링발진기(1)로부터의 발진신호(f1)에 응답하여 챠지펌프 동작을 행하고 제1의 바이어스 전압을 발생하여 반도체 기판에 인가하는 제1의 챠지펌프회로(3)와, 제2의 링발진기(2)로부터의 발진신호(f2)에 응답하여 챠지펌프동작을 행하여 제2의 바이어스 전압을 발생하여 반도체 기판에 인가하는 제2의챠지펌프회로(4)와, 기판전위를 검출하는 기판전위 검출회로(7)와, 외부전원전압의 투입을 검출하는 전원투입 검출회로(8)와를 포함한다.

이것들의 각 회로의 구성은 제1도, 제4도 및 제5도에 표시하는 것과 마찬가지이고, 대응하는 회로에는 동일한 참조번호를 붙인다.

여기서, 제6도에 표시하는 기판전위 검출회로(8)는 1단의 인버터만을 가지고 있으나, 이것은 제2도에 표시하는 회로의 3단의 인버터(IN30∼IN32)와 등가이다.

기판전압 발생회로는 다시금, 이 기판전위 검출회로 출력을 받는 인버터(IND2)와 전원투입 검출회로(8)로부터의 검출신호(Ø1)와 인버터(IND2) 출력과를 받는 게이트회로(G5)와, 게이트회로(G5) 출력을 받는 인버터(IV1)와, 전원투입 검출회로(8)로부터의 검출신호(Ø1)를 받는 인버터(IV2)와, 인버터(IV2) 출력과 인버터(IND2) 출력과를 받는 게이트회로(G6)와, 게이트회로(G6) 출력을 받는 인버터(IV3)와를 포함한다. 인버터(IND2)는 기판전위 검출회로(7)로부터의 검출신호를 반전하고, 제어신호(Ø2)를 도출한다.

게이트회로(G5)는, 검출신호(Ø1)에 응답하여 활성화 되어 인버터로서 기능하고, 제어신호(Φ2)를 반전하여 출력한다. 인버터(IN1)는, 게이트회로(G5) 출력을 반전하여 제1의 링발진기(1)의 발진동작을 제어하는 제어신호(Ø3)를 발생한다. 이 제어신호(Ø3)에 의하여 제1의 기판전압 발생회로(제1의 링발진기(1) 및 제1의 챠지펌프회로(3)로부터 구성된다)를 활성/불활성을 제어한다.

인버터(IV2)는, 검출신호(Ø1)를 반전하여 출력한다. 게이트회로(G6)는, 제어신호(Ø2)에 응답하여 활성화 되어 인버터로서 기능하고, 인버터(IV2) 출력을 반전한다. 인버터(IV3)는, 게이트회로(G6) 출력을 반전하여 제2의 링발진기(2)의 발진동작을 제어하는 제어신호(Ø4)를 도출한다. 이 제어신호(Ø4)에 의하여 제2의 기판전압 발생회로(제2의 기판전압 발생회로(제2의 링발진기(2) 및 제2의 챠지펌프회로(4)에 의하여 구성된다)의 활성/불활성이 제어된다.

다음에 동작에 관하여 설명한다.

(i) 제어신호(Ø1)가 "H"이고, 제어신호(Ø2)가 "H"인 경우, 이 상태는 외부전원전압(Vocc)이 투입된 직후이고, 아직 내부전원전압(Vicc)이 안정되어 있지 않고 또 기판전위(V_BB)가 소정의 바이어스치 보다도 얕은 상태이다.

이때, 게이트회로(G5)는 인버터로서 기능하고 "L"의 신호를 출력한다. 인버터(IV1)로부터의 제어신호(Ø3)는 "H"로 되고, 제1의 링발진기(1)가 발진동작을 실행한다. 제1의 챠지펌프회로(3)는 이 발진신호(f1)에 응답하여 챠지펌프 동작을 행하고, 기판전위(V_BB)를 저하시킨다.

한편, 게이트회로(G6)는 인버터로서 기능하고, "H"의 신호를 출력한다. 인버터(IV3)로부터의 제어신호(Ø4)는, "L"로 되고, 제2의 링발진기(2)는 발진동작이 금지되어, "H" 고정의 신호(Ø2)를 출력한다.

따라서, 제2의 챠지펌프회로(4)는 챠지펌프 동작이 금지된다.

(ⅱ) 제어신호(Ø1)가 "H", 제어신호(Ø2)가 "L"인 경우, 이 상태는, 외부전원전압/Vocc)이 투입되고, 아직 내부동작전원전압(Vicc)이 안정되이 있지 않고 또한 기판전위(V_BB)가 소정의 바이어스 보다도 깊게 된 상태이다.

이 경우, 게이트회로(G5)는 인버터로서 기능하고 "H"의 신호를 출력한다. 인버터(IV1)로부터의 제어신호(Ø3)는, "L"로 되고, 제1의 링발진기(1)는 발진동작을 정지하고, "H" 고정의 신호(f1)를 발생한다.

이것에 의하여 제1의 챠지펌프회로(4)는 챠지펌프 동작이 금지된다.

한편, 게이트회로(G6)는 인버터(IV2)의 출력에 불구하고 "H"의 신호를 출력한다. 인버터(IV3)로부터의 제어신호(Ø4)는 "L"로 된다.

이것에 의하여, 제2의 링발진기(2)로부터의 신호(f2)는 "H"로 되고, 제2의 챠지펌프회로(4)는 챠지펌프 동작이 금지된다.

(ⅲ) 제어신호(Ø1)가 "L", 제어신호(Ø2)가 "H"인 경우 이 상태는, 내부전원전압/Vicc)이 안정상태에 있고 또 기판전위(V_BB)가 소정의 바이어스치 보다도 얕은 상태이다. 게이트회로(G5)의 출력은 인버터(IND2)의 출력 레벨에 불구하고 "H"로 되며, 제어신호(Ø3)는 "L"로 된다.

이것에 의하여, 제1의 링발진기(1)로부터의 신호(f1)는 "H" 고정으로 되고, 제1의 챠지펌프회로(1)는 그 챠지펌프 동작이 금지된다. 게이트회로(G6)는, 인버터로서 기능하고, "L"의 제어신호(f1)에 응답하여 "L"의 신호를 출력한다. 인버터(IV3)는 "H"의 제어신호(Ø4)를 출력한다.

이것에 의하여 제2의 링발진기(2)가 발진하고, 발진신호(f2)를 출력한다.

제2의 챠지펌프회로(4)는 이 발진신호(f2)에 응답하여 챠지펌프 동작을 실행하고 기판전위(V_bb)를 저하시킨다.

(ⅳ) 제어신호(Ø1)가 "L", 제어신호(Ø2)가 "L"인 경우, 이 상태는, 내부전원전압(Vicc)이 안정상태에 있고 또한 기판전위(V_BB)가 소정의 바이어스치 보다도 깊은 상태이다. 게이트회로(G5)는 "L"의 제어신호(Ø1)에 응답하여 "H"의 신호를 출력한다.

인버터(IV1)는, 따라서, "L"의 제어신호(Ø3)를 출력한다. 제1의 링발진기(1)는, 이 "L"의 제어신호(Ø3)에 응답하여 그 발진동작이 금지되어 "H" 고정의 신호(f1)를 출력한다. 제1의 챠지펌프회로(3)는 이 "H" 고정의 신호(f1)에 의하여 그 챠지펌프 동작이 금지된다. 게이트회로(G6)는, 이 "L"의 제어신호(Ø2)에 응답하여, "H"의 신호를 출력한다. 인버터(INV3)는 "L"의 제어신호(Ø4)를 출력한다.

제2의 링발진기(2)는 이 "L"의 제어신호(Ø4)에 응답하여 그 발진동작이 금지되어 "H"의 신호(f2)를 출력한다.

제2의 챠지펌프회로(4)는 "H" 고정의 신호(f2)에 응답하여 챠지점프 동작이 금지된다.

제7도에 있어서 링발진기(300)는, 짝수개의 종속접속된 인버터(IN)와, 최종단의 인버터(IN)로부터의 출력을 조정신호(Øx)와 함께 받는 게이트회로(G10)와를 포함한다. 게이트회로(G10)의 출력은 또 초단의 인버터(IN)의 입력부에 결합된다. 챠지펌프회로(310)는, 게이트회로(G10) 출력에 응답하여 챠지펌프 동작을 행한다.

조정신호(Øx)는, 제13도 및 제14도에 표시되는 피드백 신호와 마찬가지인 것이다.

제14도에서 보여지는 것과 같이, 조정신호(Øx)가 "L"일때, 트랜지스터(P15)를 사이에 두고 외부전원전압(Vocc)으로부터 내부전원전압 공급선(Vice)에 전류가 공급되어, 내부전원전압(Vicc)의 저하를 방지하고 있다.

이 상태는 반도체 장치의 내부회로가 동작상태에 있고, 내부전원전압(Vicc)으로부터 전류를 소비하고 있는 상태를 표시하고 있다.

이 상태는, 기판전위(V_BB)가 얕개되기 쉬우므로(기판전류 등에 기인한다), 이 기간 기판전압 발생회로의 구동능력을 크게하고, 그 이외는 이 기판전압 발생회로의 구동능력을 작게하면 소비전력저감을 도모할 수가 있다.

제7도에 있어서, 게이트회로(G10)는, 조정신호(Øx)가 "L"인 경우 인버터로서 기능하고, 링발진기(300)는 발진신호(f)를 출력한다.

조정신호(Øx)가 "H"인 경우, 게이트회로(G10)의 출력은 "L" 고정으로 된다.

이것에 의하여, 조정신호(Øx)가 "H"일때, 챠지펌프회로(310)는 챠지펌프 동작이 금지되고, 조정신호(Øx)가 "L"일때 챠지펌프 동작을 실행한다.

이 제7도에 표시하는 구성에 있어서, 조정신호(Øx)는 외부전원전압 투입후 내부전원전압(Vicc)이 안정화될 때까지는 "L"이므로, 이 링발진기(300)에 포함되는 인버터(IN)가 외부전원전압(Vocc)을 동작전원전압으로서 동작하고 있으면, 전원 투입시에 있어서의 기판전압의 부상을 방지할 수가 있다.

이 제8도에 표시하는 기판전압 발생회로는, 구동능력이 큰 제1의 기판전압 발생회로(50)와, 구동능력이 작은 제2의 기판전압 발생회로(50)를 포함한다.

제1의 기판전압 발생회로(50)는, 링발진기(500)와, 링발진기(500) 출력에 응답하여 챠지펌프 동작을 실행하는 챠지펌프회로(510)와를 포함한다.

링발진기(500)는 짝수단의 종속접속된 인버터(IN)와, 최종단의 인버터(IN) 출력과 조정신호(Øx)를 받는 NOR회로(G11)와를 포함한다. NOR회로(G11)의 출력은 초단의 인버터(IN)에도 결합된다.

제2의 기판전압 발생회로(60)는, 링발진기(600)와, 링발진기(600) 출력에 응답하여 챠지펌프 동작을 행하는 챠지펌프회로(610)와를 포함한다.

링발진기(600)는, 짝수단의 종속접속된 인버터(IN')와, 최종단의 인버터(IN') 출력과 조정신호(Øx)와를 받는 NAND회로(G12)와를 포함한다. NAND회로(G12) 출력은 또 초단의 인버터(IN')의 입력부에 결합된다.

이 제1의 기판전압 발생회로(50)와 제2의 기판전압 발생회로(60)는, 그 발진주파수 및 챠지펌프회로에 포함되는 캐패시터(Ca) 및 (Cb)의 값을 조정하는 것에 의하여 그 구동능력에 차가 설정되어 있다.

이 경우, 링발진기(500)의 발진주파수가 링발진기(600)의 발진주파수보다도 높게 되든가 또는 챠지펌프회로(510)의 캐패시터(Ca)의 용량치가 챠지펌프회로 (610)의 캐패시터(Cb)의 용량치 보다도 크게되던지 또는 이 양자의 조건을 만족시키고 있다. 조정신호(Øx)가 "H"인 경우, 링발진기(500)는 "L" 레벨의 신호를 출력하므로, 챠지펌프회로(510)는 챠지펌프 동작이 금지된다.

기판전압 발생회로(610)에 있어서는 NAND회로(G12)는 인버터로서 기능하므로, 링발진기(600)가 발진동작을 하고, 챠지펌프회로(610)가 챠지펌프 동작을 행한다. 조정신호(Øx)가 "L"인 경우, NOR회로(G11)가 인버터로서 기능하고, 한편, NAND회로(G12)는 "H" 고정의 신호를 출력한다.

이것에 의하여 구동능력이 큰 기판전압 발생회로(50)가 활성화되어, 급속히 기판전위(V_BB)를 소정 바이어스까지 저하시킨다.

여기서, 제1의 기판전압 발생회로(50)의 동작전원전압을 외부전류전원(Vocc), 제2의 기판전압 발생회로 60)의 동작전원전압을 내부전원전압(Vicc)으로 하여도 좋다.

이 제7도 및 제8도에 표시하는 구성에 있어서, 다시금 기판전위 검출회로 출력을 또다시 제어신호로하여, 기판전위가 소정 바이어스 보다도 얕을 경우에는 기판전압 발생회로를 동작시키고, 한편, 기판전위(V_BB)가 소정의 바이어스치 보다도 깊을 경우에는 기판전압 발생회로의 동작을 함께 금지하는 구성으로 하여도 좋다.

이 경우, 제8도에 표시하는 것과 같이 구동능력이 다른 2개의 기판전압 발생회로를 가지는 기판전압 발생기의 경우, 기판 바이어스가 깊게 되었을 경우에는 양쪽의 발생회로(50 및 60)를 함께 동작을 정지시켜도 좋고 또 한쪽의 구동능력이 작은 기판전압 발생회로만을 구동시키는 구성으로 하여도 좋다.

또, 기판 바이어스가 깊을 경우에 있어서는 이 양쪽의 기판전압 발생회로(50,60)를 동시에 동작시키는 구성으로 하여도 좋다.

다시금, 상술한 구성에 있어서는 조정신호(Øx)를 제어신호로서 사용하고 있으나, 제9도에 표시하는 것과 같이 내부전원전압(Vicc)의 레벨을 검출하고, 이 내부전원저압(Vicc)의 전위레벨에 응하여 기판전압 발생회로의 동작을 제어하도록 구성하여도 좋다.

제9도는 내부전원전압(Vicc)의 레벨에 응하여 기판전압 발생회로의 동작을 제어하는 신호를 발생하기 위한 회로구성을 표시하는 도면이다.

제9도에 있어서, 제어신호 발생회로는, 외부전원전압(Vocc)과 접지전위(Vss)와의 사이에 상보접속된 P채널 MOS트랜지스터(Q20)와, n채널 MOS트랜지스터(Q30)과를 포함한다. 트랜지스터(Q20 및 Q30)의 게이트에 내부전원전압(Vicc)이 인가된다.

이 트랜지스터(Q20 및 Q30)의 스레숄드 전압 또는 온저항을 조정하는 것에 의하여, 이 제어신호 발생회로의 입력논리 스레숄드를 적당한 값에 설정할 수가 있다.

따라서, 이 제9도에 표시하는 회로구성에 있어서, 내부전원전압(Vicc)이 이 제어신호 발생회로가 가지는 입력논리 스레숄드 보다도 낮을 경우에는 "H"의 제어신호(Ø5)가 발생되고, 역으로 내부전원전압(Vicc)이 이 입력논리 스레숄드 보다도 높을 경우에는 "L"의 제어신호(Ø5)가 출력된다.

이 제어신호(Ø5)의 반전신호를 제7도 및 제8도에 표시하는 기판전압 발생회로의 조정신호(Øx) 대신에 사용하면, 내부전원전압(Vicc)의 레벨에 응한 기판전압 발생회로의 동작을 제어할 수가 있고, 내부전원전압(Vcc) 투입시에 있어서의 기판전위 부상의 방지뿐만 아니라 저소비 전력화도 얻을 수가 있다.

이 제어신호(Ø5)는 또, 그 입력논리 스레숄드을 내부전원전압(Vicc)의 설계시방치(안정상태에 도달한값)에 설정하여 놓으면, 전원투입 검출회로(8)(제2도 참조)로부터의 제어신호(Ø1)의 변화에 사용할 수도 있다.

또한 상기 실시예의 어느것에 있어서도, 제10도에 표시하는 것과 같이 CMOS트랜지스터가 형성된 P형반도체 기판(700)에 음전위의 바이어스를 인가하고 있다.

여기서, 제10도에 있어서 n채널 MOS트랜지스터(NQ)는 P형웰(610)에 형성되고, P채널 MOS트랜지스터(PQ)는 n형웰(620)에 형성된다.

이 P형웰(610) 및 n형웰(620)은 다함께 P형 반도체 기판(700)위에 형성되어 있고, 이 P형 반도체 기판(700)에 기판 바이어스 전위(V_BB)가 인가되어 있다.

이와 같은 P형 반도체 기판위에 웰영역을 형성하고, P채널 MOS트랜지스터와 n채널 MOS트랜지스터와를 각각 따로따로의 웰영역에 형성하는 구성일 경우, n형 반도체 기판을 사용하는 것도 가능하다.

이와 같은 n형 반도체 기판을 사용할 경우, 동작전원전압(Vcc)에 응하여 웰영역을 따로따로 설치하여, 각 웰영역에 다른 기판 바이어스를 인가하는 것도 가능하다.

제11도는 이와 같은 n형 반도체 기판을 사용한 경우의 웰영역 및 거기에 인가되는 기판 바이어스의 관계를 표시하는 도면이다.

제11도에 있어서, n형 반도체 기판(650)위에 제1의 P형웰(660)과 제2의 P형웰(670)이 형성되고, 이 P형웰(660 및 670)의 사이에 n형웰(680)이 형성된다.

제1의 P형웰(660)에는 제1의 기판 바이어스 전위(V_BB)가 인가되고, 제2의 P형웰(670)에는 제2의 기판 바이어스 전압(V_BB2)이 인가된다. n형 반도체 기판(650) 및 n형웰(680)에는 공히 외부전원전압(Vocc)이 인가된다.

이와 같은 웰구조를 가지는 경우, 제1의 P형웰(660)에 외부전원전압(Vocc)을 동작전원전압으로 하는 회로소자를 형성하고, 제2의 P형웰(670)에 내부전원전압(Vicc)에서 동작하는 회로소자를 배치한다.

이 기판 바이어스 전압(V_BB1 및 V_BB2)을 각각의 동작전원전압에 응하여 설정한다.

이 경우, 기판전압 발생회로의 구성방법으로서는 아래와 같이 된다.

(a) 제1의 P형웰(660)에는 외부동작전원전압을 동작전원전압으로 하는 기판전압 발생회로만을 사용하여, 제2의 P형웰(670)에 대하여서는 내부전원전압(Vicc)을 동작전원전압으로 하는 기판전압 발생회로만에 의하여 각각 소정의 기판 바이어스를 인가한다.

각각의 기판전압 발생회로에 대하여 기판전위 검출회로 출력에 응답하여 그의 동작을 제어하는 회로를 설치하여도 좋다.

이때에 각각 구동능력이 다른 기판전압 발생회로를 설치하여 두고 기판전위에 응답하여 택일적으로 동작시키는 구성으로 하여도 좋다.

(b) 제1의 P형웰(660) 및 제2의 P형웰(670) 양자에 대하여, 외부전원전압(Vocc) 및 내부전원전압(Vicc)에서 동작하는 기판전압 발생회로를 설치한다.

이 경우, 제어신호의 발생형태를 각각 제1의 P형웰(660) 및 제2의 P형웰(670)에서 독립적으로 바꾸는 것에 의하여 각각의 기판전위를 동작전원전압에 대응한 값에 설정한다.

이 경우, 제1의 P형웰(660)에 형성된 내부전원전압을 동작전원전압으로서 동작하는 기판전압 발생회로의 n형 MOS트랜지스터의 스레숄드 전압을 작게 설정하여 두면, 내부전원전압(Vicc)에서 동작하는 기판전압 발생회로의 바이어스 도달전위도 외부전원전압(Vocc)에 대응한 값에 설정할 수가 있다.

또 마찬가지로, 제2의 P형웰(670)에 있어서의 외부전원전압(Vocc)을 동작전원전압으로서 동작하는 기판전압 발생회로에 있어서, 그 n채널 MOS트랜지스터의 스레숄드 전압을 크게하여 두면, 이 외부전원전압(Vocc)을 동작전원전압으로서 동작하는 기판전압 발생회로의 도달바이어스 전위를 내부전원전압(Vicc)에 대응한 값에 설정할 수가 있다.

이 경우, 제어신호의 제어방법은 제1도 내지 제9도를 참조하여 설명한 방법을 사용할 수가 있다.

또 이와 같은 챠지펌프회로에 포함되는 n채널 MOS트랜지스터의 스레숄드 전압을 조정하지 않고, 단지 제어신호의 발생수법을 적당히 조정하는 것에 의하여 가장 적당한 기판 바이어스 전위를 인가할 수도 있다.

이 경우의 제어신호의 인가형태는, 상술한 제1도 내지 제9도를 참조하여 설명한 기판전압 발생회로의 동작형태로부터 여러 종류의 조합을 사용할 수가 있다.

상술한 것과 같이 n형 반도체 기판을 사용한 반도체장치일지라도, P형웰 영역에 대한 가장 적당한 기판바이어스 전압을 인가할 수가 있고, P형 반도체 기판에 있어서의 경우와 마찬가지로, 전자주입방지, 소프트에러의 저감, 래치업 현상의 방지등 마찬가지의 효과를 얻을 수가 있다.

다시금, 상기 실시예에 있어서는, 외부전원전압(Vcc)에서 동작하는 기판전압 발생회로와 내부전원전압(Vicc)에서 동작하는 기판전압 발생회로와를 설치할 경우 및 구동능력이 대소 다른 기판전압 발생회로를 사용할 경우를 설명하였으나, 각각의 기판전압 발생회로에 있어서의 링발진기의 발진주파수는 일정하게 되어있다.

이 경우, 제어신호를 사용하여 링발진기의 발진주파수를 변경하는 것도 가능하다. 링발진기의 발진주파수의 변경은 이 링발진기를 구성하는 인버터의 접속단수를 변경하는 것에 의하여 실현할 수가 있다.

즉, 링발진기의 경우 인버터의 단수가 적게되면 발진주파수가 크게되며, 역으로 접속단수가 크게되면, 발진주파수는 적게 된다.

따라서, 이 최종단의 인버터 출력과 출력단자와의 사이에 한개의 스위칭 소자를 설치하고 아울러 중간의 임의의 인버터 출력을 출력단자에 접속하는 스위칭 소자를 설치하고, 각각을 제어신호에 의하여, 상보적으로 동작시키는 것에 의하여 그 발진주파수를 변경할 수가 있다.

다시금, 상기 실시예에 있어서는, 구동능력이 대소 다른 기판전압 발생회로를 사용할 경우에 있어서, 이 링발진기의 발진주파수에 의하여 기판전압 발생회로의 구동능력을 가변으로 할 수가 있으므로, 1개의 기판전압 발생회로를 사용하여, 거기에 포함되는 링발진기의 인버터의 접속단수를 제어신호에 의하여 전환되는 것에 의하여 구동능력을 가변으로 할 수가 있다.

이상과 같이, 이 발명에 의하면, 외부전원전압 투입후 내부전원전압이 안정할때까지의 사이에는 외부전원전압에서 동작하는 기판전압 발생회로를 동작시키고, 또한 내부전원전압이 안정된 후에는 내부전원전압을 동작전원전압으로 하는 기판전압 발생회로를 동작시키도록 구성하였으므로, 외부전원전압 투입시에 있어서의 기판전위의 부상을 방지할 수가 있고 또 동작전원전압에 대응하는 최적한 기판 바이어스 전압을 공급할 수가 있는 신뢰성이 높은 저소비 전류의 기판전압 발생회로를 얻을 수가 있다.

또, 기판전위 레벨에 응하여 기판전압 발생회로의 동작전원전압을 전환하도록 구성한 것이므로, 다시 저소비 전류로 안정되게 기판 바이어스 전압을 반도체 기판에 공급할 수가 있는 기판전압 발생회로를 얻을 수가 있다.

또, 내부전원전압을 전위레벨에 의하여 기판전압 발생회로의 동작전원전압을 전환하든가 또는 구동능력이 다른 기판전압 발생회로를 선택적으로 동작시키도록 구성한 것이므로, 저소비 전류로 가장 적당한 기판 바이어스 전압을 안정적으로 반도체 기판에 공급할 수가 있는 기판전압 발생회로를 얻을 수가 있다.

또, 상이한 동작전원전압에서 동작하는 회로소자를 각각 따로따로의 반도체 영역(웰영역)에 형성하고, 각각의 반도체 영역마다에 기판전압 발생회로를 설치하여 각각을 독립적으로 제어하도록 구성한 것이므로, 동작전원전압에 응하여 가장 적당한 기판 바이어스 전압을 각 반도체 영역에 저소비 전류로 안정적으로 공급할 수가 있는 기판전압 발생회로를 얻을 수가 있다.

Claims

외부로부터 부여되는 전원전압을 소정의 전압에 강압하여 내부강압 전원전압을 발생하는 강압회로를 가지는 반도체 장치이고, 상기 반도체 장치는 반도체 기판위에 형성되어 있고, 상기 외부로부터 부여되는 전원전압을 동작전원전압으로서 동작하고, 상기 반도체 기판에 제1의 바이어스 전압을 인가하는 제1의 기판 바이어스 인가수단, 상기 내부강압 전원전압을 동작전원전압으로서 동작하고, 상기 반도체 기판에 제2의 바이어스 전압을 인가하는 제2의 기판 바이어스 인가수단, 상기 외부전원전압의 상기 반도체 장치로의 인가를 검출하는 수단, 및 상기 검출수단으로부터의 출력신호에 응답하여 상기 제1 및 제2의 기판 바이어스 인가수단을 선택적으로 활성화하는 수단을 구비하는, 내부강압 전원전압을 가지는 반도체 장치에 있어서의 기판전압 발생회로.
외부로부터 부여되는 전원전압을 강압하여 내부강압 전원전압을 발생하는 강압회로를 가지는 반도체장치이고, 상기 반도체 장치는 반도체 기판위에 형성되어 있고, 상기 외부로부터 부여되는 전원전압을 동작전원전압으로서 동작하고, 상기 반도체 기판에 제1의 바이어스 전압을 인가하는 제1의 기판 바이어스 인가수단, 상기 내부강압 전원전압을 동작전원으로서 동작하고, 상기 반도체 기판에 제2의 바이어스 전압을 인가하는 제2의 기판 바이어스 인가수단, 상기 반도체 기판에 결합되고, 상기 반도체 기판의 전위를 검출하는 수단, 및 상기 기판전위 검출수단으로부터의 출력신호에 응답하고 상기 제1 및 제2의 기판 바이어스 인가수단을 선택적으로 활성화하는 수단을 구비하는, 내부강압 전원전압을 가지는 반도체 장치에 있어서의 기판전압 발생회로.
외부로부터 부여되는 전원전압을 강압하여 내부강압 전원전압을 발생하는 강압회로를 가지는 반도체장치이고, 상기 반도체 장치는 반도체 기판위에 형성되고, 또한 상기 강압회로는 상기 내부강압 전원전압을 발생하는 회로수단과, 상기 발생된 내부강압 전원전압에 응답하여 상기 내부강압 전원전압 발생회로 수단의 발생전압 레벨을 조정하는 조정신호를 발생하여 상기 발생회로 수단에 인가하는 조정수단과를 포함하고, 제1의 구동능력을 가지고 있고, 상기 반도체 기판에 제1의 바이어스 전압을 인가하는 제1의 기판 바이어스 인가수단, 상기 제1의 구동능력 보다도 큰 구동능력을 가지고 있고, 제2의 바이어스 전압을 발생하여 상기 반도체 기판에 인가하는 제2의 기판 바이어스 인가수단, 및 상기 조정신호에 응답하여, 상기 제1 및 제2의 기판 바이어스 인가수단을 선택적으로 활성화하는 수단을 구비하는, 내부강압 전원전압을 가지는 반도체 장치에 있어서의 기판전압 발생회로.
외부로부터 부여되는 전원전압을 강압하여 내부강압 전원전압을 발생하는 강압회로를 가지고 있고, 또한 반도체 기판위에 형성되는 반도체 장치이고, 상기 반도체 기판은, 상기 외부로부터 부여되는 전원전압을 동작전원전압으로서 동작하는 회로소자를 형성되는 제1의 반도체 영역과, 상기 내부강압 전원전압을 동작전원으로서 동작하는 회로소자가 형성되는 제2의 반도체 영역과를 가지고 있고, 상기 제1의 반도체 영역에 제1의 바이어스 전압을 인가하는 제1기판 바이어스 인가수단, 상기 제2의 반도체 영역에 제2의 바이어스 전압을 인가하는 제2의 기판 바이어스 인가수단, 상기 제1의 기판 바이어스 인가수단의 바이어스 전압인가 동작을 제어하는 제1의 제어수단, 및 상기 제2의 기판 바이어스 인가수단의 바이어스 전압인가 동작을 제어하는 제2의 제어수단을 구비하고, 상기 제1 및 제2의 제어수단은 서로 독립적으로 동작하고, 또한 상기 제1의 바이어스 전압 및 상기 제2의 바이어스 전압을 각각 상기 외부로부터의 전원전압 및 상기 내부전압전원전압에 대응하는 값에 설정하는, 내부강압 전원전압을 가지는 반도체 장치에 있어서의 기판전압 발생회로.