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JPH0740050B2 - 電圧検知回路 - Google Patents

電圧検知回路

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Publication number
JPH0740050B2
JPH0740050B2 JP62122932A JP12293287A JPH0740050B2 JP H0740050 B2 JPH0740050 B2 JP H0740050B2 JP 62122932 A JP62122932 A JP 62122932A JP 12293287 A JP12293287 A JP 12293287A JP H0740050 B2 JPH0740050 B2 JP H0740050B2
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JP
Japan
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voltage
thick film
mis
film transistor
load
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JP62122932A
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JPS63286776A (ja
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康幸 岡田
誠 小島
博澄 御前
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
    • G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]

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  • General Physics & Mathematics (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明は昇圧回路等により昇圧された電圧を検知する電
圧検知回路に関するものである。
従来の技術 近年、各種電子機器の小型化に伴い、その電源の低電圧
化が強く要請されつつある。しかし、機器内に組込まれ
た回路のあるものについては、電源電圧より高い動作電
圧を必要とする場合がある。このような場合、通常半導
体集積回路内にチャージポンプ等で構成された昇圧回路
を設け、この昇圧回路によって電源電圧を必要な動作電
圧まで昇圧することが行われる。このとき、昇圧された
電圧が予め設定した値になっているかどうかを常に検知
し、検知出力に応じて動作電圧を所定の範囲内に維持す
る必要がある。
このような目的のために、従来からツェナーダイオード
を用いたり、あるいはトランジスタの拡散耐圧を用いて
昇圧電圧の検知を行うことが行われている。
発明が解決しようとする問題点 ところが、上述のような電圧検出回路を昇圧回路等と共
に集積化するには、たとえばツェナーダイオードを用い
る場合には、半導体基板上にツェナーダイオードを作り
込まなければならないため、専用のマスクと専用の注入
工程が必要となり、製造プロセスが複雑になる。またツ
ェナーダイオードでは、通常5V程度の電圧検知しかでき
ず、それ以上の高い電圧の検知は困難である。
一方、トランジスタの拡散耐圧を利用する方法は、PNジ
ャンクションのブレークダウンを利用するものであるか
ら、経時変化により電子が周辺にトラップされる、いわ
ゆるスネーク現象が起り易く、このような現象が起る
と、設計時点での規定電圧が時間の経過とともに高くな
り、その結果、正確な電圧検知ができなくなる。
本発明はこのような従来の問題点を解決することを目的
とし、有用な電圧検知回路を提供するものである。
問題点を解決するための手段 本発明は、定電圧電源と基準電位の間に負荷とMIS厚膜
トランジスタを直列接続し、前記負荷と前記MIS厚膜ト
ランジスタの接続点の電位を論理ゲートに加え、前記MI
S厚膜トランジスタに入力される被検知電圧が所定の値
に達したとき、前記接続点の電位により前記論理ゲート
の出力を反転させるように構成し、前記MIS厚膜トラン
ジスタのゲート絶縁厚膜をフィールド酸化膜と同等の厚
膜で形成した電圧検知回路である。
作用 MIS厚膜トランジスタは通常のMOS型トランジスタと同一
の工程で半導体基板上に作り込むことができるから、本
発明によれば、集積化に際し、従来のツェナーダイオー
ドのような専用のマスクやプロセスを必要としない。こ
のため製造プロセスが複雑になることはない。また、経
時変化についても、通常のMOS型トランジスタと同様
で、時間の経過によって電子のトラップ量が変化するこ
とはない。したがって、従来の拡散耐圧を利用するもの
のように検知精度が劣化することもない。
実施例 以下、本発明の一実施例を第１図、第２図とともに説明
する。
第１図において、回路動作用の定電圧電源VDDと基準電
位VSSとの間には、MOS型トランジスタTr4で構成された
負荷１と、MOS型トランジスタTr1〜Tr3の記号で表示さ
れたMIS厚膜トランジスタからなる電圧検知部２とが直
列に接続されている。一方、定電圧電源VDDと基準電位V
SSとの間には、MOS型トランジスタTr5,Tr6からなる論理
ゲート３が接続されており、負荷１と電圧検知部２との
接続点Ａが論理ゲート３を構成するトランジスタTr6の
入力ゲートに接続されている。そして電圧検知部２を構
成するMIS厚膜トランジスタTr1〜Tr3のゲートに入力端
子４が接続され、論理ゲート３を構成するトランジスタ
Tr5,Tr6の接続点に出力端子５が接続されている。
なお、第１図においてトランジスタTr4,Tr5はＮチャン
ネルのデプレッション型のトランジスタで構成されてお
り、トランジスタTr6はＮチャンネルのエンハンスメン
ト型のトランジスタで構成されている。
第２図は、本発明の実施例で用いたMIS厚膜トランジス
タの具体構成を示すものであり、同図中の符号で、６は
半導体基板内に形成されたｐ型エピタキシャル層、７は
その表面に形成されたフィールド酸化膜、8,9はエピタ
キシャル層６の表面に形成されたｎ型拡散層で、それぞ
れソール、ドレイン領域となるもの、および10は拡散層
8,9間の中央付近に酸化シリコンを約6000Åの厚さに堆
積して構成したゲート絶縁厚膜である。このゲート絶縁
厚膜10は、フィールド酸化膜７を形成する工程で同一の
マスクを用いて同時に形成される。同じく、11は拡散層
8,9間におけるエピタキシャル層６およびゲート絶縁厚
膜10の表面に酸化シリコンを約500Åの厚さに堆積して
構成したゲート絶縁薄膜であり、12はゲート絶縁薄膜11
上に形成されたゲートである。VG,VS,VDはそれぞれゲー
ト電極、ソース電極、ドレイン電極を示している。
このように構成すれば、MIS厚膜トランジスタは３つの
トランジスタ部分Tr1〜Tr3をもつことになり、トランジ
スタTr1とTr2の間およびトランジスタTr2とTr3の間には
拡散層が存在せず、単一のゲート12の両側にソース、ド
レインの拡散層8,9が形成されるだけであるから、これ
らのトランジスタTr1〜Tr3は第１図に示したように直列
接続されたものと等価になる。
さて、第１図の回路構成において、入力端子４に印加さ
れる電圧値が検知電圧の設定値ＶＴ・Ｐより低いとき
は、MIS厚膜トランジスタがオフであるため、接続点Ａ
が高電位になる。このため、論理ゲート３を構成するト
ランジスタTr6がオンし、出力端子５には低電位の出力
電圧VOUTが出力される。
一方、入力電圧が高くなり、予め定められた設定値Ｖ
Ｔ・Ｐに達するとMIS厚膜トランジスタがオンになり、
接続点Ａの電位が下がる。このため論理ゲート３を構成
するトランジスタTr6がオフとなり、出力端子５の出力
電圧VOUTは高電位となる。
したがって、出力電圧VOUTの変化に応じてチャージポン
プ等の昇圧回路（図示せず）への供給電源を断続制御す
れば、昇圧回路の出力電圧（昇圧電圧）をある範囲内に
維持することができる。
しかも、この実施例のように電圧検知部２をMIS厚膜ト
ランジスタで構成すれば、このMIS厚膜トランジスタを
フィールド酸化膜７の製造工程および他のMOS型トラン
ジスタの製造工程と同一の工程で同時に作り込むことが
できる。このため製造工程が複雑化することはない。ま
たこのMIS厚膜トランジスタは、中央付近にゲート絶縁
厚膜10が存在するだけで、それ以外は通常のMOS型トラ
ンジスタと何ら異なるところはない。このため、時間の
経過にともなって電子のトラップ量が変化することもな
く、したがって経時変化による検知精度の劣化も起らな
い。
ところで、このようなMIS厚膜トランジスタは温度依存
性をもち、温度変動によて検知電圧設定値がばらつくこ
とがある。そこで発明者らは、第１図の電圧検知部２の
入力電圧−電流特性が温度変化によってどのように変動
するかを測定した。第３図にその結果を示す。第３図の
横軸は検知電圧の設定値ＶＴ・Ｐ、縦軸は負荷１から流
入する電流IDの平方根 を示している。第３図から明らかなように、温度が30
℃,90℃,140℃と変化するにつれて電圧検知部２の入力
電圧−電流特性が変動するが、これらの特性はある一点
で交わる。すなわちID＝IDOにおいて温度変動の影響が
最小となるポイントが存在する。この 曲線の温度依存性の最小ポイントとなる入力電流値IDO
は、電圧検知部２の系のしきい値が変化してもほぼ一定
の値となる。したがって、第１図における負荷１から電
圧検知部２に対してIDOの電流を供給するように構成す
れば、温度依存性を最小に抑えることができ、それだけ
高精度の検知が可能となる。
また、MIS厚膜トランジスタの電源電圧依存性は通常のM
OS型トランジスタに比べて小さい。電源電圧の変動によ
る電圧検知部２への影響は、電圧検知部２に接続された
負荷１を流れる電流の電源電圧依存性により電圧検知部
２へ流入する電流が変動することによる。
このような電源電圧変動による影響を軽減するために
は、第４図に示すように、MIS厚膜トランジスタと並列
にMOS型トランジスタTr7からなる第２の負荷13を接続
し、電源電圧変動により電圧検知部２に過剰に供給され
る電流を第２の負荷13を介してリークさせればよい。な
お、第４図において第１図と同一符号の部分は同一機能
を有する。
第５図は第２の負荷13（Tr7）を設けた場合と設けない
場合の電源電圧依存性のシミュレーション結果を示すも
のであり、横軸は電源電圧5V時の検知電圧設定値（Ｖ）
を示し、縦軸は定電圧電源VDDが4V〜6Vにおける設定値
変動幅（Ｖ）を示している。第５図から明らかなよう
に、第２の負荷13（Tr7）の有無にかかわらず、検知電
圧の設定値ＶＴ・Ｐの上昇にともない、電源電圧依存性
は大きくなる傾向にあるが、第２の負荷13を設けた場合
は、それを設けない場合に比べ、広範囲な検知電圧設定
値において電源電圧依存性が改善される。
発明の効果 本発明はMIS厚膜トランジスタを用いて電圧を検知する
ため、製造が容易で、経時変化も少なく、安定した検知
精度を維持することができる。
【図面の簡単な説明】
第１図は本発明の電圧検知回路の一実施例の回路図、第
２図は上記実施例に用いるMIS厚膜トランジスタの断面
図、第３図は上記厚膜トランジスタの温度依存性を示す
図、第４図は本発明の他の実施例の回路図、第５図は第
２の負荷がある場合とない場合の電源電圧依存性を比較
して示す図である。 １……負荷、２……電圧検知部、３……論理ゲート、４
……入力端子、５……出力端子、６……エピタキシャル
層、７……フィールド酸化膜、8,9……拡散層（ソー
ス、ドレイン）、10……ゲート絶縁厚膜、11……ゲート
絶縁薄膜、12……ゲート、13……第２の負荷。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−127165（ＪＰ，Ａ) 特公 昭51−20871（ＪＰ，Ｂ１) Ｗ．Ｍａｌｙ著 小田俊理訳，「図説超 ＬＳＩ工学」，1990年12月５日発行，啓学 出版株式会社，ｐ142−143

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】定電圧電源と基準電位との間に負荷とMIS
    厚膜トランジスタとを直列接続し、前記負荷と前記MIS
    厚膜トランジスタとの接続点の電位を論理ゲートの入力
    端子に加え、前記MIS厚膜トランジスタに入力される被
    検知電圧が所定の値に達したとき、前記接続点の電位に
    より前記論理ゲートの出力値を反転させるように構成
    し、 前記MIS厚膜トランジスタのゲート絶縁厚膜をフィール
    ド酸化膜と同等以上の厚みとなしたことを特徴とする電
    圧検知回路。
  2. 【請求項２】厚膜トランジスタと並列に第２の負荷を接
    続したことを特徴とする特許請求の範囲第１項記載の電
    圧検知回路。
JP62122932A 1987-05-20 1987-05-20 電圧検知回路 Expired - Fee Related JPH0740050B2 (ja)

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