JPH08203269A - 内部電圧発生回路、半導体記憶装置および消費電流測定方法 - Google Patents
内部電圧発生回路、半導体記憶装置および消費電流測定方法Info
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- JPH08203269A JPH08203269A JP7008426A JP842695A JPH08203269A JP H08203269 A JPH08203269 A JP H08203269A JP 7008426 A JP7008426 A JP 7008426A JP 842695 A JP842695 A JP 842695A JP H08203269 A JPH08203269 A JP H08203269A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 配線の切断をすることなく内部電圧発生回路
を停止させ、半導体記憶装置の待機時における内部電圧
発生回路の消費電流を測定することである。 【構成】 この基板電圧発生回路（内部電圧発生回路）
は、オスシレータ１、ｐチャネルトランジスタ３、ＡＮ
Ｄ回路５およびポンプ回路７を備える。基板電圧発生回
路の停止は、オスシレータ１に接続されたｐチャネルト
ランジスタ３およびＡＮＤ回路５にそれぞれストップ信
号Ｓ、／Ｓを入力し、オスシレータ１への電源電圧の供
給およびオスシレータ１の出力の経路を断つことにより
行なう。半導体記憶装置の待機時における消費電流を求
める場合は、上述のようにして基板電圧発生回路の動作
を停止させる前と後の待機時における半導体記憶装置全
体の消費電流を測定し、その差を計算することにより基
板電圧発生回路の消費電流を求める。このため配線の切
断による弊害を防止することができる。
を停止させ、半導体記憶装置の待機時における内部電圧
発生回路の消費電流を測定することである。 【構成】 この基板電圧発生回路（内部電圧発生回路）
は、オスシレータ１、ｐチャネルトランジスタ３、ＡＮ
Ｄ回路５およびポンプ回路７を備える。基板電圧発生回
路の停止は、オスシレータ１に接続されたｐチャネルト
ランジスタ３およびＡＮＤ回路５にそれぞれストップ信
号Ｓ、／Ｓを入力し、オスシレータ１への電源電圧の供
給およびオスシレータ１の出力の経路を断つことにより
行なう。半導体記憶装置の待機時における消費電流を求
める場合は、上述のようにして基板電圧発生回路の動作
を停止させる前と後の待機時における半導体記憶装置全
体の消費電流を測定し、その差を計算することにより基
板電圧発生回路の消費電流を求める。このため配線の切
断による弊害を防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は、内部電圧発生回路、半
導体記憶装置および消費電流測定方法に関し、特に、配
線の切断をすることなく内部電圧発生回路を停止させ、
半導体記憶装置の待機時における内部電圧発生回路の消
費電流の測定が可能な内部電圧発生回路、半導体記憶装
置および消費電流測定方法に関する。
導体記憶装置および消費電流測定方法に関し、特に、配
線の切断をすることなく内部電圧発生回路を停止させ、
半導体記憶装置の待機時における内部電圧発生回路の消
費電流の測定が可能な内部電圧発生回路、半導体記憶装
置および消費電流測定方法に関する。
【０００２】
【従来の技術】ダイナミックＲＡＭ等の半導体記憶装置
は、内部で特定の電圧を発生するための複数の内部電圧
発生回路を備える。
は、内部で特定の電圧を発生するための複数の内部電圧
発生回路を備える。
【０００３】図７は、一般的な半導体記憶装置の内部電
圧発生部を示す概略ブロック図である。
圧発生部を示す概略ブロック図である。
【０００４】図７において、半導体記憶装置の内部電圧
発生部は、外部電源電位と接続電位との間に並列に接続
された、基板電圧発生回路７３、内部電源電圧発生回路
７５、１／２ＶCC発生回路７７および昇圧電圧発生回路
７９からなる。なお、矢印ａについては後で説明する。
発生部は、外部電源電位と接続電位との間に並列に接続
された、基板電圧発生回路７３、内部電源電圧発生回路
７５、１／２ＶCC発生回路７７および昇圧電圧発生回路
７９からなる。なお、矢印ａについては後で説明する。
【０００５】まず、基板電圧発生回路７３は、半導体記
憶装置のｐ型シリコン基板などに印加する負電圧を発生
する。
憶装置のｐ型シリコン基板などに印加する負電圧を発生
する。
【０００６】図８は、従来の基板電圧発生回路の詳細を
示す回路図である。図８において、基板電圧発生回路
は、オスシレータ１およびポンプ回路７を備える。オス
シレータ１は、ｐチャネルトランジスタ９およびｎチャ
ネルトランジスタ１１からなるインバータ１３を７つ備
える。インバータ１３は直列に接続される。なお、イン
バータ１３は奇数個であればよい。
示す回路図である。図８において、基板電圧発生回路
は、オスシレータ１およびポンプ回路７を備える。オス
シレータ１は、ｐチャネルトランジスタ９およびｎチャ
ネルトランジスタ１１からなるインバータ１３を７つ備
える。インバータ１３は直列に接続される。なお、イン
バータ１３は奇数個であればよい。
【０００７】オスシレータ１の出力ノードＮ１は、ポン
プ回路７に接続されるとともに、入力ノードＮ２にも接
続される。インバータ１３は奇数段接続されているた
め、入力ノードＮ２から「Ｈ」レベルの信号がオスシレ
ータ１に入力されると出力ノードＮ１の出力は「Ｌ」レ
ベルになる。さらに、出力ノードＮ１と入力ノードＮ２
は接続されているため、「Ｌ」レベルの信号がオスシレ
ータ１に入力されることになり、出力ノードＮ１に
「Ｈ」レベルの信号が出力される。オスシレータ１は、
以上の動作を繰り返しパルス信号をポンプ回路７に入力
する。
プ回路７に接続されるとともに、入力ノードＮ２にも接
続される。インバータ１３は奇数段接続されているた
め、入力ノードＮ２から「Ｈ」レベルの信号がオスシレ
ータ１に入力されると出力ノードＮ１の出力は「Ｌ」レ
ベルになる。さらに、出力ノードＮ１と入力ノードＮ２
は接続されているため、「Ｌ」レベルの信号がオスシレ
ータ１に入力されることになり、出力ノードＮ１に
「Ｈ」レベルの信号が出力される。オスシレータ１は、
以上の動作を繰り返しパルス信号をポンプ回路７に入力
する。
【０００８】ポンプ回路７は、２つのインバータ１３、
コンデンサ１５，１６、ｐチャネルトランジスタ１７お
よびｎチャネルトランジスタ１９からなる。
コンデンサ１５，１６、ｐチャネルトランジスタ１７お
よびｎチャネルトランジスタ１９からなる。
【０００９】ノードＮ３およびＡ点の電圧は、最初は０
Ｖである。オスシレータ１からポンプ回路７へ「Ｌ」レ
ベルの信号が入力されると、コンデンサ１５によりノー
ドＮ３は負のレベルになる。このとき、ノードＮ４はコ
ンデンサ１６により「Ｈ」レベルになるため、ｎチャネ
ルトランジスタ１９は、オンしており、電子が図示しな
い基板に供給される。すなわち、Ａ点の電位は少し負に
なる。
Ｖである。オスシレータ１からポンプ回路７へ「Ｌ」レ
ベルの信号が入力されると、コンデンサ１５によりノー
ドＮ３は負のレベルになる。このとき、ノードＮ４はコ
ンデンサ１６により「Ｈ」レベルになるため、ｎチャネ
ルトランジスタ１９は、オンしており、電子が図示しな
い基板に供給される。すなわち、Ａ点の電位は少し負に
なる。
【００１０】次に、オスシレータ１からポンプ回路７へ
「Ｈ」レベルの信号が入力されると、コンデンサ１５に
よりノードＮ３は「Ｈ」レベルになる。このときノード
Ｎ４は「Ｌ」レベルであるからｐチャネルトランジスタ
１７はオンしており、ノードＮ３は、ＧＮＤレベルにな
る。なお、このとき、ｎチャネルトランジスタ１９はオ
フしておりＡ点の電位は負に保たれる。以上の動作が繰
り返されることによりＡ点の電圧は徐々に負の値になっ
ていき最終的に目標とする負電圧ＶBBになる。
「Ｈ」レベルの信号が入力されると、コンデンサ１５に
よりノードＮ３は「Ｈ」レベルになる。このときノード
Ｎ４は「Ｌ」レベルであるからｐチャネルトランジスタ
１７はオンしており、ノードＮ３は、ＧＮＤレベルにな
る。なお、このとき、ｎチャネルトランジスタ１９はオ
フしておりＡ点の電位は負に保たれる。以上の動作が繰
り返されることによりＡ点の電圧は徐々に負の値になっ
ていき最終的に目標とする負電圧ＶBBになる。
【００１１】次に、図７の内部電源電圧発生回路７５
は、図示しないセンスアンプなどの内部回路に印加する
電圧を外部電源電圧を降圧して発生する。
は、図示しないセンスアンプなどの内部回路に印加する
電圧を外部電源電圧を降圧して発生する。
【００１２】また、図７の１／２ＶCC発生回路７７は、
半導体記憶装置の図示しないビット線やメモリセルのセ
ルプレートに印加する、外部電源電圧の１／２の電圧
（１／２ＶCC）または内部電源電圧の１／２の電圧を発
生する。
半導体記憶装置の図示しないビット線やメモリセルのセ
ルプレートに印加する、外部電源電圧の１／２の電圧
（１／２ＶCC）または内部電源電圧の１／２の電圧を発
生する。
【００１３】図９は、従来の１／２ＶCC発生回路の詳細
を示す回路図である。図９において、１／２ＶCC発生回
路は、抵抗２３，２５，２７，２９、ｐチャネルトラン
ジスタ３１，３３，３５，３７，３９およびｎチャネル
トランジスタ４１，４３，４５，４７，４９からなる。
を示す回路図である。図９において、１／２ＶCC発生回
路は、抵抗２３，２５，２７，２９、ｐチャネルトラン
ジスタ３１，３３，３５，３７，３９およびｎチャネル
トランジスタ４１，４３，４５，４７，４９からなる。
【００１４】ｐチャネルトランジスタ３１，３３はダイ
オード接続され、抵抗２３，２５の値も等しいため、ノ
ードＮ５の電圧は外部電源電圧ｅｘｔＶCCの１／２の電
圧（１／２ＶCC）よりもｐチャネルトランジスタのしき
い値電圧分低くなっている。
オード接続され、抵抗２３，２５の値も等しいため、ノ
ードＮ５の電圧は外部電源電圧ｅｘｔＶCCの１／２の電
圧（１／２ＶCC）よりもｐチャネルトランジスタのしき
い値電圧分低くなっている。
【００１５】また、ｎチャネルトランジスタ４１，４３
はダイオード接続され、抵抗２７，２９の値も等しいた
め、ノードＮ６の電圧は１／２ＶCCよりもｎチャネルト
ランジスタのしきい値電圧分高くなっている。
はダイオード接続され、抵抗２７，２９の値も等しいた
め、ノードＮ６の電圧は１／２ＶCCよりもｎチャネルト
ランジスタのしきい値電圧分高くなっている。
【００１６】したがって、出力ノードＮ７の電圧が１／
２ＶCCを超えるとｐチャネルトランジスタ３９、ｎチャ
ネルトランジスタ４７，４９がオンし、ノードＮ７が１
／２ＶCCになるまで放電を行なう。
２ＶCCを超えるとｐチャネルトランジスタ３９、ｎチャ
ネルトランジスタ４７，４９がオンし、ノードＮ７が１
／２ＶCCになるまで放電を行なう。
【００１７】また、出力ノードＮ７の電圧が１／２ＶCC
より下がるとｎチャネルトランジスタ４５、ｐチャネル
トランジスタ３５，３７がオンしノードＮ７の値が１／
２Ｖ CCになるまで電圧を供給する。
より下がるとｎチャネルトランジスタ４５、ｐチャネル
トランジスタ３５，３７がオンしノードＮ７の値が１／
２Ｖ CCになるまで電圧を供給する。
【００１８】これにより、出力ノードＮ７の電圧は常に
１／２ＶCCに保たれ、１／２ＶCC発生回路は、１／２Ｖ
CCをセルプレート等に供給する。
１／２ＶCCに保たれ、１／２ＶCC発生回路は、１／２Ｖ
CCをセルプレート等に供給する。
【００１９】なお、内部電源電圧の１／２の電圧を発生
する場合は、抵抗２３，２７、ｐチャネルトランジスタ
３５，３７のドレインを内部電源電圧のノードに接続す
る。
する場合は、抵抗２３，２７、ｐチャネルトランジスタ
３５，３７のドレインを内部電源電圧のノードに接続す
る。
【００２０】さらに、図７の昇圧電圧発生回路７９は、
データの読込、書込時に図示しないワード線などに印加
する電圧を外部電源電圧を昇圧して発生する。
データの読込、書込時に図示しないワード線などに印加
する電圧を外部電源電圧を昇圧して発生する。
【００２１】通常、半導体記憶装置の待機時において
も、これらの内部電圧発生回路は動作させておき、半導
体記憶装置の動作時に備える必要がある。このため、待
機時においても内部電圧発生回路は電流を消費する。
も、これらの内部電圧発生回路は動作させておき、半導
体記憶装置の動作時に備える必要がある。このため、待
機時においても内部電圧発生回路は電流を消費する。
【００２２】図１０は、半導体記憶装置の消費電流と時
間との関係を示す図である。図１０（ａ）はロウ系動作
を司る行アドレスストローブ信号／ＲＡＳの波形を示
す。図１０（ｂ）は、コラム系の動作を司る列アドレス
ストローブ信号／ＣＡＳの波形を示す。図１０（ｃ）
は、半導体記憶装置の消費電流と時間との関係を示して
いる。横軸は時間、縦軸は電流である。
間との関係を示す図である。図１０（ａ）はロウ系動作
を司る行アドレスストローブ信号／ＲＡＳの波形を示
す。図１０（ｂ）は、コラム系の動作を司る列アドレス
ストローブ信号／ＣＡＳの波形を示す。図１０（ｃ）
は、半導体記憶装置の消費電流と時間との関係を示して
いる。横軸は時間、縦軸は電流である。
【００２３】図１０（ａ）、（ｂ）に示すように、／Ｒ
ＡＳまたは／ＣＡＳが立下がり半導体記憶装置が動作し
ているときは図１０（ｃ）に示すように消費電流は大き
くなる。また、図１０（ｃ）に示すように／ＲＡＳおよ
び／ＣＡＳが立上がり半導体記憶装置が待機状態にある
ときでも数μＡ〜数百μＡの消費電流が流れている。
ＡＳまたは／ＣＡＳが立下がり半導体記憶装置が動作し
ているときは図１０（ｃ）に示すように消費電流は大き
くなる。また、図１０（ｃ）に示すように／ＲＡＳおよ
び／ＣＡＳが立上がり半導体記憶装置が待機状態にある
ときでも数μＡ〜数百μＡの消費電流が流れている。
【００２４】これは、図７に示した基板電圧発生回路７
３などの複数の内部電圧発生回路が消費する電流であ
る。このため、半導体記憶装置の待機時における消費電
流値の仕様が規定されている。また、半導体記憶装置の
待機時における消費電流が低ければ低いほど、需要が多
くなる。さらに、半導体記憶装置の待機時における消費
電流が多いときに、各内部電圧発生回路の消費電流を知
ることは、内部電圧発生回路に原因があるのか、あるい
は、製造上の不具合かを知る上でも意味が大きい。
３などの複数の内部電圧発生回路が消費する電流であ
る。このため、半導体記憶装置の待機時における消費電
流値の仕様が規定されている。また、半導体記憶装置の
待機時における消費電流が低ければ低いほど、需要が多
くなる。さらに、半導体記憶装置の待機時における消費
電流が多いときに、各内部電圧発生回路の消費電流を知
ることは、内部電圧発生回路に原因があるのか、あるい
は、製造上の不具合かを知る上でも意味が大きい。
【００２５】また、待機時の半導体記憶装置は、内部電
圧発生回路の通常の消費電流を除いて、異物などによる
ビット線とＧＮＤ線や電源線との短絡などがないとき
は、電源投入後に定常状態に落着くまでの間、または、
ビット線とセルノードとの容量結合による電圧の変動を
定常状態に戻すまでの間しか電流を流さない。しかし、
異物などによるビット線と電源線やＧＮＤ線などとの短
絡があって、ビット線などの電圧が高すぎたり、低すぎ
たりすると定常的に電流パスを生じ、通常の製品（半導
体記憶装置）より待機時における消費電流が増える。
圧発生回路の通常の消費電流を除いて、異物などによる
ビット線とＧＮＤ線や電源線との短絡などがないとき
は、電源投入後に定常状態に落着くまでの間、または、
ビット線とセルノードとの容量結合による電圧の変動を
定常状態に戻すまでの間しか電流を流さない。しかし、
異物などによるビット線と電源線やＧＮＤ線などとの短
絡があって、ビット線などの電圧が高すぎたり、低すぎ
たりすると定常的に電流パスを生じ、通常の製品（半導
体記憶装置）より待機時における消費電流が増える。
【００２６】この場合、特に、１／２ＶCC発生回路の電
流が原因となっていることがある。このため、１／２Ｖ
CC発生回路の消費電流を確認する必要を生じる。
流が原因となっていることがある。このため、１／２Ｖ
CC発生回路の消費電流を確認する必要を生じる。
【００２７】以上のように、半導体記憶装置の開発時、
改良時、製品（半導体記憶装置）の製造時などに、半導
体記憶装置の待機時の消費電流の要因を分析するため
に、複数の内部電圧発生回路のそれぞれの消費電流を知
ることは、重要である。
改良時、製品（半導体記憶装置）の製造時などに、半導
体記憶装置の待機時の消費電流の要因を分析するため
に、複数の内部電圧発生回路のそれぞれの消費電流を知
ることは、重要である。
【００２８】図１１は、従来の、半導体記憶装置の待機
時における内部電圧発生回路の消費電流を測定する方法
を説明するための半導体記憶装置の周辺部を示す概略図
である。
時における内部電圧発生回路の消費電流を測定する方法
を説明するための半導体記憶装置の周辺部を示す概略図
である。
【００２９】図１１において、外部電源パッド８１から
外部電源電圧がアルミニウム線８３を通して、内部電圧
発生回路８５やその他の回路に供給される。
外部電源電圧がアルミニウム線８３を通して、内部電圧
発生回路８５やその他の回路に供給される。
【００３０】従来の、半導体記憶装置の待機時における
内部電圧発生回路８５の消費電流を測定する方法を説明
する。
内部電圧発生回路８５の消費電流を測定する方法を説明
する。
【００３１】最初に、待機時における半導体記憶装置全
体の消費電流を測定する。次に、ＦＩＢやレーザカッタ
ーを使用して矢印ａで示すアルミニウム線８３を物理的
に切断した後に（内部電圧発生回路８５への電圧を供給
する経路を断った後に）、半導体記憶装置の待機時にお
ける全体の消費電流を測定する。そして、アルミニウム
線の切断前と後の消費電流の差を求める。この差が、内
部電圧発生回路８５での消費電流となる。
体の消費電流を測定する。次に、ＦＩＢやレーザカッタ
ーを使用して矢印ａで示すアルミニウム線８３を物理的
に切断した後に（内部電圧発生回路８５への電圧を供給
する経路を断った後に）、半導体記憶装置の待機時にお
ける全体の消費電流を測定する。そして、アルミニウム
線の切断前と後の消費電流の差を求める。この差が、内
部電圧発生回路８５での消費電流となる。
【００３２】図１１の半導体記憶装置では、１つの内部
電圧発生回路８５しか図示していないが、実際には、図
７に示したように複数の内部電圧発生回路を備えてい
る。図７において内部電源電圧発生回路７５の消費電流
を測定したい場合は、半導体記憶装置の待機時における
全体の消費電流を測定した後、図７の矢印ａで示す電源
線を切断し、さらに全体の消費電流を測定する。そし
て、矢印ａの電源線を切断する前と後の消費電流の差を
求める。この差が内部電源電圧発生回路７５の待機時の
消費電流である。
電圧発生回路８５しか図示していないが、実際には、図
７に示したように複数の内部電圧発生回路を備えてい
る。図７において内部電源電圧発生回路７５の消費電流
を測定したい場合は、半導体記憶装置の待機時における
全体の消費電流を測定した後、図７の矢印ａで示す電源
線を切断し、さらに全体の消費電流を測定する。そし
て、矢印ａの電源線を切断する前と後の消費電流の差を
求める。この差が内部電源電圧発生回路７５の待機時の
消費電流である。
【００３３】
【発明が解決しようとする課題】以上ように、従来は、
待機時における半導体記憶装置の内部電圧発生回路の消
費電流を測定するために、基板電圧発生回路や１／２Ｖ
CC発生回路などの内部電圧発生回路を停止させるときに
は、各内部電圧発生回路への電源電圧を供給するアルミ
ニウム線を切断していた。このため、基板に傷がついた
り、隣接する配線との短絡が生じ、半導体記憶装置の待
機時における内部電圧発生回路の消費電流が測定できな
いことがあった。
待機時における半導体記憶装置の内部電圧発生回路の消
費電流を測定するために、基板電圧発生回路や１／２Ｖ
CC発生回路などの内部電圧発生回路を停止させるときに
は、各内部電圧発生回路への電源電圧を供給するアルミ
ニウム線を切断していた。このため、基板に傷がついた
り、隣接する配線との短絡が生じ、半導体記憶装置の待
機時における内部電圧発生回路の消費電流が測定できな
いことがあった。
【００３４】また、配線を切断しているため、測定のた
びに新しい半導体記憶装置に変えなければならず、半導
体記憶装置の特性を正確に把握することができなかっ
た。すなわち、半導体記憶装置の待機時における複数の
内部電圧発生回路のそれぞれについて、同一の半導体記
憶装置を用いた消費電流の測定ができなかった。
びに新しい半導体記憶装置に変えなければならず、半導
体記憶装置の特性を正確に把握することができなかっ
た。すなわち、半導体記憶装置の待機時における複数の
内部電圧発生回路のそれぞれについて、同一の半導体記
憶装置を用いた消費電流の測定ができなかった。
【００３５】また、同一の半導体記憶装置について、内
部電圧発生回路の消費電流以外の半導体記憶装置の特性
を調べることができず、一貫した半導体記憶装置の特性
を把握することができなかった。さらに、消費電流の測
定のたびに半導体記憶装置を変えるため、内部電圧発生
回路の消費電流などの半導体記憶装置の特性を把握する
ためのコストが高かった。
部電圧発生回路の消費電流以外の半導体記憶装置の特性
を調べることができず、一貫した半導体記憶装置の特性
を把握することができなかった。さらに、消費電流の測
定のたびに半導体記憶装置を変えるため、内部電圧発生
回路の消費電流などの半導体記憶装置の特性を把握する
ためのコストが高かった。
【００３６】本発明は、以上のような問題点を解決する
ためになされたもので、配線の切断をすることなく内部
電圧発生回路を停止させることができる内部電圧発生回
路を提供することを目的とする。
ためになされたもので、配線の切断をすることなく内部
電圧発生回路を停止させることができる内部電圧発生回
路を提供することを目的とする。
【００３７】さらに、この発明の他の目的は、配線の切
断をすることなく内部電圧発生回路を停止させ、半導体
記憶装置の待機時における内部電圧発生回路の消費電流
の測定が可能な半導体記憶装置を提供することである。
断をすることなく内部電圧発生回路を停止させ、半導体
記憶装置の待機時における内部電圧発生回路の消費電流
の測定が可能な半導体記憶装置を提供することである。
【００３８】さらに、この発明の他の目的は、配線の切
断をすることなく内部電圧発生回路を停止させ、半導体
記憶装置の待機時における内部電圧発生回路の消費電流
の測定が可能な消費電流測定方法を提供することであ
る。
断をすることなく内部電圧発生回路を停止させ、半導体
記憶装置の待機時における内部電圧発生回路の消費電流
の測定が可能な消費電流測定方法を提供することであ
る。
【００３９】
【課題を解決するための手段】本発明の請求項１の内部
電圧発生回路は、半導体記憶装置の待機時においても動
作状態にある内部電圧発生手段と、特定の信号に応じ
て、内部電圧発生手段の動作を停止させる停止手段とを
備える。
電圧発生回路は、半導体記憶装置の待機時においても動
作状態にある内部電圧発生手段と、特定の信号に応じ
て、内部電圧発生手段の動作を停止させる停止手段とを
備える。
【００４０】本発明の請求項２の内部電圧発生回路は、
請求項１の内部電圧発生回路において、内部電圧発生手
段として、半導体記憶装置を構成する導電型トランジス
タの基板に電圧を印加する基板電圧発生手段を備えるも
のである。
請求項１の内部電圧発生回路において、内部電圧発生手
段として、半導体記憶装置を構成する導電型トランジス
タの基板に電圧を印加する基板電圧発生手段を備えるも
のである。
【００４１】本発明の請求項３の内部電圧発生回路は、
請求項１の内部電圧発生回路において、内部電圧発生手
段として半導体記憶装置のメモリセルのセルプレート電
圧を発生するセルプレート電圧発生手段を備えるもので
ある。
請求項１の内部電圧発生回路において、内部電圧発生手
段として半導体記憶装置のメモリセルのセルプレート電
圧を発生するセルプレート電圧発生手段を備えるもので
ある。
【００４２】本発明の請求項４の半導体記憶装置は、半
導体記憶装置の待機時においても動作状態にあり、情報
の読込および書込に必要な用途の異なる内部電圧を発生
する複数の内部電圧発生回路を備え、内部電圧発生回路
の各々は、半導体記憶装置の待機時においても動作状態
にある内部電圧発生手段と、特定の信号に応じて、内部
電圧発生手段の動作を停止させる停止手段とを含む。
導体記憶装置の待機時においても動作状態にあり、情報
の読込および書込に必要な用途の異なる内部電圧を発生
する複数の内部電圧発生回路を備え、内部電圧発生回路
の各々は、半導体記憶装置の待機時においても動作状態
にある内部電圧発生手段と、特定の信号に応じて、内部
電圧発生手段の動作を停止させる停止手段とを含む。
【００４３】本発明の請求項５の半導体記憶装置は、請
求項４の半導体記憶装置において特定の信号を発生する
信号発生手段をさらに備えたものである。
求項４の半導体記憶装置において特定の信号を発生する
信号発生手段をさらに備えたものである。
【００４４】本発明の請求項６の半導体記憶装置は、請
求項４の半導体記憶装置において、内部電圧発生手段を
停止させる特定の信号を半導体記憶装置の外部から入力
する。
求項４の半導体記憶装置において、内部電圧発生手段を
停止させる特定の信号を半導体記憶装置の外部から入力
する。
【００４５】本発明の請求項７の半導体記憶装置は、請
求項４の半導体記憶装置において、内部電圧発生手段と
して、半導体記憶装置を構成する導電型トランジスタの
基板に電圧を印加する基板電圧発生手段を備える。
求項４の半導体記憶装置において、内部電圧発生手段と
して、半導体記憶装置を構成する導電型トランジスタの
基板に電圧を印加する基板電圧発生手段を備える。
【００４６】本発明の請求項８の半導体記憶装置は請求
項４の半導体記憶装置において、内部電圧発生手段とし
て、半導体記憶装置のメモリセルのセルプレート電圧を
発生するセルプレート電圧発生手段を備える。
項４の半導体記憶装置において、内部電圧発生手段とし
て、半導体記憶装置のメモリセルのセルプレート電圧を
発生するセルプレート電圧発生手段を備える。
【００４７】本発明の請求項９の半導体記憶装置は、請
求項５の半導体記憶装置において、半導体記憶装置の内
部信号が特定のタイミングになり、かつ、特定の電圧値
を有する電圧信号が入力されたときに特定の信号を発生
する信号発生手段を備える。
求項５の半導体記憶装置において、半導体記憶装置の内
部信号が特定のタイミングになり、かつ、特定の電圧値
を有する電圧信号が入力されたときに特定の信号を発生
する信号発生手段を備える。
【００４８】本発明の請求項１０の消費電流測定方法
は、半導体記憶装置の待機時における消費電流を測定す
るステップと、半導体記憶装置の待機時において、動作
状態にある複数の内部電圧発生回路のうち、いずれか１
つの内部電圧発生回路を特定の電気信号により停止させ
た後、半導体記憶装置の消費電流を測定するステップ
と、１つの内部電圧発生回路を停止させる前の半導体記
憶装置の消費電流と１つの内部電圧発生回路を停止させ
た後の半導体記憶装置の消費電流との差を計算すること
により、１つの内部電圧発生回路の半導体記憶装置の待
機時における消費電流を算出するステップとを含む。
は、半導体記憶装置の待機時における消費電流を測定す
るステップと、半導体記憶装置の待機時において、動作
状態にある複数の内部電圧発生回路のうち、いずれか１
つの内部電圧発生回路を特定の電気信号により停止させ
た後、半導体記憶装置の消費電流を測定するステップ
と、１つの内部電圧発生回路を停止させる前の半導体記
憶装置の消費電流と１つの内部電圧発生回路を停止させ
た後の半導体記憶装置の消費電流との差を計算すること
により、１つの内部電圧発生回路の半導体記憶装置の待
機時における消費電流を算出するステップとを含む。
【００４９】
【作用】請求項１の内部電圧発生回路は、内部電圧発生
手段へ電流を供給する配線を切断することなく、特定の
信号により電気的に内部電圧発生手段の動作を停止させ
ることができる。
手段へ電流を供給する配線を切断することなく、特定の
信号により電気的に内部電圧発生手段の動作を停止させ
ることができる。
【００５０】請求項２の内部電圧発生回路は、基板電圧
発生回路へ電流を供給する配線を切断することなく特定
の信号により電気的に基板電圧発生手段の動作を停止さ
せることができる。
発生回路へ電流を供給する配線を切断することなく特定
の信号により電気的に基板電圧発生手段の動作を停止さ
せることができる。
【００５１】請求項３の内部電圧発生回路は、セルプレ
ート電圧発生回路へ電流を供給する配線を切断すること
なく、特定の信号により電気的にセルプレート電圧発生
手段の動作を停止させることができる。
ート電圧発生回路へ電流を供給する配線を切断すること
なく、特定の信号により電気的にセルプレート電圧発生
手段の動作を停止させることができる。
【００５２】請求項４の半導体記憶装置は、複数の内部
電圧発生回路のうち、１つの内部電圧発生回路の内部電
圧発生手段へ電流を供給する配線を切断することなく特
定の信号により内部電圧発生手段を電気的に停止させる
ことができる。
電圧発生回路のうち、１つの内部電圧発生回路の内部電
圧発生手段へ電流を供給する配線を切断することなく特
定の信号により内部電圧発生手段を電気的に停止させる
ことができる。
【００５３】本発明の請求項５の半導体記憶装置は、内
部電圧発生回路の内部電圧発生手段を停止させるための
特定の信号を発生する信号発生手段を内部に備えるた
め、半導体記憶装置の内部信号を利用して、特定の信号
を発生することができる。
部電圧発生回路の内部電圧発生手段を停止させるための
特定の信号を発生する信号発生手段を内部に備えるた
め、半導体記憶装置の内部信号を利用して、特定の信号
を発生することができる。
【００５４】本発明の請求項６の半導体記憶装置は、内
部電圧発生回路の内部電圧発生手段を停止させる特定の
信号を半導体記憶装置の外部から入力するため、半導体
記憶装置の面積上の節約ができる。
部電圧発生回路の内部電圧発生手段を停止させる特定の
信号を半導体記憶装置の外部から入力するため、半導体
記憶装置の面積上の節約ができる。
【００５５】本発明の請求項７の半導体記憶装置は、用
途の異なる複数の内部電圧発生回路のうち、１つの内部
電圧発生回路の基板電圧発生手段を、基板電圧発生手段
へ電流を供給する配線を切断することなく特定の信号に
より電気的に停止させることができる。
途の異なる複数の内部電圧発生回路のうち、１つの内部
電圧発生回路の基板電圧発生手段を、基板電圧発生手段
へ電流を供給する配線を切断することなく特定の信号に
より電気的に停止させることができる。
【００５６】本発明の請求項８の半導体記憶装置は、用
途の異なる複数の内部電圧発生回路のうち、１つの内部
電圧発生回路のセルプレート電圧発生手段を、セルプレ
ート電圧発生手段へ電流を供給する配線を切断すること
なく特定の信号により電気的に停止させることができ
る。
途の異なる複数の内部電圧発生回路のうち、１つの内部
電圧発生回路のセルプレート電圧発生手段を、セルプレ
ート電圧発生手段へ電流を供給する配線を切断すること
なく特定の信号により電気的に停止させることができ
る。
【００５７】本発明の請求項９の半導体記憶装置は、情
報の読込、書込という半導体記憶装置本来の動作では通
常使用しないタイミングと電圧値を用いて内部電圧発生
手段を停止させるための特定の信号を発生させる。
報の読込、書込という半導体記憶装置本来の動作では通
常使用しないタイミングと電圧値を用いて内部電圧発生
手段を停止させるための特定の信号を発生させる。
【００５８】本発明の請求項１０の消費電流測定方法
は、複数の内部電圧発生回路のうちの１つの内部電圧発
生回路の動作を特定の信号により電気的に停止させる前
と後での半導体記憶装置の待機時における消費電流を測
定し、その差を計算することにより停止させた内部電圧
発生回路の消費電流を算出する。
は、複数の内部電圧発生回路のうちの１つの内部電圧発
生回路の動作を特定の信号により電気的に停止させる前
と後での半導体記憶装置の待機時における消費電流を測
定し、その差を計算することにより停止させた内部電圧
発生回路の消費電流を算出する。
【００５９】
【実施例】以下、本発明による内部電圧発生回路、半導
体記憶装置および消費電流測定方法について図面を参照
しながら説明する。
体記憶装置および消費電流測定方法について図面を参照
しながら説明する。
【００６０】（第１の実施例）図１は、本発明の第１の
実施例による内部電圧発生回路としての基板電圧発生回
路の詳細を示す回路図である。
実施例による内部電圧発生回路としての基板電圧発生回
路の詳細を示す回路図である。
【００６１】図１において、第１の実施例による基板電
圧発生回路はオスシレータ１、ｐチャネルトランジスタ
３、ＡＮＤ回路５およびポンプ回路７からなる。
圧発生回路はオスシレータ１、ｐチャネルトランジスタ
３、ＡＮＤ回路５およびポンプ回路７からなる。
【００６２】オスシレータ１およびポンプ回路７の構成
および動作については図８に示した従来の基板電圧発生
回路と同様であるので、その説明を省略する。
および動作については図８に示した従来の基板電圧発生
回路と同様であるので、その説明を省略する。
【００６３】第１の実施例による基板電圧発生回路にお
いて、ｐチャネルトランジスタ３のドレインは外部電源
に、ソースはオスシレータ１を構成する奇数段のインバ
ータ１３の電源側端子に共通に接続される。そして、オ
スシレータ１の動作を停止させる場合は、ｐチャネルト
ランジスタ３のゲートに「Ｈ」レベルのストップ信号Ｓ
を入力し、外部電源電圧ｅｘｔＶCCの各インバータ１３
への供給をストップする。それと同時に、オスシレータ
１からポンプ回路７への入力をストップさせるため、Ａ
ＮＤ回路５に「Ｌ」レベルのストップ信号／Ｓを入力す
る。このようにして、オスシレータ１およびポンプ回路
７の動作を停止させる。すなわち、基板電圧発生回路の
動作を停止させる。
いて、ｐチャネルトランジスタ３のドレインは外部電源
に、ソースはオスシレータ１を構成する奇数段のインバ
ータ１３の電源側端子に共通に接続される。そして、オ
スシレータ１の動作を停止させる場合は、ｐチャネルト
ランジスタ３のゲートに「Ｈ」レベルのストップ信号Ｓ
を入力し、外部電源電圧ｅｘｔＶCCの各インバータ１３
への供給をストップする。それと同時に、オスシレータ
１からポンプ回路７への入力をストップさせるため、Ａ
ＮＤ回路５に「Ｌ」レベルのストップ信号／Ｓを入力す
る。このようにして、オスシレータ１およびポンプ回路
７の動作を停止させる。すなわち、基板電圧発生回路の
動作を停止させる。
【００６４】ここで、この発明の第１の実施例による半
導体記憶装置の待機時における基板電圧発生回路の消費
電流を測定する方法について説明する。
導体記憶装置の待機時における基板電圧発生回路の消費
電流を測定する方法について説明する。
【００６５】最初に待機時における半導体記憶装置の全
体の消費電流を測定する。なお、半導体記憶装置には、
基板電圧発生回路以外にも待機時に動作状態にある複数
の内部電圧発生回路を備える。次に、上述のように、ス
トップ信号Ｓ，／Ｓによって電気的に基板電圧発生回路
を停止させ、待機時における半導体記憶装置全体の消費
電流を測定する。そして、基板電圧発生回路を停止する
前と後の半導体記憶装置全体の消費電流の差を求める。
この消費電流の差が基板電圧発生回路の半導体記憶装置
の待機時における消費電流である。
体の消費電流を測定する。なお、半導体記憶装置には、
基板電圧発生回路以外にも待機時に動作状態にある複数
の内部電圧発生回路を備える。次に、上述のように、ス
トップ信号Ｓ，／Ｓによって電気的に基板電圧発生回路
を停止させ、待機時における半導体記憶装置全体の消費
電流を測定する。そして、基板電圧発生回路を停止する
前と後の半導体記憶装置全体の消費電流の差を求める。
この消費電流の差が基板電圧発生回路の半導体記憶装置
の待機時における消費電流である。
【００６６】以上ように第１の実施例においては、配線
を切断することなく基板電圧発生回路を特定の電気信号
により停止させ、基板電圧発生回路の消費電流を測定す
る。
を切断することなく基板電圧発生回路を特定の電気信号
により停止させ、基板電圧発生回路の消費電流を測定す
る。
【００６７】その結果、基板の損傷などにより、待機時
における基板電圧発生回路の消費電流が測定できなくな
るという弊害を防止することができる。すなわち製品開
発時や改良時に容易に基板電圧発生回路の消費電流を測
定することができる。
における基板電圧発生回路の消費電流が測定できなくな
るという弊害を防止することができる。すなわち製品開
発時や改良時に容易に基板電圧発生回路の消費電流を測
定することができる。
【００６８】さらに、配線の切断をしないので、基板電
圧発生回路の消費電流の測定をした後でも同一の半導体
記憶装置を用いて他の内部電圧発生回路の消費電流の測
定や半導体記憶装置のその他の特性を調べることができ
る。また、消費電流の測定などの半導体記憶装置の特性
を調べる場合のコストも低減できる。
圧発生回路の消費電流の測定をした後でも同一の半導体
記憶装置を用いて他の内部電圧発生回路の消費電流の測
定や半導体記憶装置のその他の特性を調べることができ
る。また、消費電流の測定などの半導体記憶装置の特性
を調べる場合のコストも低減できる。
【００６９】（第２の実施例）図２は本発明の第２の実
施例による内部電圧発生回路としての基板電圧発生回路
を示す概略図である。
施例による内部電圧発生回路としての基板電圧発生回路
を示す概略図である。
【００７０】図２において、第２の実施例による基板電
圧発生回路は、オスシレータ２０およびポンプ回路７か
らなる。ポンプ回路７の構成および動作は、図８に示し
た従来の基板電圧発生回路のポンプ回路７と同様であ
る。オスシレータ２０は、直列に接続された偶数個のイ
ンバータ１３とＮＡＮＤ回路２１とからなる。
圧発生回路は、オスシレータ２０およびポンプ回路７か
らなる。ポンプ回路７の構成および動作は、図８に示し
た従来の基板電圧発生回路のポンプ回路７と同様であ
る。オスシレータ２０は、直列に接続された偶数個のイ
ンバータ１３とＮＡＮＤ回路２１とからなる。
【００７１】オスシレータ２０の動作を停止させる場合
は、「Ｌ」レベルのストップ信号／ＳをＮＡＮＤ回路２
１に入力する。これにより、基板電圧発生回路が停止す
ることになる。ここで、第２の実施例にしたがって半導
体記憶装置の待機時における基板電圧発生回路の消費電
流を求めるには、上述のようにストップ信号／Ｓにより
電気的に基板電圧発生回路の動作を停止させる前と後の
待機時の半導体記憶装置全体の消費電流を測定し、その
差を計算する。この差が、待機時における基板電圧発生
回路の消費電流である。なお、半導体記憶装置の待機時
には、基板電圧発生回路以外にも複数の内部電圧発生回
路が動作状態にある。以上のように第２の実施例におい
ては、配線の切断をすることなく基板電圧発生回路を特
定の電気信号により停止させ基板電圧発生回路の消費電
流を測定する。
は、「Ｌ」レベルのストップ信号／ＳをＮＡＮＤ回路２
１に入力する。これにより、基板電圧発生回路が停止す
ることになる。ここで、第２の実施例にしたがって半導
体記憶装置の待機時における基板電圧発生回路の消費電
流を求めるには、上述のようにストップ信号／Ｓにより
電気的に基板電圧発生回路の動作を停止させる前と後の
待機時の半導体記憶装置全体の消費電流を測定し、その
差を計算する。この差が、待機時における基板電圧発生
回路の消費電流である。なお、半導体記憶装置の待機時
には、基板電圧発生回路以外にも複数の内部電圧発生回
路が動作状態にある。以上のように第２の実施例におい
ては、配線の切断をすることなく基板電圧発生回路を特
定の電気信号により停止させ基板電圧発生回路の消費電
流を測定する。
【００７２】その結果、第２の実施例は、第１の実施例
と同様の効果を奏する。 （第３の実施例）図３は、本発明の第３の実施例による
内部電圧発生回路としての１／２ＶCC発生回路の詳細を
示す回路図である。
と同様の効果を奏する。 （第３の実施例）図３は、本発明の第３の実施例による
内部電圧発生回路としての１／２ＶCC発生回路の詳細を
示す回路図である。
【００７３】図３において、第３の実施例による１／２
ＶCC発生回路は、ｐチャネルトランジスタ３および１／
２ＶCC発生ユニット２２からなる。１／２ＶCC発生ユニ
ット２２の構成および動作は、図９に示した従来の１／
２ＶCC発生回路と同様であるので、その説明を省略す
る。
ＶCC発生回路は、ｐチャネルトランジスタ３および１／
２ＶCC発生ユニット２２からなる。１／２ＶCC発生ユニ
ット２２の構成および動作は、図９に示した従来の１／
２ＶCC発生回路と同様であるので、その説明を省略す
る。
【００７４】１／２ＶCC発生回路においてｐチャネルト
ランジスタ３のドレインは外部電源に、ソースは１／２
ＶCC発生ユニット２２の電源側端子に接続される。そし
て、１／２ＶCC発生ユニット２２の動作を停止させる場
合は、ｐチャネルトランジスタ３のゲートに「Ｈ」レベ
ルのストップ信号Ｓを入力し、１／２ＶCC発生ユニット
２２への外部電源電圧ｅｘｔＶCCの供給をストップす
る。これにより１／２Ｖ CC発生回路の動作が停止したこ
とになる。
ランジスタ３のドレインは外部電源に、ソースは１／２
ＶCC発生ユニット２２の電源側端子に接続される。そし
て、１／２ＶCC発生ユニット２２の動作を停止させる場
合は、ｐチャネルトランジスタ３のゲートに「Ｈ」レベ
ルのストップ信号Ｓを入力し、１／２ＶCC発生ユニット
２２への外部電源電圧ｅｘｔＶCCの供給をストップす
る。これにより１／２Ｖ CC発生回路の動作が停止したこ
とになる。
【００７５】ここで、第３の実施例にしたがって半導体
記憶装置の待機時における１／２Ｖ CC発生回路の消費電
流を求めるには、上述したようにストップ信号Ｓにより
電気的に１／２ＶCC発生ユニット２２の動作を停止させ
る前と後の待機時における半導体記憶装置全体の消費電
流を測定し、その差を計算する。この差が、待機時にお
ける半導体記憶装置の１／２ＶCC発生回路の消費電流で
ある。なお、半導体記憶装置の待機時には、１／２ＶCC
発生回路以外にも複数の内部電圧発生回路が動作状態に
ある。
記憶装置の待機時における１／２Ｖ CC発生回路の消費電
流を求めるには、上述したようにストップ信号Ｓにより
電気的に１／２ＶCC発生ユニット２２の動作を停止させ
る前と後の待機時における半導体記憶装置全体の消費電
流を測定し、その差を計算する。この差が、待機時にお
ける半導体記憶装置の１／２ＶCC発生回路の消費電流で
ある。なお、半導体記憶装置の待機時には、１／２ＶCC
発生回路以外にも複数の内部電圧発生回路が動作状態に
ある。
【００７６】以上のように第３の実施例においては、配
線の切断をすることなく１／２ＶCC発生回路を特定の電
気信号により停止させ、１／２ＶCC発生回路の消費電流
を測定する。
線の切断をすることなく１／２ＶCC発生回路を特定の電
気信号により停止させ、１／２ＶCC発生回路の消費電流
を測定する。
【００７７】その結果、第１の実施例と同様の効果を奏
する。 （第４の実施例）図４は、本発明の第４の実施例による
半導体記憶装置の内部電圧発生部を示す概略ブロック図
である。
する。 （第４の実施例）図４は、本発明の第４の実施例による
半導体記憶装置の内部電圧発生部を示す概略ブロック図
である。
【００７８】図４において、半導体記憶装置の内部電圧
発生部はストップ信号発生回路５１および内部電圧発生
回路５２からなる。内部電圧発生回路５２は、ｐチャネ
ルトランジスタ５３および内部電圧発生ユニット５５と
からなる。
発生部はストップ信号発生回路５１および内部電圧発生
回路５２からなる。内部電圧発生回路５２は、ｐチャネ
ルトランジスタ５３および内部電圧発生ユニット５５と
からなる。
【００７９】ｐチャネルトランジスタ５３は、ドレイン
が外部電源に、ソースが内部電圧発生ユニット５５の電
源側端子に接続され、ゲートにストップ信号発生回路５
１からの信号を受ける。そして、内部電圧発生ユニット
５５の動作を停止させる場合は、ｐチャネルトランジス
タ５３のゲートに「Ｈ」レベルの信号Ｓをストップ信号
発生回路５１から入力し、内部電圧発生ユニット５５へ
の電圧の供給を停止する。これにより、内部電圧発生回
路５２の動作が停止することになる。
が外部電源に、ソースが内部電圧発生ユニット５５の電
源側端子に接続され、ゲートにストップ信号発生回路５
１からの信号を受ける。そして、内部電圧発生ユニット
５５の動作を停止させる場合は、ｐチャネルトランジス
タ５３のゲートに「Ｈ」レベルの信号Ｓをストップ信号
発生回路５１から入力し、内部電圧発生ユニット５５へ
の電圧の供給を停止する。これにより、内部電圧発生回
路５２の動作が停止することになる。
【００８０】内部電圧発生ユニット５５は、図７に示し
た基板電圧発生回路７３、内部電源電圧発生回路７５、
１／２ＶCC発生回路７７および昇圧電圧発生回路７９な
どに対応する半導体記憶装置の内部で特定の電圧を発生
するための回路である。
た基板電圧発生回路７３、内部電源電圧発生回路７５、
１／２ＶCC発生回路７７および昇圧電圧発生回路７９な
どに対応する半導体記憶装置の内部で特定の電圧を発生
するための回路である。
【００８１】図４では、すべてを図示していないが、半
導体記憶装置は、ｐチャネルトランジスタ５３と上述し
たような用途の異なる内部電圧発生ユニット５５とを備
える内部電圧発生回路５２を複数設ける。
導体記憶装置は、ｐチャネルトランジスタ５３と上述し
たような用途の異なる内部電圧発生ユニット５５とを備
える内部電圧発生回路５２を複数設ける。
【００８２】たとえば、複数の内部電圧発生回路５２と
しては、図７に示す基板電圧発生回路７３に対応する基
板電圧発生ユニットとｐチャネルトランジスタとからな
る第１の内部電圧発生回路、図７に示す内部電源電圧発
生回路７５に対応する内部電源電圧発生ユニットとｐチ
ャネルトランジスタとからなる第２の内部電圧発生回
路、図７に示す１／２ＶCC発生回路７７に対応する１／
２ＶCC発生ユニットとｐチャネルトランジスタとからな
る第３の内部電圧発生回路および図７に示す昇圧電圧発
生回路７９に対応する昇圧電圧発生ユニットとｐチャネ
ルトランジスタとからなる第４の内部電圧発生回路であ
る。
しては、図７に示す基板電圧発生回路７３に対応する基
板電圧発生ユニットとｐチャネルトランジスタとからな
る第１の内部電圧発生回路、図７に示す内部電源電圧発
生回路７５に対応する内部電源電圧発生ユニットとｐチ
ャネルトランジスタとからなる第２の内部電圧発生回
路、図７に示す１／２ＶCC発生回路７７に対応する１／
２ＶCC発生ユニットとｐチャネルトランジスタとからな
る第３の内部電圧発生回路および図７に示す昇圧電圧発
生回路７９に対応する昇圧電圧発生ユニットとｐチャネ
ルトランジスタとからなる第４の内部電圧発生回路であ
る。
【００８３】特定の内部電圧発生回路５２の動作を停止
させる場合は、停止させたい内部電圧発生回路５２のｐ
チャネルトランジスタのゲートに「Ｈ」レベルのストッ
プ信号Ｓを入力する。
させる場合は、停止させたい内部電圧発生回路５２のｐ
チャネルトランジスタのゲートに「Ｈ」レベルのストッ
プ信号Ｓを入力する。
【００８４】第４の実施例にしたがって上記した複数の
内部電圧発生回路５２のうち１つの内部電圧発生回路５
２の半導体記憶装置の待機時における消費電流を測定す
る方法について説明する。
内部電圧発生回路５２のうち１つの内部電圧発生回路５
２の半導体記憶装置の待機時における消費電流を測定す
る方法について説明する。
【００８５】ストップ信号発生回路５１からのストップ
信号Ｓにより測定したい内部電圧発生回路５２のｐチャ
ネルトランジスタ５３をオフさせることにより内部電圧
発生回路５２を停止させる前と後の待機時における半導
体記憶装置全体の消費電流を測定し、その差を計算す
る。この差が半導体記憶装置の待機時における、動作を
停止させた内部電圧発生回路の消費電流である。他の内
部電圧発生回路の消費電流を求める場合も同様の方法で
行なう。
信号Ｓにより測定したい内部電圧発生回路５２のｐチャ
ネルトランジスタ５３をオフさせることにより内部電圧
発生回路５２を停止させる前と後の待機時における半導
体記憶装置全体の消費電流を測定し、その差を計算す
る。この差が半導体記憶装置の待機時における、動作を
停止させた内部電圧発生回路の消費電流である。他の内
部電圧発生回路の消費電流を求める場合も同様の方法で
行なう。
【００８６】図５は、図４のストップ信号発生回路５１
の詳細を示す回路図である。図５において、ストップ信
号発生回路は、ダイオード接続されたｎチャネルトラン
ジスタ５７，５９，６１、信号φをゲートに受けるｎチ
ャネルトランジスタ６３、抵抗６５、インバータ６７，
６９およびφ発生回路７０からなる。
の詳細を示す回路図である。図５において、ストップ信
号発生回路は、ダイオード接続されたｎチャネルトラン
ジスタ５７，５９，６１、信号φをゲートに受けるｎチ
ャネルトランジスタ６３、抵抗６５、インバータ６７，
６９およびφ発生回路７０からなる。
【００８７】ストップ信号発生回路は、アドレスピン７
１から通常の半導体記憶装置の動作時に使用する電圧を
図示しない昇圧回路により昇圧して、より高い「Ｈ」レ
ベルの電圧ｓｕｐｅｒＶiHが入力され、かつ、ｎチャネ
ルトランジスタ６３のゲートにφ発生回路７０から
「Ｈ」レベルの信号φが入力されたときに「Ｌ」レベル
のストップ信号／Ｓと「Ｈ」レベルのストップ信号Ｓを
発生する。
１から通常の半導体記憶装置の動作時に使用する電圧を
図示しない昇圧回路により昇圧して、より高い「Ｈ」レ
ベルの電圧ｓｕｐｅｒＶiHが入力され、かつ、ｎチャネ
ルトランジスタ６３のゲートにφ発生回路７０から
「Ｈ」レベルの信号φが入力されたときに「Ｌ」レベル
のストップ信号／Ｓと「Ｈ」レベルのストップ信号Ｓを
発生する。
【００８８】なお、信号φは、半導体記憶装置内部の信
号（ロウアドレスストローブ信号／ＲＡＳ，コラムアド
レスストローブ信号／ＣＡＳ，データの読込，書込の動
作を制御する信号／ＷＥ）が特定タイミングになったと
きだけ「Ｈ」レベルになる信号であり、φ発生回路７０
から発生される。
号（ロウアドレスストローブ信号／ＲＡＳ，コラムアド
レスストローブ信号／ＣＡＳ，データの読込，書込の動
作を制御する信号／ＷＥ）が特定タイミングになったと
きだけ「Ｈ」レベルになる信号であり、φ発生回路７０
から発生される。
【００８９】図６は、図７のストップ信号発生回路の動
作を示すタイミング図である。図５の信号φは、図６
（ｅ）に示すように、図６（ａ）に示すロウアドレスス
トローブ信号／ＲＡＳが図６（ｂ）に示すコラムアドレ
スストローブ信号／ＣＡＳより遅く立下がり、かつ、図
６（ｂ）のコラムアドレスストローブ信号／ＣＡＳが、
データの読込、書込の動作を制御する信号／ＷＥより遅
く立下がったときのみ「Ｈ」レベルになる。
作を示すタイミング図である。図５の信号φは、図６
（ｅ）に示すように、図６（ａ）に示すロウアドレスス
トローブ信号／ＲＡＳが図６（ｂ）に示すコラムアドレ
スストローブ信号／ＣＡＳより遅く立下がり、かつ、図
６（ｂ）のコラムアドレスストローブ信号／ＣＡＳが、
データの読込、書込の動作を制御する信号／ＷＥより遅
く立下がったときのみ「Ｈ」レベルになる。
【００９０】そして「Ｈ」レベルの信号φは、ｎチャネ
ルトランジスタ６３をオンにする。さらに、図５のアド
レスピン７１から図６（ｄ）に示すように通常の半導体
記憶装置の動作時には使用しない高い電圧ｓｕｐｅｒＶ
iHが図示しない昇圧回路から入力されたとき、図５のス
トップ信号発生回路は、図６（ｆ）に示す「Ｈ」レベル
のストップ信号Ｓと図６（ｇ）に示す「Ｌ」レベルのス
トップ信号／Ｓを発生する。
ルトランジスタ６３をオンにする。さらに、図５のアド
レスピン７１から図６（ｄ）に示すように通常の半導体
記憶装置の動作時には使用しない高い電圧ｓｕｐｅｒＶ
iHが図示しない昇圧回路から入力されたとき、図５のス
トップ信号発生回路は、図６（ｆ）に示す「Ｈ」レベル
のストップ信号Ｓと図６（ｇ）に示す「Ｌ」レベルのス
トップ信号／Ｓを発生する。
【００９１】なお通常の半導体記憶装置の動作時には使
用しない高い電圧ｓｕｐｅｒＶiHは、たとえば、通常使
用する電圧が６．５Ｖのときに８Ｖの電圧などである。
用しない高い電圧ｓｕｐｅｒＶiHは、たとえば、通常使
用する電圧が６．５Ｖのときに８Ｖの電圧などである。
【００９２】また、信号φは図６（ｅ）に示すように／
ＲＡＳが立上がったときに立下げられ、ｎチャネルトラ
ンジスタ６３をオフにする。
ＲＡＳが立上がったときに立下げられ、ｎチャネルトラ
ンジスタ６３をオフにする。
【００９３】「Ｈ」レベルのストップ信号Ｓは、「Ｈ」
レベルの入力で回路を停止する場合に使われる。本実施
例における内部電圧発生回路５２の内部電圧発生ユニッ
ト５５を停止させる場合などである。
レベルの入力で回路を停止する場合に使われる。本実施
例における内部電圧発生回路５２の内部電圧発生ユニッ
ト５５を停止させる場合などである。
【００９４】「Ｌ」レベルのストップ信号／Ｓは、
「Ｌ」レベルの入力で回路を停止させる場合に使用され
る。たとえば、第１の実施例における基板電圧発生回路
のオスシレータ１の出力をストップさせるための、ＡＮ
Ｄ回路５に入力されるストップ信号／Ｓなどとして使わ
れる。
「Ｌ」レベルの入力で回路を停止させる場合に使用され
る。たとえば、第１の実施例における基板電圧発生回路
のオスシレータ１の出力をストップさせるための、ＡＮ
Ｄ回路５に入力されるストップ信号／Ｓなどとして使わ
れる。
【００９５】以上のように、第４の実施例においては、
配線の切断をすることなく内部電圧発生回路５２を特定
の電気信号により停止させて、内部電圧発生回路５２の
半導体記憶装置の待機時における消費電流を測定する。
配線の切断をすることなく内部電圧発生回路５２を特定
の電気信号により停止させて、内部電圧発生回路５２の
半導体記憶装置の待機時における消費電流を測定する。
【００９６】その結果、第１の実施例と同様の効果を奏
する。さらに、第４の実施例における半導体記憶装置
は、ストップ信号発生回路５１を内部に備えているた
め、半導体記憶装置の内部信号を利用して、内部電圧発
生回路５２を停止させるためのストップ信号を発生する
ことができる。
する。さらに、第４の実施例における半導体記憶装置
は、ストップ信号発生回路５１を内部に備えているた
め、半導体記憶装置の内部信号を利用して、内部電圧発
生回路５２を停止させるためのストップ信号を発生する
ことができる。
【００９７】その結果、半導体記憶装置に特定信号を入
力するためのピンがない場合でも、消費電流の測定が可
能となる。
力するためのピンがない場合でも、消費電流の測定が可
能となる。
【００９８】さらに、第４の実施例のストップ信号発生
回路は、半導体記憶装置の内部信号が特定のタイミング
になったときに「Ｈ」レベルになる信号φと、特定の高
い電圧ｓｕｐｅｒＶiHとが入力されたときだけストップ
信号Ｓ、／Ｓを発生する。
回路は、半導体記憶装置の内部信号が特定のタイミング
になったときに「Ｈ」レベルになる信号φと、特定の高
い電圧ｓｕｐｅｒＶiHとが入力されたときだけストップ
信号Ｓ、／Ｓを発生する。
【００９９】その結果、第４の実施例においては、半導
体記憶装置本来の用途ではない内部電圧発生回路５２の
消費電流の測定という特殊モードに容易に入るのを防止
することができる。
体記憶装置本来の用途ではない内部電圧発生回路５２の
消費電流の測定という特殊モードに容易に入るのを防止
することができる。
【０１００】なお、第４の実施例においては、半導体記
憶装置の内部にストップ信号発生回路を備えていたが、
これを内部に備えずに半導体記憶装置の外部からストッ
プ信号を入力して図４のｎチャネルトランジスタ５３を
停止させることもできる。
憶装置の内部にストップ信号発生回路を備えていたが、
これを内部に備えずに半導体記憶装置の外部からストッ
プ信号を入力して図４のｎチャネルトランジスタ５３を
停止させることもできる。
【０１０１】この場合も、第１の実施例と同様の効果を
奏する。さらに、内部にストップ信号発生回路を備えて
いないため半導体記憶装置の面積上の節約ができ集積度
を向上させることができる。
奏する。さらに、内部にストップ信号発生回路を備えて
いないため半導体記憶装置の面積上の節約ができ集積度
を向上させることができる。
【０１０２】
【発明の効果】本発明の請求項１の内部電圧発生回路
は、内部電圧発生手段へ電流を供給する配線を切断する
ことなく、特定の信号により電気的に内部電圧発生手段
の動作を停止させることができる。
は、内部電圧発生手段へ電流を供給する配線を切断する
ことなく、特定の信号により電気的に内部電圧発生手段
の動作を停止させることができる。
【０１０３】その結果、内部電圧発生手段へ電流を供給
する配線の切断により、内部電圧発生手段の動作を停止
させていたときに生じていた基板の損傷や隣接する配線
との短絡などにより、半導体記憶装置の待機時における
内電圧発生手段の消費電流の測定ができなくなるという
弊害を防止することができる。
する配線の切断により、内部電圧発生手段の動作を停止
させていたときに生じていた基板の損傷や隣接する配線
との短絡などにより、半導体記憶装置の待機時における
内電圧発生手段の消費電流の測定ができなくなるという
弊害を防止することができる。
【０１０４】本発明の請求項２の内部電圧発生回路は、
請求項１の内部電圧発生回路と同様の効果を奏する。
請求項１の内部電圧発生回路と同様の効果を奏する。
【０１０５】本発明の請求項３の内部電圧発生回路は請
求項１の内部電圧発生回路と同様の効果を奏する。
求項１の内部電圧発生回路と同様の効果を奏する。
【０１０６】本発明の請求項４の半導体記憶装置は、複
数の内部電圧発生回路のうち、１つの内部電圧発生回路
の内部電圧発生手段へ電流を供給する配線を切断するこ
となく特定の信号により内部電圧発生手段を電気的に停
止させることができる。
数の内部電圧発生回路のうち、１つの内部電圧発生回路
の内部電圧発生手段へ電流を供給する配線を切断するこ
となく特定の信号により内部電圧発生手段を電気的に停
止させることができる。
【０１０７】その結果、配線の切断により生じていた基
板の損傷や隣接する配線との短絡により、１つの内部電
圧発生回路の内部電圧発生手段の動作を停止させる前と
後の半導体記憶装置全体の待機時における消費電流の差
（停止させた内部電圧発生手段の半導体記憶装置の待機
時における消費電流）の測定が、できなくなるという弊
害を防止することができる。すなわち、製品開発時や改
良時に容易に必要な内部電圧発生回路の内部電圧発生手
段の待機時における消費電流値を得ることができる。
板の損傷や隣接する配線との短絡により、１つの内部電
圧発生回路の内部電圧発生手段の動作を停止させる前と
後の半導体記憶装置全体の待機時における消費電流の差
（停止させた内部電圧発生手段の半導体記憶装置の待機
時における消費電流）の測定が、できなくなるという弊
害を防止することができる。すなわち、製品開発時や改
良時に容易に必要な内部電圧発生回路の内部電圧発生手
段の待機時における消費電流値を得ることができる。
【０１０８】さらに、配線の切断を行なわないため、同
一の半導体記憶装置を何回でも使用することができ、半
導体記憶装置の特性を正確に把握することができる。す
なわち、同一の半導体記憶装置を用いて、半導体記憶装
置の待機時における半導体記憶装置の複数の内部電圧発
生回路の内部電圧発生手段のそれぞれについて消費電流
を測定することができる。
一の半導体記憶装置を何回でも使用することができ、半
導体記憶装置の特性を正確に把握することができる。す
なわち、同一の半導体記憶装置を用いて、半導体記憶装
置の待機時における半導体記憶装置の複数の内部電圧発
生回路の内部電圧発生手段のそれぞれについて消費電流
を測定することができる。
【０１０９】また同一の半導体記憶装置について上記し
た内部電圧発生手段の消費電流以外の半導体記憶装置の
特性をも調べることができ、一貫した半導体記憶装置の
特性の把握が可能となる。さらに、同一の半導体記憶装
置を何回も使用できるため、上記した内部電圧発生手段
の消費電流の測定などの半導体記憶装置の特性を把握す
るためのコストを低減できる。
た内部電圧発生手段の消費電流以外の半導体記憶装置の
特性をも調べることができ、一貫した半導体記憶装置の
特性の把握が可能となる。さらに、同一の半導体記憶装
置を何回も使用できるため、上記した内部電圧発生手段
の消費電流の測定などの半導体記憶装置の特性を把握す
るためのコストを低減できる。
【０１１０】本発明の請求項５の半導体記憶装置は、内
部電圧発生回路の内部電圧発生手段を停止させるための
特定の信号を発生する信号発生手段を内部に備えるた
め、半導体記憶装置の内部信号を利用して、特定の信号
を発生することができる。
部電圧発生回路の内部電圧発生手段を停止させるための
特定の信号を発生する信号発生手段を内部に備えるた
め、半導体記憶装置の内部信号を利用して、特定の信号
を発生することができる。
【０１１１】その結果、半導体記憶装置の特定の信号を
入力するためのピンがない場合でも、消費電流の測定が
可能となる。
入力するためのピンがない場合でも、消費電流の測定が
可能となる。
【０１１２】本発明の請求項６の半導体記憶装置は、内
部電圧発生回路の内部電圧発生手段を停止させる特定の
信号を半導体記憶装置の外部から入力するため、半導体
記憶装置の面積上の節約ができる。
部電圧発生回路の内部電圧発生手段を停止させる特定の
信号を半導体記憶装置の外部から入力するため、半導体
記憶装置の面積上の節約ができる。
【０１１３】その結果、半導体記憶装置の集積度を向上
させることができる。本発明の請求項７の半導体記憶装
置は、請求項４の半導体記憶装置と同様の効果を奏す
る。
させることができる。本発明の請求項７の半導体記憶装
置は、請求項４の半導体記憶装置と同様の効果を奏す
る。
【０１１４】本発明の請求項８の半導体記憶装置は、請
求項４の半導体記憶装置と同様の効果を奏する。
求項４の半導体記憶装置と同様の効果を奏する。
【０１１５】本発明の請求項９の半導体記憶装置は、情
報の読込、書込という半導体記憶装置本来の動作では通
常使用しないタイミングと電圧値を用いて内部電圧発生
手段を停止させるための特定の信号を発生させる。
報の読込、書込という半導体記憶装置本来の動作では通
常使用しないタイミングと電圧値を用いて内部電圧発生
手段を停止させるための特定の信号を発生させる。
【０１１６】その結果、請求項９の半導体記憶装置は、
半導体記憶装置本来の用途ではない内部電圧発生手段の
消費電流の測定という特殊モードに安易に入るのを防止
することができる。
半導体記憶装置本来の用途ではない内部電圧発生手段の
消費電流の測定という特殊モードに安易に入るのを防止
することができる。
【０１１７】本発明の請求項１０の消費電流測定方法
は、複数の内部電圧発生回路のうちの１つの内部電圧発
生回路の動作を特定の信号により電気的に停止させる前
と後での半導体記憶装置の待機時における消費電流を測
定し、その差を計算することにより停止させた内部電圧
発生回路の消費電流を算出する。
は、複数の内部電圧発生回路のうちの１つの内部電圧発
生回路の動作を特定の信号により電気的に停止させる前
と後での半導体記憶装置の待機時における消費電流を測
定し、その差を計算することにより停止させた内部電圧
発生回路の消費電流を算出する。
【０１１８】その結果、請求項１０の消費電流測定方法
は、１つの内部電圧発生回路を停止させるための配線の
切断により生じていた基板の損傷や隣接する配線との短
絡を原因として１つの内部電圧発生回路の消費電流の測
定ができなくなるという弊害を防止することができる。
すなわち、製品開発時や改良時に容易に必要な内部電圧
発生回路の半導体記憶装置の待機時における消費電流を
得ることができる。
は、１つの内部電圧発生回路を停止させるための配線の
切断により生じていた基板の損傷や隣接する配線との短
絡を原因として１つの内部電圧発生回路の消費電流の測
定ができなくなるという弊害を防止することができる。
すなわち、製品開発時や改良時に容易に必要な内部電圧
発生回路の半導体記憶装置の待機時における消費電流を
得ることができる。
【０１１９】さらに配線の切断を行なわないため、同一
の半導体記憶装置を何回でも使用することができ、半導
体記憶装置の特性を正確に把握することができる。すな
わち、同一の半導体記憶装置を用いて、半導体記憶装置
の待機時における半導体記憶装置の複数の内部電圧発生
回路のそれぞれについて消費電流を測定することができ
る。
の半導体記憶装置を何回でも使用することができ、半導
体記憶装置の特性を正確に把握することができる。すな
わち、同一の半導体記憶装置を用いて、半導体記憶装置
の待機時における半導体記憶装置の複数の内部電圧発生
回路のそれぞれについて消費電流を測定することができ
る。
【０１２０】また同一の半導体記憶装置について上記し
た内部電圧発生回路の消費電流以外の半導体記憶装置の
特性をも調べることができ、一貫した半導体記憶装置の
特性の把握が可能となる。
た内部電圧発生回路の消費電流以外の半導体記憶装置の
特性をも調べることができ、一貫した半導体記憶装置の
特性の把握が可能となる。
【０１２１】さらに、同一の半導体記憶装置を何回も使
用できるため、上記した内部電圧発生回路の消費電流な
どの半導体記憶装置の特性を把握するためのコストを低
減できる。
用できるため、上記した内部電圧発生回路の消費電流な
どの半導体記憶装置の特性を把握するためのコストを低
減できる。
【図１】 本発明の第１の実施例による内部電圧発生回
路としての基板電圧発生回路の詳細を示す回路図であ
る。
路としての基板電圧発生回路の詳細を示す回路図であ
る。
【図２】 本発明の第２の実施例による内部電圧発生回
路としての基板電圧発生回路を示す概略図である。
路としての基板電圧発生回路を示す概略図である。
【図３】 本発明の第３の実施例による内部電圧発生回
路としての１／２Ｖ CC発生回路の詳細を示す回路図であ
る。
路としての１／２Ｖ CC発生回路の詳細を示す回路図であ
る。
【図４】 本発明の第４の実施例による半導体記憶装置
の内部電圧発生部を示す概略ブロック図である。
の内部電圧発生部を示す概略ブロック図である。
【図５】 本発明の第４の実施例による図４のストップ
信号発生回路の詳細を示す回路図である。
信号発生回路の詳細を示す回路図である。
【図６】 本発明の第４の実施例による図５のストップ
信号発生回路の動作を示すタイミング図である。
信号発生回路の動作を示すタイミング図である。
【図７】 一般的な半導体記憶装置の内部電圧発生部を
示す概略ブロック図である。
示す概略ブロック図である。
【図８】 従来の基板電圧発生回路の詳細を示す回路図
である。
である。
【図９】 従来の１／２ＶCC発生回路の詳細を示す回路
図である。
図である。
【図１０】 一般的な半導体記憶装置の消費電流と時間
との関係を示す図である。
との関係を示す図である。
【図１１】 従来の、半導体記憶装置の待機時における
内部電圧発生回路の消費電流を測定する方法を説明する
ための半導体記憶装置の周辺部を示す概略図である。
内部電圧発生回路の消費電流を測定する方法を説明する
ための半導体記憶装置の周辺部を示す概略図である。
１，２０ オスシレータ、３，９，１７，３１〜３９，
５３ ｐチャネルトランジスタ、５ ＡＮＤ回路、７
ポンプ回路、１１，１９，４１〜４９，５７〜６３ ｎ
チャネルトランジスタ、１３，６７，６９ インバー
タ、１５，１６コンデンサ、２１ ＮＡＮＤ回路、２２
１／２ＶCC発生ユニット、２３〜２９，６５ 抵抗、
５１ ストップ信号発生回路、５２，８５ 内部電圧発
生回路、５５ 内部電圧発生ユニット、７０ φ発生回
路、７１ アドレスピン、７３基板電圧発生回路、７５
内部電源電圧発生回路、７７ １／２ＶCC発生回路、
７９ 昇圧電圧発生回路、８１ 外部電源パッド、８３
アルミニウム線。
５３ ｐチャネルトランジスタ、５ ＡＮＤ回路、７
ポンプ回路、１１，１９，４１〜４９，５７〜６３ ｎ
チャネルトランジスタ、１３，６７，６９ インバー
タ、１５，１６コンデンサ、２１ ＮＡＮＤ回路、２２
１／２ＶCC発生ユニット、２３〜２９，６５ 抵抗、
５１ ストップ信号発生回路、５２，８５ 内部電圧発
生回路、５５ 内部電圧発生ユニット、７０ φ発生回
路、７１ アドレスピン、７３基板電圧発生回路、７５
内部電源電圧発生回路、７７ １／２ＶCC発生回路、
７９ 昇圧電圧発生回路、８１ 外部電源パッド、８３
アルミニウム線。
Claims (10)
- 【請求項１】 半導体記憶装置の内部電圧発生回路であ
って、 前記半導体記憶装置の待機時においても動作状態にある
内部電圧発生手段と、 特定の信号に応じて、前記内部電圧発生手段の動作を停
止させる停止手段とを備えた、内部電圧発生回路。 - 【請求項２】 前記内部電圧発生手段は、 前記半導体記憶装置を構成する導電型トランジスタの基
板に電圧を印加する基板電圧発生手段である、請求項１
に記載の内部電圧発生回路。 - 【請求項３】 前記内部電圧発生手段は、 前記半導体記憶装置のメモリセルのセルプレート電圧を
発生するセルプレート電圧発生手段である、請求項１に
記載の内部電圧発生回路。 - 【請求項４】 半導体記憶装置であって、 前記半導体記憶装置の待機時においても動作状態にあ
り、情報の読込おみび書込に必要な用途の異なる内部電
圧を発生する複数の内部電圧発生回路を備え、 前記内部電圧発生回路の各々は、 前記半導体記憶装置の待機時においても動作状態にある
内部電圧発生手段と、 特定の信号に応じて、前記内部電圧発生手段の動作を停
止させる停止手段とを含む、半導体記憶装置。 - 【請求項５】 前記特定の信号を発生する信号発生手段
をさらに備えた、請求項４に記載の半導体記憶装置。 - 【請求項６】 前記特定の信号は、前記半導体記憶装置
の外部からの信号である、請求項４に記載の半導体記憶
装置。 - 【請求項７】 前記内部電圧発生手段は、 前記半導体記憶装置を構成する導電型トランジスタの基
板に電圧を印加する基板電圧発生手段である、請求項４
に記載の半導体記憶装置。 - 【請求項８】 前記内部電圧発生手段は、 前記半導体記憶装置のメモリセルのセルプレート電圧を
発生するセルプレート電圧発生手段である、請求項４に
記載の半導体記憶装置。 - 【請求項９】 前記信号発生手段は、 前記半導体記憶装置の内部信号が特定のタイミングにな
り、かつ、特定の電圧値を有する電圧信号が入力された
ときに、前記特定の信号を発生する、請求項５に記載の
半導体記憶装置。 - 【請求項１０】 半導体記憶装置の待機時においても動
作状態にあり、前記半導体記憶装置の情報の読出および
書込に必要な用途の異なる内部電圧を発生する複数の内
部電圧発生回路のうち、いずれか１つの前記内部電圧発
生回路の消費電流を、前記半導体記憶装置の待機時に測
定する消費電流測定方法であって、 前記半導体記憶装置の待機時における消費電流を測定す
るステップと、 前記半導体記憶装置の待機時において、動作状態にある
複数の前記内部電圧発生回路のうち、いずれか１つの前
記内部電圧発生回路を特定の信号により停止させた後、
前記半導体記憶装置の消費電流を測定するステップと、 １つの前記内部電圧発生回路を停止させる前の前記半導
体記憶装置の消費電流と１つの前記内部電圧発生回路を
停止させた後の前記半導体記憶装置の消費電流との差を
計算することにより１つの前記内部電圧発生回路の前記
半導体記憶装置の待機時における消費電流を算出するス
テップとを含む、消費電流測定方法。
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|---|---|---|---|
| JP7008426A JPH08203269A (ja) | 1995-01-23 | 1995-01-23 | 内部電圧発生回路、半導体記憶装置および消費電流測定方法 |
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