[go: up one dir, main page]

KR100193307B1 - 선택기 회로 - Google Patents

선택기 회로 Download PDF

Info

Publication number
KR100193307B1
KR100193307B1 KR1019940019867A KR19940019867A KR100193307B1 KR 100193307 B1 KR100193307 B1 KR 100193307B1 KR 1019940019867 A KR1019940019867 A KR 1019940019867A KR 19940019867 A KR19940019867 A KR 19940019867A KR 100193307 B1 KR100193307 B1 KR 100193307B1
Authority
KR
South Korea
Prior art keywords
voltage
circuit
terminal
input
node
Prior art date
Application number
KR1019940019867A
Other languages
English (en)
Other versions
KR950006850A (ko
Inventor
슈이찌 쯔까다
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR950006850A publication Critical patent/KR950006850A/ko
Application granted granted Critical
Publication of KR100193307B1 publication Critical patent/KR100193307B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

선택기 회로
제1도는 종래 기술에 따른 기준 전압 발생기의 예시적인 회로도.
제2도는 또다른 종래 기술의 예시적인 회로도.
제3도는 본 발명의 실시예에 따른 선택기 회로를 사용하는 기준 전압 발생기를 구비한 반도체 메모리 소자의 예시적인 블록도.
제4도는 제3도에 도시된 선택기 회로를 사용하는 기준 전압 발생기의 예시적인 회로도.
제5도는 제4도에 도시된 선택기 회로를 사용하는 또다른 반도체 메모리 일부의 예시적인 회로도.
* 도면의 주요부분에 대한 부호의 설명
30 : 전압 조절기 38 : 전압 측정 회로
40, 330 : 기준 전압 발생기 300 : 메모리 소자
301 : 패키지 302 : 반도체 칩
100, 200 : 선택기 회로
본 발명은 반도체 집적 회로 소자에 사용되는 선택기 회로에 관한 것으로서, 더 자세히는 반도체 메모리 소자에 인가된 외부 전원 전압에 응답하여 상기 외부 전원 전압보다 더 낮은 내부 전력 전압을 발생시키는 전력 회로를 구비한 반도체 메모리 소자에 사용되는 선택기 회로에 관한 것이다.
반도체 메모리 소자의 메모리 용량의 증가는 점점 더 촉진되어 왔다. 메모리 용량의 증가에 따라, 메모리 소자의 내부 회로는 전력 소모를 낮추고 신뢰성을 증대시키기 위해서 상기 소자에 인가되는 외부 전원 전압보다 더 낮은 전압에서 동작 하는 것을 요구된다. 이 목적을 위해, 최근의 메모리 소자는 외부 전원 전압에 응답하여 상기 외부 전원 전압보다 더 낮은 내부 전력 전압을 발생시키는 전력 회로를 포함한다.
차례로, 상기 메모리 소자에 포함된 전력 회로는 외부 전원 전압의 변화에 대해 안정화된 내부 전력 전압을 발생시키는 것이 요구된다. 이 목적을 위해, 상기 전력 회로는 MOS 트랜지스터의 임계 전압을 이용함으로써 기준 전압을 발생시키는 기준 전압 발생기를 포함한다. MOS 트랜지스터의 임계 전압이 외부 전원 전압의 변화에 대해 안정화 된다 할지라도, 상기 MOS 트랜지스터의 임계 전압은 상기 트랜지스터의 제조 공정에 의해 영향을 받으며 따라서 예정된 값에서 벗어난다. 따라서, 상기 전력 회로는 상기 기준 전압 발생기에 결합되는 전압 조절기(voltage regulator)를 더 포함하여 상기 기준 전압을 조절한다.
제1도를 참조하면, 메모리 소자의 전력 회로에 사용되는 종래 기술에 따른 기준 전압 발생기(40)는 기준 회로(39) 및 전압 조절기(30)를 포함한다. 기준 회로(39)는 전술된 것처럼 MOS 트랜지스터(도시안됨)의 임계 전압을 이용함으로써 기준 전압을 발생시키고, 이 기준 전압을 연산 증폭기(31), P-채널 MOS트랜지스터(Q5) 및 도시된 것처럼 접속된 저항들(R2 및 R3)을 포함하는 조절기(30)의 입력 노드(32)에 공급한다. 따라서, 제1도에 각각의 저항(R2 및 R3)이 가변 저항으로 표시된 것처럼, 조절된 기준 전압은 저항(R2 및/또는 R3)의 저항값을 조절함으로써 상기 조절기(30)의 출력 노드(33)로부터 도출된다.
물론, 상기 가변 저항을 반도체 칩상에 형성하는 것은 불가능하다. 따라서, 각각의 저항(R2 및 R3)은 사실상 다수의 단위 저항들 및 그 단위 저항들중 관련된 한 저항에 각각 병렬로 접속되는 퓨즈들에 의해 구성된다. 저항(R2 및 R3) 각각의 저항값을 조절하기 위해 상기 퓨즈들 중 선택된 것(들)이 끊어진다. 퓨즈를 끊는 것은 역시 종래 기술인 레이저 트리밍 장치(raiser trimming apparatus)에 의해 수행된다. 끊어질 퓨즈를 선택하고 그들의 개수를 결정하기 위해, 출력 노드(33)로 부터의 전압이 측정될 필요가 있다. 이 목적을 위해, 상기 발생기(40)는 전압 측정 회로(voltage measurement circuit; 38)를 더 포함한다. 이회로(38)는, 상기 조절기(30)의 출력 노드(33)에 접속된 비-반전 입력 단자, 단자 패드(P1)에 접속된 반전 입력 단자 및 또다른 단자 패드(P2)에 접속된 출력 단자를 구비한 비교기(35)는 테스트 모드(test mode)에서 활성화된다. 따라서, 테스트 모드에서, 패드(P1)는 테스트 장치로부터 가변 기준 테스트 전압을 공급받는다. 패드(P2)에서의 레벨이 고 레벨에서 저 레벨로 반전되는 전위 레벨인 상기 패드(P1)에 인가되는 테스트 전압의 전위 레벨은 조절되지 않는 기준 전압을 나타낸다. 이 전위 레벨로부터, 기준 전압의 소정의 전위 레벨에 대한 편차가 획득된다. 이렇게 획득된 편차를 사용하여 상기 트리밍 장치에 의해 하나 이상의 퓨즈가 끊어진다. 따라서, 전압 조절기(30)는 정상 동작 모드에서 출력 노드(33)에, 조절된 소정의 기준 전압을 발생시킨다.
이 분야 기술에서 잘 알려져 있듯이, 상기 메모리 소자는 일반적으로 다수의 메모리 셀을 구비한 메모리 셀 어레이(memory cell array)를 포함하고, 결함이 있는 메모리 셀을 위해 다수의 여유 메로 셀을 포함하는 여유 메모리 셀 어레이(redundant memory cell array)를 또한 포함한다. 따라서, 상기 메모리 어레이에서의 결함이 있는 메모리 셀(들)은 여유 메모리 셀 어레이의 하나 이상의 여유 메모리 셀로 대체된다. 특히, 결함이 있는 메모리 셀을 지정하는 한 세트의 번지 신호가 상기 소자에 공급될 경우, 결함이 있는 메모리 셀을 구비한 메모리 셀 어레이 대신 여유 메모리 셀 어레이가 선택되고, 선택된 여유 메모리 셀에 대해 데이터의 기록 또는 판독이 행해진다. 결함이 있는 메모리 셀을 여유 메모리 셀로 대체하기 위해, 결함이 있는 메모리 셀을 지정하는 번지는 기억되어야 한다. 이 목적을 위해, 역시 이 분야 기술에서 공지된 것처럼, 퓨즈 회로가 사용되어 상기 번지를 기억한다. 상기 퓨즈 회로는 다수의 퓨즈를 포함하고, 선택된 퓨즈(들)이 트리밍 장치에 의해 끊어져서 결함이 있는 번지를 저장한다.
따라서, 전압 조절기(30)의 선택된 퓨즈(들)뿐만 아니라 결함이 있는 번지에 대해 상기 퓨즈 회로의 선택된 퓨즈(들)도 끊을 필요가 있다. 선택된 모든 퓨즈들을 동시에 끊는 것이 바람직하다는 것은 당연하다. 그러나 기준 전압 발생기(40)를 구비한 상기 메모리 소자가 그렇게 하기란 불가능하다. 상기 조절기(30)에서 선택된 퓨즈들을 끊는 것과 결함이 있는 번지에 대해 상기 퓨즈 회로에서 선택된 퓨즈들을 끊는 것은 독립된 단계로 행해져야 한다.
특히, 결함이 있는 메모리 셀(들)은 상기 메모리 셀들에 소정의 내부 전력 전압을 공급하는 상태에서 검출된다. 소정의 내부 전력 전압을 공급하기 위해, 조절된 기준 전압이 요구된다. 이 때문에, 조절기(30)에서의 선택된 퓨즈들이 먼저 끈어져서 조절된 기준 전압을 발생시킨다. 결과적으로, 결함이 있는 번지를 기억하는 선택된 퓨즈들은 조절기(30)에서의 퓨즈(들)가 끊어진 후에 끊어진다.
따라서, 제2도에 도시된 것처럼, 단자 패드(P1)를 조절기(30)에 직접 접속시키는 것이 제안되었다. 이 회로에서, 소정의 전위 레벨로부터의 편차를 검출하기 위해 출력 노드(33)에서의 기준 전압이 먼저 측정되고 그런 다음 소정의 기준 전압이 상기 패드(P1)에서 출력 노드(33)로 공급되어 상기 메모리 셀 어레이가 소정의내부 전력을 수신하는 상태가 됨으로써 결함이 있는 셀(들)이 검출된다. 따라서 끊어져야 할 퓨즈들을 끊는데 필요한 정보가 획득되고, 그 결과 선택된 퓨즈들 모두가 동시에 끊어질 수 있다.
그러나, 회로 구조로부터 명백하듯이, 전압 조절기(30)는 매우 높은 출력 임피던스를 갖는다. 이런 이유 때문에, 상기 패드(P1)에서의 전위 레벨은 미소한 잡음에 의해서도 쉽게 동요한다. 따라서 상기 패드(P1)에서의 정확한 전위 레벨이 도출되지 않는다. 게다가, 상기 테스트 장치는 상기 패드(P1)에서의 전위 레벨을 측정하고 그 다음에 상기 소정의 기준 전위 레빌을 상기 패드(P1)에 공급해야 한다. 즉, 상기 테스트 장치는 동일한 패드(P1)에 대한 서로서로 상이한 두 개의 기능을 필요로 한다. 이 때문에 상기 테스트 장치의 가격은 증가된다.
[발명의 개요]
따라서, 본 발명의 목적은 반도체 메모리 소자용 전력 회로의 기준 전압 발생기에 사용되기에 적합한 선택기 회로를 제공하는 것이다.
본 발명의 또다른 목적은 선택 제어 신호없이 두 입력 전압중 하나를 선택하는 선택기 회를 제공하는 것이다.
본 발명에 따른 선택기 회로는 제1입력 단자, 제2입력 단자, 출력 단자, 제1입력 단자와 상기 출력 단자 사이에 결합된 제1스위칭 회로 제2입력 단자와 상기 출력 단자 사이에 결합된 제2스위칭 회로 및, 상기 제2입력 단자에 결합되어, 상기 제2입력 단자에 공급된 전압이 선정된 전위 레벨보다 더 낮을 경우 상기 제1 스위칭 회로를 도통시켜 상기 출력 단자에 상기 제1입력 단자를 선택하여 결합시키고, 상기 전압이 상기 선정된 전위 레벨과 같거나 더 높을 경우 상기 출력 단자에 상기 제2단자를 선택하여 결합시키는 제어 회로를 포함한다.
따라서 이렇게 구성된 선택기 회로에는 선택 제어 신호가 필요없다. 단지 제2입력 단자에 공급된 전압에 의해, 제1입력 단자 또는 제2입력 단자의 선택이 수행된다. 따라서, 이러한 선택기 회로는 반도체 메모리 소자의 전력 회로의 기준 전압 회로용으로 사용될 수 있는데, 여기서는 기준 회로로부터의 기준 전압을 조절하는 전압 조절기의 출력 전압이 상기 선태기의 제1단자에 공급되고 테스트 장치로부터의 테스트 전압이 상기 선택기의 제2입력 단자에 공급된다.
본 발명의 상기 및 다른 목적, 기능 및 이점들은 첨부된 도면을 참조하여 이루어지는 다음의 설명으로부터 보다 명백해질 것이다.
[양호한 실시예의 상세한 설명]
제3도를 참조하면, 다이내믹 랜덤 액세스 메모리(dynamic random access memory: DRAM)와 같은 반도체 메모리 소자(300)는 본 발명의 실시예에 따른 선택기 회로(본 도면에는 도시되지 않음)를 사용하는 기준 전압 발생기(330)를 포함한다. 이 메모리 소자(300)는 집적 회로 소자로서 제작되고 따라서 패키지(301) 및 상기 패키지(301)내에서 밀폐된 반도체 칩(302)을 구비한다. 상기 패키지는 외부 전원 전압(Vcc)이 인가되는 전원 단자 핀(303), 접지 단자 핀(304) 및, 행 번지 스트로브 신호(row address strobe signal: RAS), 열 번지 스트로브 신호(column adress stroebe signal: CAS), 출력-인에이블 신호(output-enable signal: OE) 및 칩-선택 신호(chip-select signal: CS)가 각각 공급되는 제어 신호 입력 단자 핀들(305-308)을 포함한다. 또한 패키지(301)에는 데이터 신호(DATA)용 데이터 입출력 단자 핀(309) 및 한 세트의 번지 신호들(Ao-An)이 공급되는 다수의 번지 입력 단자 핀들(310-312)이 포함된다.
반도체 메모리 칩(302)은 단자 핀들(303-312)에 대응하는 단자 패드들(313-322)을 포함한다. 제어 신호(RAS, CAS, OE 및 CS)는 타이밍 발생기(340)에 공급되고 타이밍 발생기(340)는 차례로 다수의 내부 타이밍 신호들을 발생시킨다. 이러한 내부 타이밍 신호 및 번지 버퍼(344)로부터의 번지 신호에 또한 응답하여, 메모리 셀 어레이 블록(333-1 내지 333-4)의 메모리 셀 중 한 셀이 행 디코더(335) 및 열 디코더/선택기(338)에 의해 선택된다. 상기 선택된 메모리 셀상에서의 테이터 판독/기록 동작은 데이터 입출력 버퍼(342)를 통해 수행된다. 또한 상기 메모리는 상기 어레이(333)의 결함이 있는 메모리 셀들을 대신하여 선택되기 위해 제공되는 다수의 여유 메모리 셀들을 포함한다. 전술된 것처럼, 결함이 있는 메모리 셀을 지정하는 번지 정보는 여유 제어 유닛(346)에 저장된다. 상기 회로 구성 및 메모리의 동작은 이 분야 기술에서 자체 공지되어 있기 때문에 더 상세한 설명은 생략한다. 그러나, 다섯개의 전압원(333-1 내지 331-5)이 더 제공되고, 이 전압원 각각은 상기 발생기(330)로부터의 기준 전압(Vref)에 응답하여, 상기 기준 전압(Verf)과 동일한 전위 레벨을 갖는 내부 전력 전압(Vccr)을 관련된 메모리 셀 어레이(333 또는 337)에 공급한다. 상기 전압원(331) 각각은 관련된 메모리 셀 어레이(333)를 구동하기에 충분한 구동 능력(driving capability)를 갖는다.
제4도를 참조하면, 기준 전압 발생기(330)의 회로도가 도시되어 있는데, 여기서는 제1도에 도시된 것들과 동일한 구성 성분들에 동일한 참조 번호가 표기되어있으며 더 그들에 대한 더 이상의 설명은 생략한다. 이 발생기(330)에는 본 발명의 실시예에 따른 선택기 회로(100)가 제공되어 있다. 이 회로(100)는, 전압 조절기(30)의 출력 노드(33)와 기준 전압(Vref)이 도출되는 라인(36)사이에서 서로 병렬로 접속된 N-채널 MOS 트랜지스터(Q3)와 P-채널 MOS 트랜지스터(Q4) 및, 라인(36)과 칩(302)상에 형성된 단지 패드(P3)사이에서 서로 병렬로 접속된 P-채널 MOS 트랜지스터(Q1)와 N-채널 MOS 트랜지스터(Q2)를 포함한다. 차례로 상기 단자패드(P3)는 저항(R1)을 통해 접지선(GND)에 접속되고 트랜지스터(Q1 및 Q3)의 게이트에 공통으로 접속된 출력 노드를 구비한 인버터(11)의 입력 노드에도 접속된다. 인버터(11)의 출력 노드는 트랜지스터(Q2 및 Q4)의 게이트에 공통으로 접속된 출력 노드를 구비한 인버터(12)의 입력 노드에도 접속된다. 인버터(11 및 12) 각각은 외부 전원 전압(Vcc)에서 동작한다.
기준 전압 발생기(330)에 선택기 회로(100)을 구비한 반도체 메모리 소자(300)가 생산된 이후, 기준 전압 (Vref)의 전위 레벨을 측정하고 어레이(331)에서 결함이 있는 메모리 셀들을 검출하는 것은 테스트 모드(test mode)에서 행해진다. 테스트모드에서 단자 패드(P3)에는 우선 테스트장치(도시되지 않음)에 의해 저(접지)레벨이 공급된다. 그에 따라 트랜지스터(Q3 및 Q4)가 도통되어 조절기(30)의 출력 전압을 라인(36)으로 전달한다. 이때, 비교기(35)가 활성 상태가 되며, 따라서 상기 테스트 장치는 단자 패드(P1)에 가변 테스트 기준 전압을 공급한다. 단자 패드(P2)의 상기 비교기(35)의 출력이 고 레벨에서 저 레벨로 반전되는 상기 테스트 기준 전압으로부터 소정의 즉, 예정된 전위 레벨에 대한 상기 기준전압(Vref)의 편차를 나타내는 정보가 도출되어 상기 테스트 장치에 임시로 저장된다.
그런 다음 상기 테스트 장치는 단자 패드(P3)에 예정된 기준 전압을 인기한다. 인버터(11)의 임계 레벨은 기준 전압과 접지 레벨 사이의 중간 레벨을 갖도록 설계된다. 본 실시예에서, 예정된 기준 전압(Vref)즉, 내부 전력 전압(Vccr)은 2V이고, 인버터(11)의 임계 전압은 1V이다. 외부 전원 전압(Vcc)은 3.3V이다. 따라서 인버터(11)가 저레벨을 출력하여 트랜지스터(Q1 및 Q2)가 도통하기 시작한다. 그에 의해 기준 전압이 트랜지스트(Q1 및 Q2)를 통해 라인(36)으로 전달된다. 따라서 상기 내부 전력 전압이 상기 칩상의 메모리 셀 회로에 공급된다. 이런 상태에서 결함이 있는 메모리 셀들에 대한 테스트가 수행되어, 결함이 있는 메모리 셀(들)을 지정하는 번지(들)을 나타내는 정보가 도출되어 상기 테스트 장치에 임시로 저장된다.
그런 다음 상기 메모리 소자(300)는 기준 전압 조절 데이터 및 결함이 있는 번지들을 나타내는 정보와 함께 트리밍 장치로 옮겨진다. 따라서, 조절기(30) 및 상기 여유 제어 유닛(346)의 퓨즈들(도시되지 않음)중 선택된 모든 퓨즈들은 한번에 끊어진다.
정상 동작에서, 단자 패드(P3)는 개방 상태이다. 그러나 패드(P3)는 저항(R1)에 의해 접지선에 접속된다. 따라서, 인버터(11)가 저 레벨을 수신하여 트랜지스터(Q3 및 Q4)는 도통되기 시작하고 트랜지스터(Q1 및 Q2)는 비-도통 상태가 된다. 따라서 조절된 기준 전압(Vref)이 라인(36)으로부터 도출되고 정상 동작 모드의 메모리 회로에는 소정의 내부 전력 전압 (Vccr)이 인가된다.
1-트랜지스터 및 1-캐패시터 형의 DRAM 셀에 대한 테스트들중 하나로서, 데이터 홀딩 특성(data holding characteristic)이 있다. 이 테스트는 셀의 각 캐패시터의 공통 전극 또는 셀 플레이트(plate)에 인가되는 전위 레벨을 변화시킴으로서 수행된다. 따라서 그러한 회로 구성에서는 각 메모리 셀의 셀 플레이트에 가변 전압을 공급하는 것이 요구된다. 이 목적을 위해, 제5도에 도시된 것처럼, 본 발명에 따른 또다른 응용으로서, 제4도에 도시된 회로(100)와 동일한 회로 구성을 갖는 선택기 회로(200)는 트랜지스터(Q3 및 Q4)의 공통 노드에서 셀 플레이트 전압 발생기(cell plate voltage generator; 20)로부터 셀 플레이트 전압(Vcell)을 수신한다. 이 셀 플레이트 전압(Vcell)은 내부 전압(Vccr)의 절반 레벨을 갖도록 설계된다. 한편, 트랜지스터(Q1 및 Q2)의 공통 노드는 단자 패드(P11)에 접속된다. 데이터 홀딩 테스트 모드에서, 패드(P11)에는 인버터(11)의 임계 레벨보다 더 높은 테스트 셀 플레이트 전압이 공급되므로 각 메모리 셀의 셀플레이트에는 회로 (200)의 출력 노드를 통해 상기 테스트 전압이 공급된다. 정상 동작에서, 패드(P11)는 저항(R1)을 통해 접지되며, 따라서 상기 셀 플레이트 전압(Vcell)은 각 메모리 셀의 셀 플레이트에 공급된다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 범위 및 정신에서 벗어나지 않은채 수정되거나 변형될 수도 있다는 것이 명백하다.

Claims (7)

  1. 선택기 회로에 있어서, 제1입력 단자, 제2입력 단자, 출력단자, 상기 제1입력 단자와 상기 출력 단자 사이에 결합된 제1스위칭 회로, 상기 제2입력 단자와 상기 출력 단자 사이에 결합된 제2스위칭 회로 및, 상기 제2입력 단자에 결합되어, (1) 상기 제2입력 단자의 전압이 임계 전압 미만일 때 상기 제1스위칭 회로를 도통시키고, (2) 상기 제2입력 단자의 전압이 상기 입계 전압 이상일 때 제2스위칭 회로를 도통시키는 제어 회로를 포함하고, 상기 제1스위칭 회로는 서로 병렬 접속된 제1채널형의 제1트랜지스터와 제2채널형의 제2트랜지스터를 구비하고, 상기 제2스위칭 회로는 서로 병렬 접속된 상기 제1채널형의 제3트랜지스터와 상기 제2채널형의 제4트랜지스터를 구비하고, 상기 제어 회로는, (1) 상기 제2입력 단자에 결합된 입력 노드와 상기 제1 및 제4트랜지스터의 게이트에 결합된 출력 노드를 갖는 제1인버터와, (2) 상기 제1인버터의 상기 출력 노드에 결합된 입력 노드와 상기 제2 및 제3트랜지스터의 게이트에 결합된 출력 노드를 갖는 제2인버터를 구비하고, 상기 임계 전압은, (1)상기 제1인버터의 임계 레벨과 같은 전압이며, (2) 상기 제1입력 단자의 전압에 의존하지 않고, 상기 출력 단자의 전압은 상기 선택기 회로에 의해, 상기 제2입력 단자의 전압에 따라 상기 제1입력 단자의 전압과 상기 제2입력 단자의 전압 중 한 전압이 되도록 선택되는 선택기 회로.
  2. 제1항에 있어서, 상기 제2입력 단자에는 기준 전압이 공급되고, 상기 임계 전압은 상기 기준 전압보다 작은 선택기 회로.
  3. 제2항에 있어서, 상기 제2입력 단자는 임피던스 요소를 통해, 상기 기준 전압보다 작은 전위 레벨을 수신하는 전위선에 접속되는 선택기 회로.
  4. 제1항에 있어서, 상기 제2입력 단자는 저항을 통해 기준 전위선에 접속되는 선택기 회로.
  5. 반도체 회로로서, (1) 출력 노드에 소정의 전압을 발생시키는 전압 발생기와, (2) 상기 반도체 회로가 테스트 모드일 때 테스트 전압이 공급되고 상기 반도체 회로가 정상 동작 모드일 때 개방 상태가 되는 단자 패드를 갖는 반도체 회로용 선택기 회로에 있어서, 상기 전압 발생기의 출력 노드에 접속된 제1입력 노드, 상기 단자 패드에 접속된 제2입력 노드, 출련선, 상기 제1입력 노드와 출력선 사이에 결합된 제1전달 게이트, 상기 제2입력 노드와 상기 출력선 사이에 결합된 제2전달 게이트 및, 상기 제2입력 노드에 결합되어, (1) 상기 단자 패드가 상기 개방 상태일 때 상기 제1전달 게이트를 도통시키고, (2) 상기 단자 패드에 상기 테스트 전압이 공급될 때 제2전달 게이트를 도통시키는 제어 게이트를 포함하고, 상기 제어 게이트는 상기 테스트 전압보다 작은 임계 레벨을 갖는 게이트 회로를 구비하고, 상기 임계 레벨은 상기 제1입력 노드의 상기 소정의 전압에 의존하지 않으며, 상기 제2입력 노드는 임피던스 요소를 통해 기준 전위선에 접속되며, 상기 단자 패드가 상기 개방상태일 때 상기 제2입력 노드에는 상기 기준 전위선상의 전위 레벨이 공급되고, 상기 출력 노드의 레벨은 상기 제2입력 노드의 레벨을 제어함으로써만 선택되는 회로.
  6. 다수의 메모리셀을 구비하는 메모리 셀 어레이, 번지 정보에 응답하여 상기 메모리셀 중 적어도 하나를 선택하는 번지 회로, 선택된 메모리셀에 대한 데이터 판독/기록 동작을 수행하는 데이터 판독/기록 회로 및, 내부 전력 전압을 발생시켜 상기 메모리셀 어레이에 공급하는 전력 회로로서, 출력 노드에 기준 전압을 발생시키는 기준 전압 발생기와 상기 기준 전압에 응답하여 상기 메모리셀 어레이에 상기 내부 전력 전압을 공급하는 전압원 회로를 구비하는 전력 회로를 포함하는 반도체 메모리 회로용 선택기 회로에 있어서, 상기 기준 전압 발생기의 출력 노드에 결합된 제1입력 노드 및, 단자 패드에 결합된 제2입력 노드와, 상기 제2입력 노드와 접지선 사이에 결합된 임피던스 요소와, 상기 전압원 회로에 결합된 출력선 및, 상기 제2입력 노드의 전압에 응답하여 (1) 정상 모드에서 상기 제1입력노드와 상기 출력선 사이에 제1전기 경로를 형성하고, (2) 테스트 모드에서 상기 제2입력 노드와 상기 출력선 사이에 제2전기 경로를 형성하는 회로 수단을 포함하고, 상기 단가 패드는 상기 반도체 메모리 회로가 테스트 모드에서 동작할 때 테스트 전압을 공급받고 상기 반도체 메모리 회로가 정상 모드에서 동작할 때 플로팅 상태가 되어, 상기 제2입력 단자에는 상기 테스트 모드에서 상기 테스트 전압이 공급되고 있어 상기 정상 모드에서 상기 접지선의 접지 전압이 공급되며, 상기 회로 수단은, 게이트 회로로서, (1) 상기 접지 전압과 상기 테스트 전압의 중간값이 임계 레벨을 가지며, (2) 상기 제2입력 노드의 전압이 상기 임계 전압을 초과하지 않을 때 상기 제1전기 경로를 형성하고, 상기 제2입력 노드의 전압이 상기 임계 전압을 초과할 때 상기 제2전기 경로를 형성하는 게이트 회로를 구비하는 선택기 회로.
  7. 제 6항에 있어서, 상기 게이트 회로는 인버터를 포함하는 선택기 회로.
KR1019940019867A 1993-08-13 1994-08-12 선택기 회로 KR100193307B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-201341 1993-08-13
JP5201341A JP2727921B2 (ja) 1993-08-13 1993-08-13 半導体集積回路装置

Publications (2)

Publication Number Publication Date
KR950006850A KR950006850A (ko) 1995-03-21
KR100193307B1 true KR100193307B1 (ko) 1999-06-15

Family

ID=16439425

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940019867A KR100193307B1 (ko) 1993-08-13 1994-08-12 선택기 회로

Country Status (5)

Country Link
US (1) US5563546A (ko)
EP (1) EP0638902B1 (ko)
JP (1) JP2727921B2 (ko)
KR (1) KR100193307B1 (ko)
DE (1) DE69421226T2 (ko)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5671189A (en) * 1996-05-28 1997-09-23 Etron Technology, Inc. Low standby power redundancy circuit
US5940608A (en) 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US6104209A (en) 1998-08-27 2000-08-15 Micron Technology, Inc. Low skew differential receiver with disable feature
US5852378A (en) * 1997-02-11 1998-12-22 Micron Technology, Inc. Low-skew differential signal converter
US6912680B1 (en) 1997-02-11 2005-06-28 Micron Technology, Inc. Memory system with dynamic timing correction
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
JPH1166890A (ja) 1997-08-12 1999-03-09 Mitsubishi Electric Corp 半導体集積回路装置
US6108804A (en) 1997-09-11 2000-08-22 Micron Technology, Inc. Method and apparatus for testing adjustment of a circuit parameter
US6101197A (en) 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
US6212482B1 (en) 1998-03-06 2001-04-03 Micron Technology, Inc. Circuit and method for specifying performance parameters in integrated circuits
JP3173727B2 (ja) * 1998-03-10 2001-06-04 日本電気株式会社 電圧検出回路
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6279090B1 (en) 1998-09-03 2001-08-21 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
JP2002015599A (ja) * 2000-06-27 2002-01-18 Oki Electric Ind Co Ltd 半導体記憶装置
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US6744271B2 (en) * 2002-04-30 2004-06-01 Infineon Technologies Ag Internal generation of reference voltage
US7053691B2 (en) * 2003-05-06 2006-05-30 Hewlett-Packard Development Company, L.P. Electrical circuit for selecting a desired power source
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
JP2005038482A (ja) * 2003-07-17 2005-02-10 Toshiba Microelectronics Corp 半導体装置
US7234070B2 (en) 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
KR100542695B1 (ko) * 2003-11-13 2006-01-11 주식회사 하이닉스반도체 반도체 소자의 테스트 모드 회로
US7250795B2 (en) * 2005-03-29 2007-07-31 Promos Technologies Pte. Ltd. High-speed, low-power input buffer for integrated circuit devices
KR100799109B1 (ko) 2006-06-30 2008-01-29 주식회사 하이닉스반도체 반도체 소자
US8212544B2 (en) * 2007-08-13 2012-07-03 SK hynix, Inc. Semiconductor integrated circuit having level regulation for reference voltage
JP2009289784A (ja) * 2008-05-27 2009-12-10 Nec Electronics Corp 半導体集積回路装置
US8222886B2 (en) 2008-06-18 2012-07-17 Hioki Denki Kabushiki Kaisha Voltage detecting apparatus and line voltage detecting apparatus having a detection electrode disposed facing a detected object
JP5293808B2 (ja) * 2009-03-31 2013-09-18 富士通株式会社 半導体集積回路及び電源電圧制御方法
US8482339B1 (en) * 2009-06-12 2013-07-09 National Acquisition Sub, Inc. Method and apparatus for temperature compensation of filter circuits
US8289062B2 (en) * 2010-09-16 2012-10-16 Micron Technology, Inc. Analog delay lines and adaptive biasing
JP6370151B2 (ja) * 2014-07-31 2018-08-08 エイブリック株式会社 半導体集積回路装置及びその出力電圧調整方法
US9792979B1 (en) * 2016-11-30 2017-10-17 Apple Inc. Process, voltage, and temperature tracking SRAM retention voltage regulator
JP6746659B2 (ja) * 2018-11-09 2020-08-26 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス及びその内蔵セルフテスト方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5744291A (en) * 1980-08-27 1982-03-12 Toshiba Corp Drive pulse generating circuit of charge transfer element
US4469959A (en) * 1982-03-15 1984-09-04 Motorola, Inc. Input buffer
JPS5974721A (ja) * 1982-10-21 1984-04-27 Toshiba Corp シユミツト・トリガ回路
US4556804A (en) * 1983-11-17 1985-12-03 Motorola, Inc. Power multiplexer switch and method
US4617473A (en) * 1984-01-03 1986-10-14 Intersil, Inc. CMOS backup power switching circuit
US4694430A (en) * 1985-03-21 1987-09-15 Sprague Electric Company Logic controlled switch to alternate voltage sources
US4763020B1 (en) * 1985-09-06 1997-07-08 Ricoh Kk Programmable logic device having plural programmable function cells
JP2605687B2 (ja) * 1986-04-17 1997-04-30 三菱電機株式会社 半導体装置
JP2733796B2 (ja) * 1990-02-13 1998-03-30 セイコーインスツルメンツ株式会社 スイッチ回路
JPH041992A (ja) * 1990-04-18 1992-01-07 Toshiba Corp 半導体記憶装置
JPH04172011A (ja) * 1990-11-05 1992-06-19 Mitsubishi Electric Corp 半導体集積回路
US5187396A (en) * 1991-05-22 1993-02-16 Benchmarq Microelectronics, Inc. Differential comparator powered from signal input terminals for use in power switching applications

Also Published As

Publication number Publication date
DE69421226D1 (de) 1999-11-25
JP2727921B2 (ja) 1998-03-18
EP0638902A2 (en) 1995-02-15
EP0638902B1 (en) 1999-10-20
EP0638902A3 (en) 1995-05-17
KR950006850A (ko) 1995-03-21
US5563546A (en) 1996-10-08
JPH0758297A (ja) 1995-03-03
DE69421226T2 (de) 2000-05-31

Similar Documents

Publication Publication Date Title
KR100193307B1 (ko) 선택기 회로
US6486731B2 (en) Semiconductor integrated circuit device capable of externally monitoring internal voltage
KR0135108B1 (ko) 스트레스 테스트 회로를 포함하는 반도체 메모리 장치
JP4046382B2 (ja) 半導体集積回路装置
EP0585870B1 (en) Dynamic random access memory with voltage stress applying circuit
KR100190080B1 (ko) 반도체 메모리 장치의 메모리 셀 테스트용 고전압 감지 회로
KR100426909B1 (ko) 반도체 장치
US6839293B2 (en) Word-line deficiency detection method for semiconductor memory device
US6853592B2 (en) Semiconductor memory device permitting control of internal power supply voltage in packaged state
US6614674B2 (en) Regulator circuit for independent adjustment of pumps in multiple modes of operation
EP0195412B1 (en) Integrated circuit with built-in indicator of internal repair
KR100361658B1 (ko) 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법
JP3735698B2 (ja) 内部電圧発生回路
KR100206351B1 (ko) 반도체장치 및 반도체장치의 내부전원전위의 조정방법
US6337819B1 (en) Semiconductor device having on-chip terminal with voltage to be measured in test
US6417726B1 (en) Semiconductor device capable of adjusting an internal power supply potential in a wide range
US6922356B2 (en) Method of operation for a programmable circuit
KR100457160B1 (ko) 반도체 메모리 테스트 장치
US5966335A (en) Semiconductor memory device having circuit for changing electrical characteristics
KR0170518B1 (ko) 승압 전원을 사용하는 디램 장치의 전원 공급 회로
US6535441B2 (en) Static semiconductor memory device capable of accurately detecting failure in standby mode
KR100449270B1 (ko) 다이나믹 램 장치의 플레이트 전압 발생 회로
KR20020000609A (ko) 반도체 메모리 장치의 고전압 발생회로

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19940812

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19940812

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19971230

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19980529

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19981119

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19990203

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19990204

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20020123

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20030123

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20040120

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20050121

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20060126

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20070125

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20070125

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20090110