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KR100449270B1 - 다이나믹 램 장치의 플레이트 전압 발생 회로 - Google Patents

다이나믹 램 장치의 플레이트 전압 발생 회로 Download PDF

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KR100449270B1
KR100449270B1 KR1019970036643A KR19970036643A KR100449270B1 KR 100449270 B1 KR100449270 B1 KR 100449270B1 KR 1019970036643 A KR1019970036643 A KR 1019970036643A KR 19970036643 A KR19970036643 A KR 19970036643A KR 100449270 B1 KR100449270 B1 KR 100449270B1
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삼성전자주식회사
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Abstract

본 발명의 다이나믹 램 장치는 플레이트 전압이 인가되는 플레이트 라인과; 적어도 하나의 행 라인과; 적어도 하나의 열 라인과; 상기 플레이트 라인에 일 전극이 접속되고 상기 행 라인에 제어되는 셀 트랜지스터를 통해 상기 열 라인에 타 전극이 접속되는 셀 커패시터를 갖는 적어도 하나의 메모리 셀과; 정상적인 독출/기입 동작 동안에 내부 전원 전압에 응답하여 상기 플레이트 전압을 발생하는 제 1 전압 발생 회로와; 번_인 테스트 동작 동안에 상기 셀 커패시터에 저장된 데이터에 따라 상기 플레이트 전압을 제 1 레벨 전압과 제 2 레벨 전압 중 하나로 발생하는 제 2 전압 발생 회로와; 외부 전원 전압이 소정의 기준 전압보다 낮은지 높은지를 검출한 제 1 검출 신호를 발생하는 레벨 검출 회로와; 기입 활성화 신호와 열 어드레스 스트로브 신호가 행 어드레스 스트로브 신호에 앞서 활성화될 때 발생하는 모드 신호, 상기 셀 커패시터에 데이터 '1' 또는 '0'이 저장되어 있음을 각각 알리는 제 1 및 제 2 신호들, 그리고 상기 제 1 검출 신호를 입력받아 상기 번_인 테스트 동작을 알리는 한쌍의 제 2 검출 신호들을 발생하는 번_인 모드 검출 회로와; 상기 제 2 검출 신호쌍을 입력받아, 상기 제 2 검출 신호 쌍이 상기 번_인 테스트 동작을 알리는 신호이면 상기 제 1 전압 발생 회로를 비활성화시키는 제 1 제어 회로와; 상기 제 2 검출 신호 쌍을 입력받아, 상기 제 2 검출 신호쌍이 상기 번_인 테스트 동작을 알리는 신호이면 상기 제 2 전압 발생 회로를 활성화시키는 제 2 제어 회로를 포함한다.

Description

다이나믹 램 장치의 플레이트 전압 발생 회로.(plate voltage generating circuit of dynamic random access memory device)
본 발명은 다이나믹 램 (dynamic random access memory : DRAM) 장치에 관한 것으로서, 구체적으로는 플레이트 전압을 발생하는 다이나믹 램 장치의 플레이트 전압 발생 회로에 관한 것이다.
반도체 메모리 장치 중 메모리 셀(memory cell)이, 도 2에 도시된 바와같이, 하나의 셀 커패시터(cell capacitor : C)와 하나의 전하 전달 트랜지스터(charge transfer transistor : T)로 구성된 다이나믹 램 (DRAM)에 있어, 밀도가 높아지고 칩 사이즈가 작아짐에 따라 상기 셀 커패시터 (C)의 양극판의 면적은 줄어들게 된다. 밀도가 높아지고 칩 사이즈가 작아짐에 따라 상기 셀 커패시터 (C)의 양극판 사이의 간격을 줄이는 방법은 한계가 있기 때문에, 상기 셀 커패시터 (C)의 커패시턴스(capacitance)가 작아지게 된다. 또한, 상기 셀 커패시터 (C)의 양극판 사이의 공간(space) 및 컨택 오버랩 마진(contact overlap margin) 등의 디자인 룰(design rule)이 작아짐에 따라 다른 층 사이의 마이크로 브리지 (micro bridge) 등이 발생할 가능성이 높아지게 된다. 따라서, 이와 같은 문제점을 갖는 칩을 빠른 시간내에 찾아내는 것은 신뢰성 확보에 중요한 하나의 요소가 된다.
반도체 메모리 장치는 신뢰성 확보를 위해 번_인 테스트(Burn_in test)를 수행한다. 상기 번_인 테스트란 패키지 상태에서 스트레스 전압(예를들면, 약 8V)과 고온을 가한 후 상기 스트레스 전압으로 인해 취약한 트랜지스터와 메모리 셀의 층간 발생되는 상기 마이크로 브리지의 유·무를 테스트하여 취약한 패키지 등을 찾아내기 위한 것을 의미한다.
상기 번_인 테스트를 수행하기 위해 메모리 셀의 셀 커패시터 (C)의 양극판 사이에 가능한 큰 전위차를 인가하여 빠른 시간에 취약한 패키지를 찾아낼 수 있다. 하지만, 상기 셀 커패시터 (C)의 양극판 사이에 항상 큰 전위차를 인가하게 되면 상기 셀 커패시터 (C)에 지나친 스트레스(over stress)를 가하게 되고, 그 결과 상기 셀의 게이트 옥사이드(gate oxide)가 쉽게 깨질 수 있다. 특히, 이러한 현상은 칩 사이즈가 작아지고 밀도가 높은 상태에서 상기 셀 커패시터 (C)를 키우기 위해 양극판 사이의 간격을 줄이는 경우, 상기 셀 커패시터 (C)의 양극판 사이에 항상 큰 전위차를 가하게 되면 게이트 옥사이드가 더욱 쉽게 깨질 수 있다.
도 1은 종래 기술에 따른 플레이트 전압 발생 회로를 보여주는 회로도이다. 도 1에 도시된 바와같이, 종래 플레이트 전압 발생 회로는 분압기 (10)와 구동기 (20)로 구성된다. 이러한 구성에 의해서, 상기 플레이트 전압 발생 회로에 의해서 정상적인 독출/기입 동작 동안에 플레이트 전압 (Vp)이 접지 전위(ground potential)로 발생되면 메모리 셀에/로부터 데이터 '1'을 독출/기입할 경우 상기 셀 커패시터 (C) 사이의 전장이 전원 전압 (VIVC)로 형성되어 게이트 옥사이드가 쉽게 깨지게 된다. 이러한 현상을 방지하기 위해 상기 플레이트 전압 (Vp)의 레벨은 (
Figure 1019970036643_B1_M0001
VIVC)로 유지된다. 하지만, 신뢰성 확보를 위한 상기 번_인 테스트시 상기 셀 커패시터 (C) 사이에 큰 전위차를 가하지 못하기 때문에 충분한 스트레스를 가하지 못한다. 결국, 충분한 스트레스를 가하기 위해 오랜 시간 동안 상기 번_인 테스트 동작을 수행하게 된다.
따라서 본 발명의 목적은 정상적인 독출/기입 동작과 패키지 상태의 번_인 테스트 동작시 서로 다른 플레이트 전압을 발생하는 다이나믹 램 장치의 플레이트 전압 발생 회로를 제공하는 것이다.
도 1은 종래 기술에 따른 플레이트 전압 발생 회로를 보여주는 회로도;
도 2는 본 발명에 따른 다이나믹 램 (DRAM) 장치의 구성을 보여주는 블럭도;
도 3은 본 발명의 바람직한 실시예에 따른 도 2의 레벨 검출 회로를 보여주는 회로도;
도 4는 본 발명의 바람직한 실시예에 따른 도 2의 플레이트 전압 발생 회로를 보여주는 회로도,
*도면의 주요 부분에 대한 부호 설명
100 : 셀 어레이 110 : 행 어드레스 버퍼
120 : 행 디코더 130 : 열 어드레스 버퍼
140 : 열 디코더 150 : 입출력 게이팅 회로
160 : 감지 증폭 회로 200 : 레벨 검출 회로
210 : 번인 모드 검출 회로 220 : 제 1 제어 회로
230 : 제 2 제어 회로 240 : 제 1 전압 발생 회로
250 : 제 2 전압 발생 회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 플레이트 전압이 인가되는 플레이트 라인과; 적어도 하나의 행 라인과; 적어도 하나의 열 라인과; 상기 플레이트 라인에 일 전극이 접속되고 상기 행 라인에 제어되는 셀 트랜지스터를 통해 상기 열 라인에 타 전극이 접속되는 셀 커패시터를 갖는 적어도 하나의 메모리 셀을 구비한 다이나믹 램 장치에 있어서, 정상적인 독출/기입 동작 동안에 내부 전원 전압에 응답하여 상기 플레이트 전압을 발생하는 수단과; 번_인 테스트 동작 동안에 상기 셀 커패시터에 저장된 데이터에 따라 상기 플레이트 전압을 제 1 레벨 전압과 제 2 레벨 전압 중 하나로 발생하는 수단과; 외부 전원 전압이 소정의 기준 전압보다 낮은지 높은지를 검출한 제 1 검출 신호를 발생하는 수단과; 기입 활성화 신호 와 열 어드레스 스트로브 신호가 행 어드레스 스트로브 신호에 앞서 활성화될 때 인가되는 모드 신호, 상기 셀 커패시터에 데이터 '1' 또는 '0'이 저장되어 있음을 각각 알리는 제 1 및 제 2 신호들, 그리고 상기 제 1 검출 신호를 입력받아 상기 번_인 테스트 동작을 알리는 한 쌍의 제 2 검출 신호들을 발생하는 수단과; 상기 제 2 검출 신호 쌍을 입력받아, 상기 제 2 검출 신호 쌍이 상기 번_인 테스트 동작을 알리는 신호이면 상기 정상적인 독출/기입 동작 동안에 상기 플레이트 전압 (Vp)을 발생하는 상기 수단을 비활성화시키는 수단 및; 상기 제 2 검출 신호 쌍을 입력받아, 상기 제 2 검출 신호 쌍이 상기 번_인 테스트 동작을 알리는 신호이면 상기 번_인 테스트 동작 동작에 상기 플레이트 전압 (Vp)을 발생하는 상기 수단을 활성화시키는 수단을 포함하며, 상기 셀에 데이터 '1'이 저장되었을 경우 상기 번_인 테스트 동작시 발생되는 상기 플레이트 전압은 상기 제 1 레벨 전압이고 상기 셀에 데이터 '0'이 저장되었을 경우 상기 번_인 테스트 동작시 발생되는 상기 플레이트 전압은 상기 제 2 레벨 전압인 것을 특징으로 한다.
이 실시예에 있어서, 상기 플레이트 전압의 레벨은 정상적인 독출/기입 동작시 상기 내부 전원 전압의 절반에 해당하는 레벨인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 레벨 전압은 접지 전위이고 상기 제 2 레벨 전압은 상기 내부 전원 전압인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 및 제 2 신호들은 상기 번_인 테스트 동작시 어느 하나만 활성화되며, 상기 활성화된 신호의 전압 레벨은 약 8볼트에 해당하는 레벨인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 검출 신호 쌍의 전압 레벨은 상기 정상적인 독출/기입 동작시 동일한 레벨이고, 상기 번_인 테스트 동작시 상보 신호로서 발생되는 것을 특징으로 한다.
이와같은 회로에 의해서, 정상적인 독출/기입 동작시 1/2VIVC의 플레이트 전압을 발생시키고, 패키지 상태의 번_인 테스트 동작시 데이터에 따라 전원 전압 또는 접지 전위를 갖는 플레이트 전압을 발생시킬 수 있다.
이하 본 발명의 실시예에 따른 참조도면들 도 2 내지 도 4에 의거하여 상세히 설명한다.
도 2을 참조하면, 본 발명의 신규한 다이나믹 램 장치는 레벨 검출 회로 (level detecting circuit) (200), 번_인 모드 검출 회로 (Burn_in mode detecting circuit) (210), 제 1 제어 회로 (220), 제 1 제어 회로 (220), 제 1 전압 발생 회로 (first voltage generating circuit) (240), 그리고 제 2 전압 발생 회로 (second voltage generating circuit) (250)를 포함한 플레이트 전압 발생 회로 (300)을 제공한다.
이로써, 정상적인 독출/기입 동작 동안에 셀 커패시터 (C)의 플레이트 라인(plate line), 즉 상기 셀 커패시터 (C)의 일 전극에
Figure 1019970036643_B1_M0001
VIVC의 플레이트 전압 (Vp)을 인가하고, 번_인 테스트 모드 동안에 상기 셀 커패시터 (C)에 저장된 데이터가 논리적으로 '1'인 경우 상기 플레이트 라인에 접지 전위 (ground potential)의 상기 플레이트 전압 (Vp)을 인가하고, 그리고 상기 셀 커패시터 (C)에 저장된 데이터가 논리적으로 '0'인 경우 상기 플레이트 라인에 내부 전원 전압 (VIVC)의 상기 플레이트 전압 (Vp)을 인가할 수 있다. 따라서, 패키지 상태의 번_인 테스트 모드시 상기 셀 커패시터 (C) 사이의 전장을 전원 전압의 레벨로 형성함으로써 게이트 옥사이드가 약한 셀들을 빠른 시간 내에 찾아낼 수 있다.
도 2는 본 발명에 따른 다이나믹 램 장치의 구성을 보여주는 블럭도이다.
도 2를 참조하면, 본 발명의 다이나믹 램 장치는 메모리 셀 어레이 (memory cell array) (100), 행 어드레스 버퍼 회로 (row address buffer circuit) (110), 행 디코더 (row decoder) (120), 열 어드레스 버퍼 회로 (column address buffer circuit) (130), 열 디코더 (column decoder) (140), 입출력 게이팅 회로 (I/O gating circuit) (150), 감지 증폭 회로 (sense amplifier circuit) (160), 그리고 플레이트 전압 발생 회로 (plate voltage generating circuit) (300)을 포함한다.
상기 메모리 셀 어레이 (100)는 행 방향으로 신장하는 워드 라인들, 열 방향으로 신장하는 비트 라인들, 그리고 데이터를 저장하는 셀 커패시터 (C)와 상기 데이터의 입출력을 제어하기 위한 전하 전달 트랜지스터 (T)로 구성된 메모리 셀들을 포함한다. 상기 행 디코더 (120)는 상기 행 어드레스 버퍼 (110)로부터 행 어드레스 (RA)을 입력받아 상기 워드 라인들 중 하나를 선택하여 활성화시킨다. 이에 따라, 상기 선택된 워드 라인에 접속된 메모리 셀의 상기 전하 전달 트랜지스터 (T)가 턴-온되고, 그 결과 대응되는 셀 커패시터 (C) 및 비트 라인 사이에 챠아지 세어링이 발생된다.
그리고, 상기 열 디코더 (140)는 상기 열 어드레스 버퍼 (130)로부터 열 어드레스 (CA)을 입력받아 상기 메모리 셀 어레이 (100)의 열들 중 하나를 선택하며, 상기 감지 증폭 회로 (160)는 상기 행 및 열 디코더들 (120) 및 (140)에 의해서 상기 선택된 메모리 셀의 데이터를 감지하고 증폭하여, 상기 입출력 게이팅 회로 (150)을 통해 입출력 라인 (I/O lines)으로 출력한다.
일반적으로, 상기 감지 증폭 회로 (150)는 한쌍의 비트 라인들 (BL) 및 (
Figure 1019970036643_B1_M0003
) 사이에 접속되며, 그것들 사이의 전위차를 감지 증폭하게 된다. 독출 동작이 수행되기 이전에 상기 비트 라인쌍 (BL) 및 (
Figure 1019970036643_B1_M0003
)은, 통상적으로, 전원 전압(VIVC)의 절반에 해당하는 레벨로 프리 챠아지된다. 그리고, 상기 선택된 메모리 셀의 셀 커패시터 (C)와 그것에 대응되는 비트 라인 (예들들면, BL) 사이의 챠아지 세어링에 의해서 상기 커패시터 (C)에 저장된 데이터에 따라 비트 라인 (BL)의 전압 레벨이 변하게 된다.
반면, 상기 비트 라인 (BL)의 기준 라인 (reference line)이 되는 비트 라인 (예를들면,
Figure 1019970036643_B1_M0003
)은 초기 프리 챠아지된 Half VIVC로 유지된다. 따라서, 상기 감지 증폭 회로 (160)는 상기 비트 라인쌍 (BL) 및 (
Figure 1019970036643_B1_M0003
) 사이의 전압차를 감지하고 증폭하게 된다. 그리고, 상기 셀 커패시터 (C)의 일 전극은 정상적인 독출/기입 동작 동안에 상기 플레이트 전압 발생 회로 (300)로부터 출력되는
Figure 1019970036643_B1_M0001
VIVC의 플레이트 전압 (Vp)이 인가된다.
본 발명에 따른 상기 플레이트 전압 발생 회로 (300)는 정상적인 독출/기입 동작시 상기 플레이트 전압 (Vp)을 종래의 경우와 마찬가지로 (
Figure 1019970036643_B1_M0001
VIVC)로 발생한다. 반면, 패키지 상태의 번_인 테스트 모드시 외부로부터 인가되는 신호들 (Ai), (Aj) 및 (PWCBR)에 응답하여 상기 플레이트 전압 (Vp)을 셀 커패시터 (C)에 저장된 데이터에 따라 서로 다른 레벨의 전압으로서 발생한다. 즉, 상기 셀 커패시터 (C)에 저장된 데이터가 논리적으로 '1'인 경우 상기 플레이트 전압 (Vp)는 접지 전위로 출력되고, 상기 셀 커패시터 (C)에 저장된 데이터가 논리적으로 '0'인 경우 상기 플레이트 전압 (Vp)는 내부 전원 전압 (VIVC)로 출력된다. 이와 같이 데이터에 따라 다른 레벨의 플레이트 전압 (Vp)을 발생함으로써 번_인 테스트 모드시 셀 커패시터 사이에 전원 전압에 해당하는 전위차를 인가할 수 있고, 그 결과 게이트 옥사이드가 약한 셀을 빠른 시간 내에 찾아낼 수 있게 된다.
상기 플레이트 전압 발생 회로 (300)는 외부 전원 전압 (VEXT)의 레벨을 검출하기 위한 레벨 검출 회로 (200), 번_인 모드를 검출하기 위한 번_인 모드 검출 회로 (210), 정상적인 독출/기입 동작시
Figure 1019970036643_B1_M0001
VIVC의 상기 플레이트 전압 (Vp)을 발생하는 제 1 전압 발생 회로 (240), 번_인 모드시 셀 커패시터 (C)에 저장된 데이터가 '1'일 때 접지 전위의 상기 플레이트 전압 (Vp)을 발생하고 '0'일 때 내부 전원 전압 (VIVC)의 상기 플레이트 전압 (Vp)을 발생하는 제 2 전압 발생 회로 (250), 상기 번_인 모드 검출 회로 (210)로부터 출력되는 검출 신호들 (A,
Figure 1019970036643_B1_M0010
)가 번_인 모드를 알리는 신호일 경우 상기 제 1 전압 발생 회로 (240)를 비활성화시키기 위한 제 1 제어 회로 (220), 그리고 상기 검출 신호들 (A,
Figure 1019970036643_B1_M0010
)가 번_인 모드를 알리는 신호일 경우 상기 제 2 전압 발생 회로 (240)를 활성화시켜 상기 요구되는 레벨의 상기 플레이트 전압 (Vp)을 발생시키기 위한 제 2 제어 회로 (230)를 제공한다.
도 3은 본 발명의 바람직한 실시예에 따른 도 1의 레벨 검출 회로를 보여주는 회로도이다.
도 3을 참조하면, 레벨 검출 회로 (200)는 번_인 테스트 모드시 인가되는 외부 전원 전압 (VEXT)의 레벨을 검출한 신호 (PDET)을 발생하기 위한 것이며, 여기서 패키지 상태의 번_인 테스트 모드시 상기 외부 전원 전압 (VEXT)은 약 8볼트로 인가된다. 따라서, 상기 외부 전원 전압 (VEXT)이 기준 전압 (VREF)보다 높으면 하이 레벨 (H level)의 상기 신호 (PDET)을 발생하고, 낮으면 로우 레벨 (L level)의 상기 신호 (PDET)을 발생한다.
상기 레벨 검출 회로 (200)는 통상적으로 사용되는 차동 증폭기 (201), 분압기 (202), 그리고 출력부 (203)을 포함한다. 상기 차동 증폭기 (201)는 2개의 PMOS 트랜지스터들 (M18) 및 (M19)과 4 개의 NMOS 트랜지스터들 (M20)∼(M23)로 구성된다. 상기 PMOS 트랜지스터 (M19)의 소오드-드레인 채널은 전원 (VEXT)과 상기 차동 증폭기 (201)의 출력단 (N1) 사이에 형성되고, 상기 PMOS 트랜지스터 (M18)의 소오스-드레인 채널은 상기 전원 (VENT)과 접속점 (N2) 사이에 형성된다. 그리고, 상기 트랜지스터들 (M18) 및 (M19)의 게이트들은 상호 연결되어 상기 출력단 (N1)에 접속되고, 상기 PMOS 트랜지스터 (M19)의 게이트와 드레인이 상호 접속되어 있다.
상기 NMOS 트랜지스터들 (M20) 및 (M21)의 드레인-소오스 채널들은 각각 접속점들 (N2) 및 (N3) 사이에 그리고 상기 출력단 (N1)과 접속점 (N3) 사이에 형성되며, 그것들의 게이트들은 각각 기준 전압 (Vref)과 상기 분압기 (202)으로부터의 전압 (Vdev)이 인가된다. 그리고, 상기 NMOS 트랜지스터들 (M22) 및 (M23)의 드레인-소오스 채널들은 상기 접속점 (N3)와 접지 사이에 직렬로 형성되며, 그것들의 게이트들로 활성화 신호 (ENA)가 인가된다.
상기 분압기 (202)는 상기 외부 전원 전압 (VEXT)을 분압한 상기 전압 (Vdiv)을 출력하며, 2 개의 PMOS 트랜지스터들 (M24) 및 (M25)로 구성되어 있다. 상기 트랜지스터들 (M24) 및 (M25)의 소오스-드레인 채널들은 상기 외부 전원 전압 (VEXT)과 상기 접지 사이에 직렬로 형성되며, 그것들의 게이트들은 각각의 드레인에 연결되어 있다. 상기 트랜지스터들 (M24) 및 (M25)의 채널들 사이의 접속점은 상기 차동 증폭기 (210)의 NMOS 트랜지스터 (M21)의 게이트에 접속된다.
상기 출력부 (203)는 상기 차동 증폭기 (201)로부터 출력되는 신호 (S_comp)을 반전시켜 상기 신호 (PDET)을 출력하며, 상기 출력단 (N1)과 신호 라인 (PDET) 사이에 직렬 접속된 3 개의 인버터들 (IV1), (IV2) 및 (IV3)로 구성되어 있다.
도 4는 본 발명의 바람직한 실시예에 따른 도 2의 번_인 모드 검출 회로, 제 1 및 제 2 제어 회로들, 그리고 제 1 및 제 2 전압 발생 회로들을 보여주는 회로도이다.
도 4를 참조하면, 번_인 모드 검출 회로 (210)는 도 3의 레벨 검출 회로 (200)로부터 출력된 검출 신호 (PDET), 외부로부터 인가되는 신호 (PWCBR) 및 어드레스 신호들 (Ai) 및 (Aj)에 응답하여, 번_인 모드를 알리는 신호들 (A) 및 (
Figure 1019970036643_B1_M0010
)을 발생한다. 상기 신호 (PWCBR)는 기입 활성화 신호 (
Figure 1019970036643_B1_M0013
)와 열 어드레스 스트로브 신호 (
Figure 1019970036643_B1_M0014
)가 행 어드레스 스트로브 신호 (
Figure 1019970036643_B1_M0015
)에 앞서 로우 레벨로 천이될 때 활성화되는 신호로서, 번_인 테스트 모드시 하이 레벨로 인가된다.
상기 어드레스 신호들 (Ai) 및 (Aj)은 셀 커패시터 (C)에 저장된 데이터에 따라 인가되는 신호로서, 데이터가 논리적으로 '1'인 경우 상기 어드레스 신호 (Ai)가 약 8볼트의 하이 레벨로 인가되고 다른 어드레스 신호 (Aj)는 로우 레벨로 인가된다. 반면, 상기 데이터가 논리적으로 '0'인 경우 상기 어드레스 신호 (Aj)가 약 8볼트의 하이 레벨로 인가되고 다른 어드레스 신호 (Ai)는 로우 레벨로 인가된다. 따라서, 상기 신호들 (A) 및 (
Figure 1019970036643_B1_M0010
)이 상호 반전된 레벨로 발생될 때 상기 신호들 (A) 및 (
Figure 1019970036643_B1_M0010
)은 번_인 모드를 알리게 된다.
상기 번_인 모드 검출 회로 (210)는 3 개의 낸드 게이트들 (G1)∼(G3)과 하나의 인버터 (IV4)로 구성된다. 상기 신호들 (PWCBR) 및 (PDET)을 입력받는 상기 낸드 게이트 (G1)의 출력단자는 상기 인버터 (IV4)을 통해 상기 낸드 게이트들 (G2) 및 (G3)의 일 입력단자에 연결되어 있다. 상기 낸드 게이트들 (G2) 및 (G3)의 타 입력단자들은 각각 상기 어드레스 신호들 (Ai) 및 (Aj)이 인가되고, 그것들의 출력단자들을 통해 각각 상기 신호들 (A) 및 (
Figure 1019970036643_B1_M0010
)가 출력된다.
상기 제 1 제어 회로 (220)는 상기 번_인 모드 검출 회로 (210)로부터 출력된 상기 신호들 (A) 및 (
Figure 1019970036643_B1_M0010
)이 번_인 모드를 알리는 신호일 때 상기 제 1 전압 발생 회로 (240)를 비활성화시키기 위한 신호들 (B) 및 (
Figure 1019970036643_B1_M0020
)을 발생한다. 상기 제 1 제어 회로 (220)는 하나의 낸드 게이트 (G4)와 하나의 인버터 (IV12)로 구성된다. 상기 신호들 (A) 및 (
Figure 1019970036643_B1_M0010
)을 입력받은 상기 낸드 게이트 (G4)는 상기 신호 (B)을 출력하고, 상기 낸드 게이트 (G4)의 출력단자에 접속된 상기 인버터 (IV2)는 상기 신호 (B)을 반전시킨 신호 (
Figure 1019970036643_B1_M0020
)를 출력한다.
상기 제 2 제어 회로 (230)은 상기 신호들 (A) 및 (
Figure 1019970036643_B1_M0010
)에 응답하여 상기 제 2 전압 발생 회로 (250)을 활성화시키기 위한 것으로서, 인버터들 (IV5)∼(IV11)로 구성된다. 직렬 접속된 상기 인버터들 (IV5)∼(IV8)은 상기 신호 (A)을 소정 시간 지연시킨 신호 (C)을 출력하고, 직렬 접속된 상기 인버터들 (IV9)∼(IV11)은 상기 신호 (
Figure 1019970036643_B1_M0010
)을 소정 시간 지연시키고 반전시킨 신호 (
Figure 1019970036643_B1_M0025
)을 출력한다.
상기 제 1 전압 발생 회로 (240)는 도 1의 그것과 동일한 구성을 갖기 때문에 여기서 그것에 대한 설명은 생략한다. 단, 상기 제 1 제어 회로 (220)로부터 출력된 상기 신호들 (B) 및 (
Figure 1019970036643_B1_M0020
)에 제어되는 스위치용 NMOS 및 PMOS 트랜지스터들 (M16) 및 (M17)이 풀업 및 풀다운 트랜지스터들 (M12) 및 (M13)의 게이트들과 내부 전원 전압 (VIVC) 및 접지 사이에 각각 연결되어 있다. 따라서, 상기 신호들 (B) 및 (
Figure 1019970036643_B1_M0020
)이 각각 하이 레벨과 로우 레벨로 인가될 때 상기 제 1 전압 발생 회로 (240)는 비활성화된다.
상기 제 2 전압 발생 회로 (250)는 상기 신호 (C)에 제어되는 풀업용 PMOS 트랜지스터 (M14)와 상기 신호 (
Figure 1019970036643_B1_M0025
)에 제어되는 풀다운용 NMOS 트랜지스터 (M15)로 구성된다. 상기 트랜지스터들 (M14) 및 (M15)의 채널들은 내부 전원 전압 (VIVC)과 접지 사이에 직렬로 형성되며, 그것들 사이의 접속점 (N5)는 플레이트 라인 (Vp)에 연결되어 있다.
본 발명의 동작은 도 2 내지 도 4에 의거하여 이하 설명된다. 패키지 상태에서 번_인 테스트 모드를 수행하게 되면, 외부 전원 전압 (VEXT)은 약 8볼트로 인가되기 때문에 레벨 검출 회로 (200)로부터 하이 레벨의 검출 신호 (PDET)가 발생되고, 신호 (PWCBR)은 하이 레벨로 인가된다. 그리고, 셀 커패시터 (C)에 저장된 데이터에 따라 어드레스 신호들 (Ai) 및 (Aj) 중 어느 하나만이 8볼트의 하이 레벨로 인가된다.
먼저, 데이터 '1'이 셀 커패시터에 저장되었을 경우, 상기 어드레스 신호들 (Ai) 및 (Aj) 중 신호 (Aj)가 하이 레벨로 인가된다. 따라서, 상기 하이 레벨의 신호들 (PWCBR), (PDET) 및 (Aj)가 인가되면, 번_인 모드 검출 회로 (210)로부터 하이 레벨의 신호 (A)와 로우 레벨의 신호 (
Figure 1019970036643_B1_M0010
)가 각각 출력된다. 이에 따라, 제 1 제어 회로 (220)로부터 하이 레벨의 신호 (B)와 로우 레벨의 신호 (
Figure 1019970036643_B1_M0020
)가 발생되며, 그 결과 제 1 전압 발생 회로 (240)의 스위치 트랜지스터들 (M16) 및 (M17)이 턴-온되어 상기 회로 (240)가 비활성화된다.
계속해서, 각각 하이 레벨과 로우 레벨의 상기 신호들 (A) 및 (
Figure 1019970036643_B1_M0010
)을 입력받은 제 2 제어 회로 (230)는 하이 레벨의 신호들 (C) 및 (
Figure 1019970036643_B1_M0025
)을 발생한다. 따라서, 하이 레벨의 상기 신호들 (C) 및 (
Figure 1019970036643_B1_M0025
)에 의해서 제어되는 제 2 전압 발생 회로 (250)의 트랜지스터들 (M14) 및 (M15) 중 풀다운 트랜지스터 (M15)가 턴-온되어 플레이트 라인 (Vp)은 접지된다. 이로써, 셀 커패시터 (C) 사이에는 전원 전압 (VIVC)에 해당하는 전위차가 발생하게 된다.
데이터 '0'가 상기 셀 커패시터 (C)에 저장되었을 경우, 상기 어드레스 신호들 (Ai) 및 (Aj) 중 신호 (Ai)가 하이 레벨로 인가되는 것을 제외하고는 상기 데이터 '1'이 저장되었을 때와 동일한 동작에 의해서 플레이트 라인 (Vp)은 내부 전원 전압 (VIVC)이 인가된다. 따라서, 번_인 테스트시 데이터 '1'을 독출/기입하는 경우 어드레스 신호 (Aj)을 활성화시켜 플레이트 전압 (Vp)을 접지 전위로 발생하고, 데이터 '0'를 독출/기입하는 경우 어드레스 신호 (Ai)을 활성화시켜 상기 플레이트 전압 (Vp)을 내부 전원 전압 (VIVC)으로 발생한다. 따라서, 상기 셀 커패시터 (C)의 양 전극 사이에 전원 전압 (VIVC)을 인가하여 셀에 충분한 스트레스를 가함으로써 셀의 게이트 옥사이드가 약한 셀을 빠르게 찾아낼 수 있게 되었다.
상기한 바와같이, 번_인 테스트시 셀 커패시터 사이의 전위차가 내부 전원 전압의 레벨이 되도록 함으로써 빠른 시간 내에 약한 게이트 옥사이드를 갖는 셀들의 패키지를 찾을 수 있다.

Claims (5)

  1. 플레이트 전압 (Vp)이 인가되는 플레이트 라인과; 적어도 하나의 행 라인과; 적어도 하나의 열 라인과; 상기 플레이트 라인에 일 전극이 접속되고 상기 행 라인에 제어되는 셀 트랜지스터를 통해 상기 열 라인에 타 전극이 접속되는 셀 커패시터를 갖는 적어도 하나의 메모리 셀을 구비한 다이나믹 램 장치에 있어서,
    정상적인 독출/기입 동작 동안에 내부 전원 전압 (VIVC)에 응답하여 상기 플레이트 전압 (Vp)을 발생하는 수단과;
    번_인 테스트 동작 동안에 상기 셀 커패시터에 저장된 데이터에 따라 상기 플레이트 전압 (Vp)을 제 1 레벨 전압과 제 2 레벨 전압 중 하나로 발생하는 수단과;
    외부 전원 전압 (VEXT)이 소정의 기준 전압 (VREF)보다 낮은지 높은지를 검출한 제 1 검출 신호 (PDET)를 발생하는 수단과;
    기입 활성화 신호 (
    Figure 1019970036643_B1_M0013
    )와 열 어드레스 스트로브 신호 (
    Figure 1019970036643_B1_M0014
    )가 행 어드레스 스트로브 신호 (
    Figure 1019970036643_B1_M0015
    )에 앞서 활성화될 때 인가되는 모드 신호 (WCBR), 상기 셀 커패시터에 데이터 '1' 또는 '0'이 저장되어 있음을 각각 알리는 제 1 및 제 2 신호들 (Ai) 및 (Aj), 그리고 상기 제 1 검출 신호 (PDET)를 입력받아 상기 번_인 테스트 동작을 알리는 한 쌍의 제 2 검출 신호들 (A) 및 (
    Figure 1019970036643_B1_M0010
    )을 발생하는 수단과;
    상기 제 2 검출 신호 쌍 (A) 및 (
    Figure 1019970036643_B1_M0010
    )을 입력받아, 상기 제 2 검출 신호 쌍 (A) 및 (
    Figure 1019970036643_B1_M0010
    )이 상기 번_인 테스트 동작을 알리는 신호이면 상기 정상적인 독출/기입 동작 동안에 상기 플레이트 전압 (Vp)을 발생하는 상기 수단을 비활성화시키는 수단 및;
    상기 제 2 검출 신호 쌍 (A) 및 (
    Figure 1019970036643_B1_M0010
    )을 입력받아, 상기 제 2 검출 신호 쌍 (A) 및 (
    Figure 1019970036643_B1_M0010
    )이 상기 번_인 테스트 동작을 알리는 신호이면 상기 번_인 테스트 동작 동작에 상기 플레이트 전압 (Vp)을 발생하는 상기 수단을 활성화시키는 수단을 포함하며,
    상기 셀에 데이터 '1'이 저장되었을 경우 상기 번_인 테스트 동작시 발생되는 상기 플레이트 전압 (Vp)은 상기 제 1 레벨 전압이고 상기 셀에 데이터 '0'이 저장되었을 경우 상기 번_인 테스트 동작시 발생되는 상기 플레이트 전압 (Vp)은 상기 제 2 레벨 전압인 것을 특징으로 하는 다이나믹 램 장치.
  2. 제 1 항에 있어서,
    상기 플레이트 전압 (Vp)의 레벨은 정상적인 독출/기입 동작시 상기 내부 전원 전압 (VIVC)의 절반에 해당하는 레벨인 것을 특징으로 하는 다이나믹 램 장치.
  3. 제 1 항에 있어서,
    상기 제 1 레벨 전압은 접지 전위이고 상기 제 2 레벨 전압은 상기 내부 전원 전압 (VIVC)인 것을 특징으로 하는 다이나믹 램 장치.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 신호들 (Ai) 및 (Aj)은 상기 번_인 테스트 동작시 어느 하나만 활성화되며, 상기 활성화된 신호의 전압 레벨은 약 8볼트에 해당하는 레벨인 것을 특징으로 하는 다이나믹 램 장치.
  5. 제 1 항에 있어서,
    상기 제 2 검출 신호 쌍 (A) 및 (
    Figure 1019970036643_B1_M0010
    )의 전압 레벨은 상기 정상적인 독출/기입 동작시 동일한 레벨이고, 상기 번_인 테스트 동작시 상보 신호로서 발생되는 것을 특징으로 하는 다이나믹 램 장치.
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