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KR100457160B1 - 반도체 메모리 테스트 장치 - Google Patents

반도체 메모리 테스트 장치 Download PDF

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KR100457160B1
KR100457160B1 KR10-2002-0016094A KR20020016094A KR100457160B1 KR 100457160 B1 KR100457160 B1 KR 100457160B1 KR 20020016094 A KR20020016094 A KR 20020016094A KR 100457160 B1 KR100457160 B1 KR 100457160B1
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Abstract

본 발명은 반도체 메모리 테스트 장치에 관한 것으로써, 수명 테스트나 번인 테스트시에 테스트 신호의 입력에 따라 외부 전원전압과 펌핑전압을 쇼트 시키고, 외부 전원전압 레벨에 대응하여 코어전압 및 페리전압의 레벨을 조절함으로써 코어전압 및 펌핑전압의 레벨 변화를 줄일 수 있도록 한다. 결과적으로, 본 발명은 외부 전원전압의 마진을 크게 확보할 수 있으며 2.5V 및 3.3V용 디램에 적응적으로 스트레스 전압을 인가할 수 있도록 한다.

Description

반도체 메모리 테스트 장치{Semiconductor memory test device}
본 발명은 반도체 메모리 테스트 장치에 관한 것으로써, 수명 테스트나 번인 테스트시에 테스트 신호의 입력에 따라 외부 전원전압과 펌핑전압을 쇼트 시키고, 외부 전원전압 레벨에 대응하여 코어전압, 페리전압의 레벨 및 기울기를 조절함으로써 펌핑전압 및 코어전압의 레벨을 안정적으로 유지할 수 있도록 하는 반도체 메모리 테스트 장치에 관한 것이다.
근래에 들어, 노트북 컴퓨터 등의 휴대기기의 급속한 보급으로 인하여 저전력화가 요구되고 속도가 빠른 DDR(Double Data Rate) 디램이 많이 쓰이게 되었다. 이러한 DDR 디램은 전원전압으로 3.3V 또는 2.5V를 주로 사용한다. 따라서, 하나의 디램에서 전원전압으로 3.3V 또는 2.5V를 선택적으로 사용할 수 있는 디바이스가 많이 설계되어 옵션처리가 가능하게 되었다. 또한, DDR 디램뿐만 아니라 SDR(Single Data Rate) 디램에서도 외부전원전압을 선택적으로 사용할 수 있는 콤보(combo) 디바이스가 많이 등장하고 있다. 이러한 콤보 디바이스에서 양품을 선별하기 위해 디바이스의 수명을 열악한 조건에서 테스트하는 수명 테스트(Operation life test)와, 번인 테스트(Burn-In Test)를 수행하게 된다.
도 1은 종래의 반도체 메모리 테스트 장치에 관한 구성도이다.
종래의 반도체 메모리 테스트 장치는, 기준전압 발생부(1)와, 코어전압 증폭부(2)와, 페리전압 증폭부(3)와, 코어전압 비교부(4)와, 페리전압 비교부(5)와, 코어전압 구동부(6)와, 페리전압 구동부(7)와, VPP발생부(8)와, VBB발생부(9)와, VCP/VBLP발생부(10)와, 코어 스트레스 전압 발생부(12) 및 페리 스트레스 전압 발생부(13)를 구비한다.
여기서, 코어전압 증폭부(2)의 증폭기 A1는 포지티브(+) 단자를 통해 기준전압 발생부(1)로부터 인가되는 기준전압이 인가된다. 증폭기 A1의 네가티브(-) 단자는 저항 R1,R2의 공통 노드와 연결되고, 출력단을 통해 코어 기준전압 VREFC이 출력된다. 페리전압 증폭부(3)의 증폭기 A2는 포지티브(+) 단자를 통해 기준전압 발생부(1)로부터 인가되는 기준전압이 인가된다. 증폭기 A2의 네가티브(-) 단자는저항 R3,R4의 공통 노드와 연결되고, 출력단을 통해 페리 기준전압 VREFP이 출력된다.
또한, 코어 스트레스 전압 발생부(12)는 테스트 신호 TEST의 인에이블시 코어 스트레스 전압 vstressc을 출력한다. 인버터 IV1는 테스트 신호 TEST를 반전하여 출력한다. 그리고, PMOS트랜지스터 P1는 소스 단자를 통해 외부 전원전압 VDD이 인가되고, 게이트 단자를 통해 반전된 테스트 신호 TEST가 인가된다. 또한, NMOS트랜지스터 N1은 게이트 단자와 드레인 단자가 PMOS트랜지스터 P1의 드레인 단자와 공통 연결된 다이오드로 구성된다. NMOS트랜지스터 N2는 게이트 단자와 드레인 단자가 NMOS트랜지스터 N2의 소스 단자와 공통 연결된 다이오드로 구성된다.
페리 스트레스 전압 발생부(13)는 테스트 신호 TEST의 인에이블시 페리 스트레스 전압 vstressp을 출력한다. 인버터 IV2는 테스트 신호 TEST를 반전하여 출력한다. 그리고, PMOS트랜지스터 P2는 소스 단자를 통해 외부 전원전압 VDD가 인가되고, 게이트 단자를 통해 반전된 테스트 신호 TEST가 인가된다. 또한, NMOS트랜지스터 N3은 게이트 단자와 드레인 단자가 PMOS트랜지스터 P2의 드레인 단자와 공통 연결된 다이오드로 구성된다. NMOS트랜지스터 N4는 게이트 단자가 NMOS트랜지스터 N3의 드레인 단자와 공통 연결된 다이오드로 구성된다.
이러한 구성을 갖는 종래의 반도체 메모리 테스트 장치의 동작과정을 설명하면 다음과 같다.
먼저, 코어 스트레스 전압 발생부(12)에 테스트 신호 TEST가 하이로 입력되면 인버터 IV1에 의해 반전된 테스트 신호 TEST가 PMOS트랜지스터 P1에 입력되어PMOS트랜지스터 P1가 턴온된다. PMOS트랜지스터 P1이 턴온되면 외부 전원전압 VDD이 인가되고, 다이오드로 구성된 NMOS트랜지스터 N1,N2에 의해 2Vt(Vt는 문턱전압) 만큼 전압 강하된다. 따라서, 코어 스트레스 전압 발생부(12)는 코어 스트레스 전압 vstressc으로 VDD-2Vt의 값을 출력한다.
코어전압 비교부(4)는 코어전압 증폭부(2)로부터 인가되는 코어 기준전압 VREFC와 코어 스트레스 전압 발생부(12)로부터 인가되는 코어 스트레스 전압 vstressc를 비교하여 더 높은 전위 레벨을 갖는 전압을 출력한다. 코어전압 구동부(6)는 코어전압 비교부(4)로부터 인가되는 전압을 구동하여 코어전압 VCORE을 출력한다. 이에 따라, 외부 전원전압 VDD이 VDD1+2Vt(이하, VDD1은 외부 전원전압 VDD의 일정 전압값)인 지점에서 코어전압 VCORE의 기울기 레벨이 변화된다. 또한, VPP발생부(8)는 테스트 신호 TEST의 인가시 코어전압 구동부(6)로부터 인가되는 코어전압 VCORE을 기준전압으로 하여 펌핑전압 VPP을 출력한다.
한편, 페리 스트레스 전압 발생부(13)에 테스트 신호 TEST가 하이로 입력되면 인버터 IV2에 의해 반전된 테스트 신호 TEST가 PMOS트랜지스터 P2에 입력되어 PMOS트랜지스터 P2가 턴온된다. PMOS트랜지스터 P2가 턴온되면 외부 전원전압 VDD가 인가되고, 다이오드로 구성된 NMOS트랜지스터 N3,N4에 의해 1Vt+α 만큼 전압 강하된다. 따라서, 페리 스트레스 전압 발생부(13)는 페리 스트레스 전압 vstressp으로 VDD-1Vt-α의 값을 출력한다.
페리전압 비교부(5)는 페리전압 증폭부(3)로부터 인가되는 페리 기준전압 VREFP와 페리 스트레스 전압 발생부(13)로부터 인가되는 페리 스트레스 전압vstressp를 비교하여 더 높은 전위 레벨을 갖는 전압을 출력한다. 페리전압 구동부(7)는 페리전압 비교부(5)로부터 인가되는 전압을 구동하여 페리전압 VPERI을 출력한다. 이에 따라, 외부 전원전압 VDD가 VDD1+1Vt+α인 지점에서 페리전압 VPERI의 기울기 레벨이 변화된다.
여기서, 테스트 신호 TEST는 VPP발생부(8) 및 VBB발생부(9)에 입력되어 수명 테스트시 또는 번인 테스트시에 원하는 레벨의 펌핑전압 VPP과 백바이어스 전압 VBB을 출력하도록 한다.
도 2a는 종래의 반도체 메모리 테스트 장치에서 3.3V용 디바이스의 노말, 수명 테스트 및 번인 테스트가 혼재된 경우의 전압 그래프를 나타낸다.
도 2a를 보면, 외부 전원전압 VDD을 3.3V로 사용할 경우 노말 동작시 외부 전원전압 VDD은 3.8V까지 변동이 가능하다. 그리고, 테스트시에는 외부 전원전압 VDD가 4.0V일 경우 코어전압 VCORE 레벨의 기울기가 변화된다. 여기서, 코어전압 VCORE레벨의 기울기가 변화되는 시점은 모든 PVT(Parameter, Voltage, Temperature)의 변화를 고려하여 마진 있게 설계해야 한다. 즉, 고온 및 저속의 테스트 조건에서 코어전압 VCORE의 레벨이 2.3V가 될 경우에도 외부전원전압 VDD가 4.0V이면 코어전압 VCORE의 레벨 기울기가 변화된다. 따라서, 노말 동작시 페리전압 VPERI 및 코어전압 VCORE은 적어도 외부 전원전압 VDD이 4.3V에서는 전압 레벨의 기울기가 변동되어야 한다.
또한, 도 2b는 종래의 반도체 메모리 테스트 장치에서 2.5V용 디바이스의 노말, 수명 테스트 및 번인 테스트가 혼재된 경우의 전압 그래프를 나타낸다.
도 2b를 보면, 외부 전원전압 VDD로 2.5V를 사용할 경우 노말 동작시 외부 전원전압 VDD의 변화가 3.0V까지 가능하다. 그리고, 테스트시에는 외부 전원전압 VDD가 3.0V일 경우 코어전압 VCORE레벨의 기울기가 변화된다.
이러한 종래의 반도체 메모리 테스트 장치는, 수명 테스트를 수행하기 위한 OP 영역이나 번인 테스트를 수행하기 위한 BI 영역에서, 코어전압 VCORE 레벨을 기준전압으로 하여 펌핑전압 VPP, 비트라인 프리차지 전압 VBLP, 셀플레이트 전압 VCP 및 백바이어스 전압 VBB을 생성한다. 따라서, 수명 테스트시 또는 번인 테스트시에 코어전압 VCORE의 레벨이 변동하면 이에 따라 펌핑전압 VPP의 레벨도 변동하게 되는 문제점이 있다.
즉, 도 2a의 (B)영역은 코어전압 VCORE의 레벨이 변동하여 이에 따라 펌핑전압 VPP의 레벨이 외부 전원전압 VDD의 레벨보다 낮아지는 영역을 나타낸다. 이러한 경우, 펌핑전압 VPP을 발생하는 VPP발생부(107)에서 외부 전원전압 VDD과 펌핑전압 VPP 사이에 포워드 바이어스(Forward Bias)가 걸리게 된다. 따라서, 외부 전원전압 VDD과 펌핑전압 VPP 사이에 다이렉트 경로(Direct Path)가 형성되어 펌핑전압 VPP의 레벨이 외부 전원전압 VDD 레벨을 따라 상승하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로 다음과 같은 목적이 있다.
첫째, 수명 테스트나 번인 테스트시에 테스트 신호의 입력에 따라 외부 전원전압과 펌핑전압을 쇼트 시킴으로써, 코어전압의 레벨 변동과 상관없이 펌핑전압을안정적으로 유지시킬 수 있도록 하는데 그 목적이 있다.
둘째, 수명 테스트나 번인 테스트시에 외부 전원전압 레벨에 대응하여 코어전압의 기울기 레벨이 변하는 시점 및 기울기 레벨을 조절함으로써, 외부 전원전압의 마진을 확보하고 펌핑전압 레벨과 상관없이 원하는 코어전압 레벨을 유지할 수 있도록 하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리 테스트 장치에 관한 구성도.
도 2a 및 도 2b는 종래의 반도체 메모리 테스트 장치의 전압 레벨을 나타내는 그래프.
도 3은 본 발명에 따른 반도체 메모리 테스트 장치에 관한 구성도.
도 4는 도 3의 코어 스트레스 전압 발생부에 관한 상세 회로도.
도 5는 도 3의 쇼트 회로부에 관한 상세 회로도.
도 6a 및 도 6b는 본 발명의 반도체 메모리 테스트 장치의 전압 레벨을 나타내는 그래프.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 테스트 장치는, 테스트 신호의 인에이블시 펌핑전압 레벨을 외부 전원전압 레벨로 유지시키는 쇼트 회로부 및 노말 동작시 코어전압을 펌핑하여 펌핑전압을 출력하고, 테스트 신호의 인에이블시 쇼트 회로부로부터 인가되는 외부 전원전압을 출력하는 펌핑전압 발생부를 구비함을 특징으로 한다.
또 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 테스트 장치는, 테스트 신호의 입력에 따라 코어 스트레스 전압을 발생하는 코어 스트레스 전압 발생부와, 기준전압을 증폭하여 얻어지는 코어 기준전압과 코어 스트레스 전압을 비교하여 그 비교 결과를 출력하는 코어전압 비교부 및 코어전압 비교부로부터 인가되는 전압을 구동하여 코어전압을 출력하는 코어전압 구동부를 구비하고, 테스트 신호의 인에이블시 외부 전원전압의 레벨에 대응하여 코어전압의 기울기 변화 시점 및 기울기 레벨을 제어함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 메모리 테스트 장치에 관한 구성도이다.
본 발명의 실시예는, 기준전압 발생부(100)와, 코어전압 증폭부(110)와, 페리전압 증폭부(120)와, 코어전압 비교부(130)와, 페리전압 비교부(140)와, 코어전압 구동부(150)와, 페리전압 구동부(160)와, VPP발생부(170)와, VBB발생부(180)와, VCP/VBLP발생부(190)와, 코어 스트레스 전압 발생부(210)와, 페리 스트레스 전압 발생부(220) 및 쇼트 회로부(230)를 구비한다.
여기서, 코어전압 증폭부(110)의 증폭기 A3는 포지티브(+) 단자를 통해 기준전압 발생부(100)로부터 인가되는 기준전압이 인가된다. 증폭기 A3의 네가티브(-) 단자는 저항 R5,R6의 공통 노드와 연결되고, 출력단을 통해 코어 기준전압 VREFC이 출력된다. 또한, 페리전압 증폭부(120)의 증폭기 A4는 포지티브(+) 단자를 통해 기준전압 발생부(100)로부터 인가되는 기준전압이 인가된다. 증폭기 A4의 네가티브(-) 단자는 저항 R7,R8의 공통 노드와 연결되고, 출력단을 통해 페리 기준전압 VREFP이 출력된다.
코어전압 비교부(130)는 코어전압 증폭부(110)로부터 인가되는 코어 기준전압 VREFC와 코어 스트레스 전압 발생부(210)로부터 인가되는 코어 스트레스 전압 vstressc을 비교하여 더 높은 전위를 갖는 전압을 출력한다. 페리전압 비교부(140)는 페리전압 증폭부(120)로부터 인가되는 페리 기준전압 VREFP과 페리 스트레스 전압 발생부(220)로부터 인가되는 페리 스트레스 전압 vstressp을 비교하여 더 높은 전위를 갖는 전압을 출력한다.
코어전압 구동부(150)는 코어전압 비교부(130)로부터 인가되는 전압을 구동하여 코어전압 VCORE을 내부 페리 및 코어부(200)로 출력한다. 이러한 코어전압 VCORE은 VPP발생부(170), VBB발생부(180) 및 VBLP/VCP발생부(190)의 기준전압으로 사용된다. 페리전압 구동부(160)는 페리전압 비교부(140)로부터 인가되는 전압을 구동하여 페리전압 VPERI을 내부 페리 및 코어부(200)로 출력한다.
쇼트 회로부(230)는 테스트 신호 TEST의 인가시 펌핑전압 VPP과 외부 전원전압 VDD을 쇼트시킨다. 따라서, VPP발생부(170)는 노말 동작시에는 코어전압 구동부(150)로부터 인가되는 코어전압 VCORE을 펌핑하여 펌핑 전압 VPP을 발생한다. 반면에, 수명 테스트 및 번인 테스트를 수행하기 위한 테스트 신호 TEST의 인가시 쇼트 회로부(230)에 의해 외부 전원전압 VDD과 펌핑전압 VPP이 쇼트됨으로써 VPP발생부(170)의 펌핑 동작이 중지된다.
도 4는 도 3의 코어 스트레스 전압 발생부(210)에 관한 상세 회로도이다.
도 4를 보면, 코어 스트레스 전압 발생부(210)는 인버터 IV3과, PMOS트랜지스터 P3와, 전압 강하부(211)와, 전압 분할부(212)를 구비한다.
먼저, 인버터 IV3는 테스트 신호 TEST를 반전하여 출력한다. PMOS트랜지스터 P3는 소스를 통해 외부 전원전압 VDD이 인가되고, 게이트를 통해 반전된 테스트 신호 TEST가 인가된다.
그리고, 전압 강하부(211)의 NMOS트랜지스터 N5는 게이트와 드레인 단자가 PMOS트랜지스터 P3의 드레인 단자와 공통 연결된 다이오드로 구성된다. NMOS트랜지스터 N6~N8는 직렬 연결되어 각각의 게이트가 NMOS트랜지스터 N6의 드레인 단자와 공통 연결된 다이오드로 구성된다. 여기서, NMOS트랜지스터 N7는 드레인 단자및 소스 단자 사이에 스위치 S1를 구비한다. 또한, NMOS트랜지스터 N8은 드레인 및 소스 단자 사이에 스위치 S2를 구비한다.
또한, 전압 분할부(212)는 NMOS트랜지스터 N8의 소스 단자와 코어 스트레스 전압 vstressc의 출력단 사이에 직렬 연결된 저항 R9~R11을 구비한다. 여기서, 저항 R10은 그 양단에 연결된 스위치 S3을 구비한다. 또한, 저항 R11은 그 양단에 연결된 스위치 S4를 구비한다.
페리 스트레스 전압 발생부(220)는 상술된 코어 스트레스 전압 발생부(210)와 동일한 구성을 가지므로 그 상세한 설명은 생략한다.
한편, 도 5는 도 3의 쇼트 회로부(230)에 관한 상세 회로도이다.
쇼트 회로부(230)는 테스트 신호 TEST를 반전하여 출력하는 인버터 IV4를 구비한다. 또한, PMOS트랜지스터 P4는 소스 단자를 통해 펌핑전압 VPP이 인가되고 드레인 단자를 통해 외부 전원전압 VDD가 인가되며 게이트를 통해 인버터 IV4에 의해 반전된 테스트 신호 TEST가 인가된다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 테스트 신호 TEST가 하이로 인에이블 되면 코어 스트레스 전압 발생부(210)의 인버터 IV3에 의해 반전된 테스트 신호 TEST가 PMOS트랜지스터 P3으로 인가되어 PMOS트랜지스터 P3가 턴온된다. PMOS트랜지스터 P3의 턴온시 외부 전원전압 VDD이 다이오드인 NMOS트랜지스터 N5에 의해 1Vt만큼 전압 강하된다. 또한, 스위치 S1이 차단되고 스위치 S2가 연결된 경우 다이오드인 NMOS트랜지스터 N6,N7에 의해 외부 전원전압 VDD가 1Vt+α만큼 전압 강하된다. 결국, 전압강하부(211)는 NMOS트랜지스터 N5~N7에 의해 외부 전원전압 VDD-2Vt-α의 전압을 출력한다. 스위치 S1,S2가 모두 차단된 경우 다이오드인 NMOS트랜지스터 N6,N7,N8에 의해 외부 전원전압 VDD가 1Vt+α+α'만큼 전압 강하된다. 따라서, 외부 전원전압 VDD-2Vt-α-α'의 전압을 출력한다. 여기서, NMOS트랜지스터 N7,N8은 더미(dummy) 트랜지스터로 각각 스위치 S1,S2의 스위치 접점 상태에 따라 사용유무가 정해진다. 따라서, 스위치 S1,S2의 스위칭 여부에 따라 수명 테스트 또는 번인 테스트시에서 코어전압 VCORE 또는 페리전압 VPERI의 기울기 레벨이 변화되는 시점을 조절하여 외부 전원전압 VDD의 마진을 확보하도록 한다.
또한, 저항 R9~R11은 전압 강하부(211)로부터 인가되는 전압을 분할하여 코어전압 VCORE이나 페리전압 VPERI의 레벨 기울기를 결정한다. 즉, 스위치 S3,S4의 스위칭 상태에 따라 사용되는 저항의 갯수를 조절하여 코어전압 VCORE이나 페리전압 VPERI의 기울기를 실질적으로 조절할 수 있다.
전압 분할부(212)를 통해 출력된 코어 스트레스 전압 vstressc은 코어전압 비교부(130)에 출력된다. 코어전압 비교부(130)는 코어 기준전압 VREFC와 코어 스트레스 전압 vstressc을 비교하여 더 높은 전압인 코어 스트레스 전압 vstressc을 출력한다. 코어전압 구동부(150)는 코어전압 비교부(130)로부터 인가되는 코어 스트레스 전압 vstressc을 구동하여 코어전압 VCORE을 출력한다. 따라서, 외부 전원전압 VDD에 의해 코어전압 VCORE의 기울기 레벨과 기울기 레벨의 변화 시점을 조절할 수 있다.
한편, 쇼트 회로부(230)에 테스트 신호 TEST가 하이로 입력되면 인버터 IV4에 의해 반전된 테스트 신호 TEST가 PMOS트랜지스터 P4에 입력되어 P4가 턴온된다. PMOS트랜지스터 P4의 턴온시 펌핑전압 VPP과 외부 전원전압 VDD이 쇼트된다. 따라서, VPP발생부(170)는 테스트 신호 TEST의 인가시 펌핑 동작을 중지하고, 코어전압 VCORE과 상관없이 외부 전원전압 VDD과 동일한 전압 레벨을 유지한다.
도 6a는 본 발명에서의 2.5V/3.3V 콤보 디바이스의 노말 동작시 전압 레벨을 나타내는 그래프이다.
도 6a를 보면, 외부 전원전압 VDD가 2.5V 및 3.3V일 경우 외부 전원전압 VDD 변화에 대해서 모든 전압 레벨이 안정적인 값을 유지하고 있음을 알 수 있다. 즉, 외부 전원전압 VDD이 1.9V 에서 3.8V까지 변동하여도 다른 전압의 변동이 발생하지 않는다.
도 6b는 본 발명에서의 2.5V/3.3V 콤보 디바이스의 수명테스트 및 번인 테스트시 전압 레벨을 나타내는 그래프이다.
도 6b를 보면, 테스트 모드 시에는 외부 전원전압 VDD와 펌핑전압 VPP이 쇼트되어 동일한 레벨을 유지하게 된다. 그리고, 코어전압 VCORE은 제 4도의 NMOS트랜지스터 N5,N6,N7에 의해 외부전원전압 VDD가 VDD1+2Vt+α인 지점에서 전압 레벨의 기울기가 변화된다. 또한, 페리전압 VPERI는 제 4도의 NMOS트랜지스터 N5, N6에 의해 외부 전원전압 VDD가 VDD1+2Vt인 지점에서 전압 레벨의 기울기가 변화된다.
따라서, 수명 테스트시 또는 번인 테스트시 다이오드의 사용 갯수를 제어하여 코어전압 VCORE과 페리전압 VPERI의 기울기 변화 시점을 조절함으로써 외부전원전압 VDD의 마진을 확보할 수 있다. 또한, 수명 테스트시 또는 번인 테스트시 코어전압 VCORE의 기울기를 조정하여 펌핑전압 VPP의 레벨과 상관없이 코어전압 VCORE레벨을 조정할 수 있다.
이상에서 설명한 바와 같이, 본 발명은 수명 테스트나 번인 테스트시에 테스트 신호의 입력에 따라 외부 전원전압과 펌핑전압을 쇼트 시킴으로써, 코어전압의 레벨 변동과 상관없이 펌핑전압을 안정적으로 유지시킬 수 있도록 한다.
그리고, 수명 테스트시 또는 번인 테스트시 다이오드의 사용 갯수를 제어하여 코어전압과 페리전압의 기울기 변화시점을 조절함으로써 외부전원전압이 마진을 확보할 수 있다. 또한, 외부 전원전압 레벨에 대응하여 코어전압의 기울기 레벨을 조절함으로써 펌핑전압과 상관없이 안정적인 코어전압 레벨을 유지할 수 있도록 한다.
결과적으로, 본 발명은 2.5V.3.3V 콤보 디바이스에 대하여 각각의 전압(VPP,VCORE,VPERI.VBB,VBLP,VCP)에 비례하는 스트레스 전압을 형평성 있게 인가할 수 있게 된다.

Claims (17)

  1. 테스트 신호를 생성 및 출력하는 테스트 신호 인가부;
    상기 테스트 신호 인가부와 접속되고 외부 전원전압을 공급받으며, 상기 테스트 신호에 따라 코어 스트레스 전압을 발생시키는 코어 스트레스 전압 발생부;
    기준전압을 증폭하여 얻어지는 코어 기준전압과 상기 코어 스트레스 전압을 비교하여 그 비교 결과를 출력하는 코어전압 비교부;
    상기 코어전압 비교부로부터 인가되는 전압을 구동하여 코어전압을 출력하는 코어전압 구동부;
    상기 코어전압 구동부와 접속되고, 노말 동작시에는 상기 코어전압 구동부로부터 출력된 상기 코어전압을 펌핑하여 펌핑전압을 출력하는 펌핑전압 발생부; 및
    상기 테스트 신호 인가부 및 상기 펌핑전압 발생부와 접속되고, 상기 외부 전원전압을 입력받는 쇼트 회로부를 구비하며,
    상기 테스트 신호가 인에이블되는 경우, 상기 쇼트 회로부는 상기 펌핑전압 레벨을 상기 외부 전원전압 레벨로 유지시키며, 상기 펌핑전압 발생부는 상기 쇼트 회로로부로부터 인가되는 상기 외부 전원전압을 출력하는 것을 특징으로 하는 반도체 메모리 테스트 장치.
  2. 제 1 항에 있어서,
    상기 쇼트 회로부는,
    상기 테스트 신호를 반전하는 인버터; 및
    소스 단자를 통해 상기 펌핑전압이 인가되고, 드레인 단자를 통해 상기 외부 전원전압이 인가되며, 게이트 단자를 통해 상기 인버터로부터 반전된 테스트 신호가 인가되는 스위칭 소자를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  3. 제 1 항에 있어서,
    상기 코어 스트레스 전압 발생부는 상기 테스트 신호의 인에이블시 상기 외부 전원전압의 레벨에 대응하여 상기 코어전압의 기울기 변화 시점 및 기울기 레벨을 제어함을 특징으로 하는 반도체 메모리 테스트 장치.
  4. 제 3 항에 있어서,
    상기 코어 스트레스 전압 발생부는,
    상기 테스트 신호의 입력 상태에 따라 상기 외부 전원전압을 선택적으로 출력하는 제 1스위칭 수단;
    상기 제 1스위칭 수단으로부터 인가되는 외부 전원전압을 전압 강하시켜 상기 코어전압의 기울기의 변화 시점을 제어하는 제 1전압 강하수단; 및
    상기 제 1전압 강하수단의 출력에 따라 상기 코어전압의 기울기 레벨을 제어하는 제 1전압 분할수단을 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  5. 제 4 항에 있어서,
    상기 제 1스위칭 수단은
    소스 단자를 통해 상기 외부 전원전압이 인가되고 게이트 단자를 통해 반전된 테스트 신호가 인가되는 제 1PMOS트랜지스터를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  6. 제 4 항에 있어서,
    상기 제 1전압 강하수단은
    상기 제 1스위칭 수단과 상기 제 1전압 분할수단 사이에 직렬 연결된 복수개의 다이오드; 및
    상기 각각의 다이오드에 구비된 복수개의 스위치를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  7. 제 4 항에 있어서,
    상기 제 1전압 분할수단은,
    상기 제 1전압 강하수단과 상기 코어 스트레스 전압의 출력단 사이에 직렬 연결된 복수개의 저항; 및
    상기 각각의 저항에 구비된 복수개의 스위치를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  8. 제 1 항에 있어서,
    상기 테스트 신호 인가부와 접속되고 상기 외부 전원전압을 공급받으며, 상기 테스트 신호에 따라 페리 스트레스 전압을 발생시키는 페리 스트레스 전압 발생부;
    기준전압을 증폭하여 얻어지는 페리 기준전압과 상기 페리 스트레스 전압을 비교하여 그 비교 결과를 출력하는 페리전압 비교부; 및
    상기 페리전압 비교부로부터 인가되는 전압을 구동하여 페리전압을 출력하는 페리전압 구동부를 더 구비하며,
    상기 페리 스트레스 전압 발생부는 상기 테스트 신호의 인에이블시 상기 외부 전원전압의 레벨에 대응하여 상기 페리전압의 기울기 변화 시점 및 기울기 레벨을 제어함을 특징으로 하는 반도체 메모리 테스트 장치.
  9. 제 8 항에 있어서,
    상기 페리 스트레스 전압 발생부는,
    상기 테스트 신호의 입력 상태에 따라 상기 외부 전원전압을 선택적으로 출력하는 제 2스위칭 수단;
    상기 제 2스위칭 수단으로부터 인가되는 외부 전원전압을 전압 강하시켜 상기 페리전압의 기울기의 변화 시점을 제어하는 제 2전압 강하수단; 및
    상기 제 2전압 강하수단의 출력에 따라 상기 페리전압의 기울기 레벨을 제어하는 제 2전압 분할수단을 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  10. 제 9 항에 있어서,
    상기 제 2스위칭 수단은 소스 단자를 통해 상기 외부 전원전압이 인가되고 게이트 단자를 통해 반전된 테스트 신호가 인가되는 제 2PMOS트랜지스터를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  11. 제 9 항에 있어서,
    상기 제 2전압 강하수단은,
    상기 제 2스위칭 수단과 상기 제 2전압 분할수단 사이에 직렬 연결된 복수개의 다이오드; 및
    상기 각각의 다이오드에 구비된 복수개의 스위치를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  12. 제 9 항에 있어서,
    상기 제 2전압 분할수단은,
    상기 제 2전압 강하수단과 상기 페리 스트레스 전압의 출력단 사이에 직렬 연결된 복수개의 저항; 및
    상기 각각의 저항에 구비된 복수개의 스위치를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  13. 테스트 신호를 생성 및 출력하는 테스트 신호 인가부;
    상기 테스트 신호 인가부와 접속되고 외부 전원전압을 공급받으며, 상기 테스트 신호에 따라 코어 스트레스 전압을 발생시키는 코어 스트레스 전압 발생부;
    기준전압을 증폭하여 얻어지는 코어 기준전압과 상기 코어 스트레스 전압을 비교하여 그 비교 결과를 출력하는 코어전압 비교부; 및
    상기 코어전압 비교부로부터 인가되는 전압을 구동하여 코어전압을 출력하는 코어전압 구동부를 구비하며,
    상기 코어 스트레스 전압 발생부는 상기 테스트 신호의 인에이블시 상기 외부 전원전압의 레벨에 대응하여 상기 코어전압의 기울기 변화 시점 및 기울기 레벨을 제어함을 특징으로 하는 반도체 메모리 테스트 장치.
  14. 제 13 항에 있어서,
    상기 코어 스트레스 전압 발생부는,
    상기 테스트 신호의 입력 상태에 따라 상기 외부 전원전압을 선택적으로 출력하는 스위칭 수단;
    상기 스위칭 수단으로부터 인가되는 외부 전원전압을 전압 강하시켜 상기 코어전압의 기울기의 변화 시점을 제어하는 전압 강하수단; 및
    상기 전압 강하수단의 출력에 따라 상기 코어전압의 기울기 레벨을 제어하는 전압 분할수단을 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  15. 제 14 항에 있어서,
    상기 스위칭 수단은 소스 단자를 통해 상기 외부 전원전압이 인가되고 게이트 단자를 통해 반전된 테스트 신호가 인가되는 PMOS트랜지스터를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  16. 제 14 항에 있어서,
    상기 전압 강하수단은,
    상기 스위칭 수단과 상기 전압 분할수단 사이에 직렬 연결된 복수개의 다이오드; 및
    상기 각각의 다이오드에 구비된 복수개의 스위치를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  17. 제 14 항에 있어서,
    상기 전압 분할수단은,
    상기 전압 강하수단과 상기 코어 스트레스 전압의 출력단 사이에 직렬 연결된 복수개의 저항; 및
    상기 각각의 저항에 구비된 복수개의 스위치를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
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