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KR20020000609A - 반도체 메모리 장치의 고전압 발생회로 - Google Patents

반도체 메모리 장치의 고전압 발생회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 고전압 발생회로를 공개한다. 그 회로는 내부 기준전압과 고전압을 입력하고 고전압의 레벨 변화를 검출하여 제1고전압 검출신호를 발생하기 위한 제1고전압 검출부, 외부로부터 인가되는 전압과 고전압을 입력하여 고전압의 레벨 변화를 검출하여 제2고전압 검출신호를 발생하기 위한 제2고전압 검출부, 정상 동작시에 제1고전압 검출신호를 고전압 검출신호로 발생하고, 테스트시에 제2고전압 검출신호를 고전압 발생신호로 발생하기 위한 스위칭부, 및 고전압 검출신호를 입력하여 고전압을 발생하기 위한 고전압 발생부로 구성되어 있다. 따라서, 본 발명의 반도체 메모리 장치의 고전압 발생회로는 테스트시에 공정 변화에 무관하게 원하는 고전압 레벨을 발생할 수 있다.

Description

반도체 메모리 장치의 고전압 발생회로{high voltage generating circuit of a semiconductor memory device}
본 발명은 반도체 메모리 장치의 고전압 발생회로에 관한 것으로, 특히 테스트시에 공정 변화에 무관하게 원하는 고전압 레벨을 발생할 수 있는 반도체 메모리 장치의 고전압 발생회로에 관한 것이다.
반도체 메모리 장치의 고전압 발생회로는 메모리 셀에 데이터를 리드/라이트시에 워드 라인의 레벨을 올려주는 역할을 한다.
종래의 반도체 메모리 장치의 고전압 발생회로는 번-인 테스트시에 높은 외부 전원전압을 인가하여 장치가 정확하게 동작하는지를 테스트하게 된다. 이 테스트는 외부 전원전압이 높아짐에 따른 장치의 안정성 여부를 판단하는 것으로, 외부 전원전압이 증가하게 되면 고전압의 레벨도 기준전압의 영향을 받아 동일한 기울기로 증가하게 된다.
도1은 종래의 반도체 메모리 장치의 고전압 발생회로의 블록도로서, 기준전압(VREF) 발생회로(10), 기준전압(VREFP) 발생회로(12), 내부 전원전압(IVC) 발생회로(14), 고전압 검출회로(16), 및 고전압 발생회로(18)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
기준전압(VREF) 발생회로(10)는 반도체 메모리 장치 내부의 기준전압(VREF)을 발생한다. 기준전압(VREFP) 발생회로(12)는 메모리 셀 어레이(미도시)의 주변 회로를 위한 기준전압(VREFP)을 발생한다. 내부 전원전압 발생회로(14)는 기준전압(VREFP)과 내부 전원전압(IVC)을 비교하여 내부 전원전압(IVC)이 기준전압(VREFP) 레벨을 유지하도록 한다. 고전압 검출회로(16)는 기준전압(VREFP)과 고전압(VPP)을 입력하여 고전압(VPP)의 레벨 강하를 검출하여 고전압 검출신호(VPPS)를 발생한다. 고전압 발생회로(18)는 고전압 검출신호(VPPS)에 응답하여 고전압(VPP)을 발생한다.
도2는 도1에 나타낸 고전압 검출회로의 실시예의 회로도로서, PMOS트랜지스터(P1), NMOS트랜지스터들(N1, N2, N3), 및 인버터들(I1, I2, I3)로 구성되어 있다.
도2에 나타낸 고전압 검출회로의 동작을 설명하면 다음과 같다.
PMOS트랜지스터(P1)는 전류 공급원으로 동작한다. NMOS트랜지스터들(N1, N2, N3)은 각각의 게이트로 인가되는 고전압(VPP)과 기준전압(VREF)에 의해서 저항값이 조절된다. 따라서, 노드(A)의 전압은 NMOS트랜지스터들(N1, N2, N3)에 의한 저항 값을 R1, R2, R3 라고 할 때, (R2+R3)IVC/(R1+R2+R3)으로 나타낼 수 있다.
고전압 검출회로는 고전압(VPP)의 레벨이 일정 레벨보다 높아지게 되면 저항들(R1, R3)의 값이 작아지게 되어 노드(A)의 전압 레벨이 높아지게 된다. 인버터(I1)는 노드(A)의 레벨이 높아지게 되면 "로우"레벨의 신호를 발생한다. 인버터들(I2, I3)로 구성된 회로는 "로우"레벨의 신호를 버퍼하여 "로우"레벨의 고전압 검출신호(VPPS)를 발생한다.
반면에, 고전압(VPP)의 레벨이 일정 레벨보다 낮아지게 되면 저항들(R1, R3)의 값이 커지게 되어 노드(A)의 전압 레벨이 작아지게 된다. 인버터(I1)는 노드(A)의 전압 레벨이 작아지게 되면 "하이"레벨의 신호를 발생한다. 인버터들(I2, I3)로 구성된 회로는 "하이"레벨의 신호를 버퍼하여 "하이"레벨의 고전압 검출신호(VPPS)를 발생한다.
즉, 고전압 검출회로는 고전압(VPP)의 레벨이 일정 레벨보다 높아지게 되면 "로우"레벨이 고전압 검출신호(VPPS)를 발생하고, 고전압(VPP)의 레벨이 일정 레벨보다 낮아지게 되면 "하이"레벨의 고전압 검출신호(VPPS)를 발생한다.
"로우"레벨의 고전압 검출신호(VPPS)가 발생되면 도1에 나타낸 고전압 발생회로는 고전압(VPP)의 레벨을 낮추고, "하이"레벨의 고전압 검출신호(VPPS)가 발생되면 도1에 나타낸 고전압 발생회로는 고전압(VPP)의 레벨을 높인다.
도3은 도1에 나타낸 고전압 검출회로의 외부 전원전압의 레벨 변화에 따른 고전압 레벨의 변화를 나타내는 그래프로서, 3개의 고전압(VPP) 그래프는 공정 변화에 따라 고전압(VPP)의 레벨이 변화하는 것을 나타내는 것이다.
도3의 그래프로부터 알 수 있듯이, 외부 전원전압(EVCC1)이하와 외부 전원전압(EVCC2)이상에서는 외부 전원전압(EVCC)의 레벨이 증가하면 고전압(VPP) 레벨이 증가하게 된다. 반면에, 외부 전원전압(EVCC1)과 외부 전원전압(EVCC2)사이에서는 상술한 도2의 설명에 나타낸 바와 같은 방법에 의해서 외부 전원전압(EVC)의 레벨의 변화에 무관하게 일정 레벨을 유지한다.
그런데, 종래의 고전압 검출회로는 도3의 그래프에 나타낸 바와 같이 공정 변화에 따라 기준전압들(VREF, VREFP)의 레벨이 달라지게 됨으로써 고전압(VPP)의 레벨 또한 달라지게 된다는 문제점이 있었다.
이러한 문제점은 테스트시에 더욱 더 문제가 된다. 왜냐하면, 테스트시에는 외부 전원전압(EVCC1)이하의 고전압(VPP)과 외부 전원전압(EVCC2)이상의 고전압(VPP)을 발생하여야 하는데, 공정 변화에 의해서 고전압(VPP)의 레벨이 원하는 고전압(VPP) 레벨이 발생되지 못하게 되기 때문이다.
이에 따라, 반도체 메모리 장치에 대한 정확한 테스트가 이루어지지 못하게 된다.
본 발명의 목적은 테스트시에 공정 변화에 무관하게 고전압(VPP)의 레벨을정확하게 발생할 수 있는 반도체 메모리 장치의 고전압 발생회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 고전압 발생회로는 내부 기준전압과 고전압을 입력하고 상기 고전압의 레벨 변화를 검출하여 제1고전압 검출신호를 발생하기 위한 제1고전압 검출수단, 외부로부터 인가되는 전압과 고전압을 입력하여 상기 고전압의 레벨 변화를 검출하여 제2고전압 검출신호를 발생하기 위한 제2고전압 검출수단, 정상 동작시에 상기 제1고전압 검출신호를 고전압 검출신호로 발생하고, 테스트시에 상기 제2고전압 검출신호를 상기 고전압 발생신호로 발생하기 위한 스위칭 수단, 및 상기 고전압 검출신호를 입력하여 상기 고전압을 발생하기 위한 고전압 발생수단을 구비한 것을 특징으로 한다.
상기 제2고전압 검출수단은 상기 고전압의 레벨과 상기 외부로부터 인가되는 전압의 레벨을 비교하여 상기 고전압의 레벨이 원하는 고전압의 레벨보다 높은 경우에는 제1상태의 제2고전압 검출신호를 발생하고, 상기 고전압의 레벨이 상기 원하는 고전압의 레벨보다 낮은 경우에는 제2상태의 제2고전압 검출신호를 발생하는 것을 특징으로 한다.
도1은 도1은 종래의 반도체 메모리 장치의 고전압 발생회로의 블록도이다.
도2는 도1에 나타낸 고전압 검출회로의 실시예의 회로도이다.
도3은 도1에 나타낸 고전압 검출회로의 외부 전원전압의 레벨 변화에 따른 고전압 레벨의 변화를 나타내는 그래프이다.
도4는 본 발명의 반도체 메모리 장치의 고전압 발생회로의 블록도이다.
도5는 본 발명의 고전압 발생회로의 고전압 검출회로들, 및 스위치의 실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 고전압 발생회로를 설명하면 다음과 같다.
도4는 본 발명의 반도체 메모리 장치의 고전압 발생회로의 블록도로서, 도1에 나타낸 종래의 고전압 발생회로에 고전압 검출회로(30), 및 스위치(32)를 추가하여 구성되어 있다.
도4에 나타낸 고전압 발생회로의 기능을 설명하면 다음과 같다.
도1에 나타낸 고전압 발생회로의 기준전압(VREF) 발생회로(10), 기준전압(VREFP) 발생회로(12), 내부 전원전압(IVC) 발생회로(14), 고전압 검출회로(16), 및 고전압 발생회로(18)의 기능은 도1의 기능을 참고로 하면 쉽게 이해될 것이다.
고전압 검출회로(16)는 고전압(VPP)의 레벨 변화를 검출하여 고전압 검출신호(VPPS1)를 발생한다.
고전압 검출회로(30)는 외부의 핀으로부터 인가되는 기준전압(EVREFP)과 고전압(VPP)을 입력하여 고전압(VPP)의 레벨이 일정 레벨보다 높아지게 되면 "로우"레벨이 고전압 검출신호(VPPS2)를 발생하고, 고전압(VPP)의 레벨이 일정 레벨보다 낮아지게 되면 "하이"레벨의 고전압 검출신호(VPPS2)를 발생한다.
스위치(32)는 테스트시에 발생되는 테스트 신호(PTEST)에 응답하여 고전압 검출회로(30)로부터 출력되는 고전압 검출신호(VPPS2)를 발생하고, 정상 동작시에는 테스트 신호(PTEST)에 응답하여 고전압 검출회로(30)로부터 출력되는 고전압 검출신호(VPPS1)를 발생한다.
즉, 도4에 나타낸 본 발명의 고전압 발생회로는 정상 동작시에는 고전압(VPP)과 기준전압(VREFP)을 입력하고 고전압(VPP)의 레벨 변화를 감지하여 고전압 검출신호(VPPS1)를 고전압 검출신호(VPPS)로 발생하고, 테스트시에는 고전압(VPP)와 외부의 핀으로부터 인가되는 공정 변화에 영향을 받지 않는 일정한 기준전압을 입력하고 고전압(VPP)의 레벨 변화를 감지하여 고전압 검출신호(VPPS2)를 고전압 검출신호(VPPS)로 발생한다.
따라서, 공정 변화에 영향을 받지 않는 일정한 레벨의 기준전압을 외부의 핀을 통하여 인가함으로써 반도체 메모리 장치의 테스트시에 공정 변화에 따라 고전압(VPP) 레벨이 변화되는 것을 방지할 수 있다.
도5는 본 발명의 고전압 발생회로의 고전압 검출회로들, 및 스위치의 실시예의 회로도로서, 고전압 검출회로(16)의 구성은 도2에 나타낸 고전압 검출회로의 구성과 동일하며, 고전압 검출회로(30)은 PMOS트랜지스터(P2), NMOS트랜지스터들(N4, N5, N6), 및 인버터들(I6, I7, I8)로 구성되며 고전압 검출회로(16)의 구성과 동일하다.
도5의 실시예에서는, 스위치(32)가 고전압 검출회로들(16, 30)의 출력단에 연결되는 구성을 나타내었으나, 스위치(32)는 인버터들(I2, I7)의 출력단, 또는 인버터들(I1, I6)의 출력단에 연결되어 구성되더라도 상관없다.
도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
고전압 검출회로(30)의 동작은 도2에 나타낸 고전압 검출회로(16)의 동작과 동일하다. 그런데, 고전압 검출회로(30)로 인가되는 기준전압(EVREFP)을 내부에서 발생되는 기준전압(VREFP)을 이용하는 것이 아니라 외부의 핀을 통하여 직접적으로 인가되는 기준전압(EVREFP)을 이용하여 고전압 검출신호(VPPS2)를 발생하는 것이 상이하다.
고전압 검출회로(30)가 외부의 핀을 통하여 직접적으로 인가되는기준전압(EVREFP)을 사용하여 고전압 검출신호(VPPS2)를 발생함으로써 공정 변화에 무관하게 원하는 고전압(VPP) 레벨을 발생할 수 있게 된다.
스위치(32)는 테스트 신호(PTEST)에 응답하여 정상 동작시에는 접점(a)으로 스위칭함에 의해서 고전압 검출신호(VPPS1)를 발생하고, 테스트시에는 접점(b)로 스위칭함에 의해서 고전압 검출신호(VPPS2)를 발생한다.
본 발명의 반도체 메모리 장치의 고전압 발생회로는 테스트시에 외부의 핀을 통하여 일정 레벨의 기준전압을 인가하여 고전압 검출신호를 발생함으로써 공정 변화에 무관하게 원하는 고전압(VPP) 레벨을 발생할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치의 고전압 발생회로는 테스트시에 공정 변화에 무관하게 원하는 고전압 레벨을 발생할 수 있다.
따라서, 반도체 메모리 장치의 테스트시에 고전압 레벨을 정확하게 발생할 수 있으므로 장치의 신뢰성이 향상될 수 있다.

Claims (2)

  1. 내부 기준전압과 고전압을 입력하고 상기 고전압의 레벨 변화를 검출하여 제1고전압 검출신호를 발생하기 위한 제1고전압 검출수단;
    외부로부터 인가되는 기준전압과 고전압을 입력하여 상기 고전압의 레벨 변화를 검출하여 제2고전압 검출신호를 발생하기 위한 제2고전압 검출수단;
    정상 동작시에 상기 제1고전압 검출신호를 고전압 검출신호로 발생하고, 테스트시에 상기 제2고전압 검출신호를 상기 고전압 발생신호로 발생하기 위한 스위칭 수단; 및
    상기 고전압 검출신호를 입력하여 상기 고전압을 발생하기 위한 고전압 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 고전압 발생회로.
  2. 제1항에 있어서, 상기 제2고전압 검출수단은
    상기 고전압의 레벨과 상기 외부로부터 인가되는 기준전압의 레벨을 비교하여 상기 고전압의 레벨이 원하는 고전압의 레벨보다 높은 경우에는 제1상태의 제2고전압 검출신호를 발생하고, 상기 고전압의 레벨이 상기 원하는 고전압의 레벨보다 낮은 경우에는 제2상태의 제2고전압 검출신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 고전압 발생회로.
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Cited By (2)

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Publication number Priority date Publication date Assignee Title
KR100813551B1 (ko) * 2006-12-07 2008-03-17 주식회사 하이닉스반도체 반도체 메모리 장치의 전압 검출회로
KR20150001945A (ko) * 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010039045A (ko) * 1999-10-28 2001-05-15 윤종용 플래시 메모리 장치의 고전압 발생기

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100813551B1 (ko) * 2006-12-07 2008-03-17 주식회사 하이닉스반도체 반도체 메모리 장치의 전압 검출회로
KR20150001945A (ko) * 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 장치

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