DE69532376T2

DE69532376T2 - Schaltung und Verfahren zum Zugriff auf Speicherzellen einer Speicheranordnung

Info

Publication number: DE69532376T2
Application number: DE69532376T
Authority: DE
Inventors: Michael C. Colorado Springs Parris; Douglas B. Colorado Springs Butler; Kim C. Colorado Springs Hardee
Original assignee: Nippon Steel Semiconductor Corp; United Memories Inc
Current assignee: United Microelectronics Corp
Priority date: 1995-05-31
Filing date: 1995-09-26
Publication date: 2004-06-09
Anticipated expiration: 2015-09-27
Also published as: EP0745998A1; DE69532376D1; KR100416919B1; US5680362A; EP0745998B1; JPH08339698A; KR960042367A; JP3914283B2

Description

Die vorliegende Erfindung betrifft allgemein Speicherbausteine mit einem Speicherzellenfeld, das adressierbar anspricht auf Adress-Selektsignale. Genauer betrifft die vorliegende Erfindung eine Schaltung und ein zugehöriges Verfahren, dass die gleichzeitige Adressierung von zumindest zwei Speicherzellenzeilen der Speicherfeldes zulässt.
EP 0 600160 offenbart einen Speicherbaustein und ein Verfahren gemäß dem Oberbegriff der unabhängigen Ansprüche.
Das Testen des Speicherbausteins während einer Einbrenndauer im Anschluss an die Herstellung des Speicherbausteins kann in einer verkürzten Zeitdauer durch gleichzeitiges Adressieren und Belasten von Speicherzellen, die in zumindest zwei Speicherzellenzeilen angeordnet sind, abgeschlossen werden.
Digitale Speicherbausteine bilden Bereiche in vielen Typen digitaler Schaltungen. Die Speicherbausteine ermöglichen das Speichern von digitalen Daten, auf welche während des Betriebs der digitalen Schaltungen zugegriffen werden kann. Ein Computer ist ein Beispiel für ein Bauteil mit digitalen Schaltungen, welche Speicherbausteine umfassen. Die meisten herkömmlichen Computer umfassen Speicherbausteine, die das Speichern signifikanter Mengen an Daten erlauben. Auf die Daten wird während des Betriebs der Computer zugegriffen.
Ein Direktzugriffsspeicher-Baustein ist eine An von Speicherbausteinen, die häufig in einer digitalen Schaltung verwendet wird. Ein Direktzugriffsspeicher-Baustein beinhaltet Speicherzellen zum Speichern von digitalen Datenbits darin. Jede der Speicherzellen kann adressiert werden und, folglich kann auf diese unabhängig von jeder anderen der Speicherzellen zugegriffen werden. Im Gegensatz hierzu, kann auf Speicherzellen von seriellen Zugriffsspeichern nur sequentiell zugegriffen werden.
Direktzugriffsspeicher-Bausteine umfassen sowohl ausschließlich lesbaren Speicher (read only memory – ROM) als auch Schreib-Lese-Speicher (read/write memory – RAM). Beide, ROM und RAM, umfassen statisch-geladene (static-load), synchrone und asynchrone Arten von Bausteinen. Statisch-geladene Speicher benötigen keinen Taktgeber. Synchrone RAM's oder ROM's benötigen eine Taktflanke um Speicheroperationen zu ermöglichen, wohingegen asynchrone RAM's Adresswechsel erkennen und neue Daten nach einem solchen Wechsel ausgeben. Die RAM-Speicherzellen können weiter in statische Speicherstrukturen und dynamische Speicherszrukturen unterteilt werden. Statische Speicherstrukturen verwenden eine Form eines Latch-Speichers (latched storage), wohingegen dynamische Zellen ein dynamisches Speichern von Ladung auf einem Kondensator verwenden.
Dynamische RAM's (DRAM's) haben eine weite kommerzielle Verwendung in vielen verschiedenen Arten von digitalen Bauteilen erreicht. Dynamische RAM's weisen eine relative schnelle Zugriffsrate auf und sind besonders dann geeignet, falls eine digitale Schaltung dafür ausgelegt werden soll, Daten bei hohen Raten zu empfangen.
DRAM's, genau wie andere Arten von Speicherbausteinen, werden anfangs nach ihrer Herstellung getestet, um sicherzustellen, dass der Speicher einwandfrei funktioniert. Die anfängliche Testdauer wird manchmal als die "Einbrenn"-Dauer ("burn-in" period) bezeichnet. Während der Einbrenndauer werden die Speicherzellen des Speicherbausteins adressiert und belastet. Durch das Adressieren und Belasten der Speicherzellen des Bausteins kann eine Bestimmung erfolgen, ob die Speicherzellen defekt sind. Üblicherweise wird jede Speicherzelle mehrer Male belastet, um zu gewährleisten, dass die Speicherzelle nicht defekt ist.
Mit fortschreitendem technischen Fortschritt wurden Speicherbausteine mit immer größeren Speicherkapazitäten entwickelt. Wenn jedoch solche Speicherbausteine mit größeren Speicherkapazitäten nach ihrer Herstellung während der Einbrenndauer getestet werden, macht die größere Speicherkapazität das Adressieren und Belasten der Speicherzellen der Speicherbausteine während ihres Testens zeitaufwendiger, da zusätzliche Zeit zur Adressierung und Belastung der zusätzlichen Speicherzellen benötigt wird.
Da die Speicherbausteine eine zunehmend größere Anzahl an Speicherzellen aufweisen, ist auch ein korrespondierender Anstieg der Wahrscheinlichkeit, dass die Speicherbausteine eine defekte Speicherzelle enthalten können, vorhanden. Da die physikalischen Dimensionen der Speicherzellen abnehmen, ist ebenso die Möglichkeit, dass sogar kleine physikalische Defekte einer Speicherzelle eine Zellendefekt hervorrufen, erhöht.
Durch Verlängerung der Einbrenndauer kann jede der Speicherzellen adressiert und belastet werden, um vorhandene Defekte zu entdecken. Jedoch wird durch verlängern der Einbrenndauer der Durchsatz an Speicherbausteinen in einem Testprozess reduziert.
Manchmal wir eine Erhöhung der Temperaturen der Speicherbausteine während der Belastung der Speicherzellen unternommen, um die Zeitdauer, die erforderlich ist, um die Speicherzellen ordnungsgemäß zu belasten, zu reduzieren. Auch wird manchmal eine Erhöhung der Spannungspegel der Signale, die an die Speicherzellen angelegt werden, unternommen, um analog die Zeitdauer, die für eine ordnungsgemäße Belastung der Speicherzellen erforderlich ist, zu reduzieren. Jedoch kann die Temperatur- oder Spannungserhöhung andere Fehler des Speicherbausteins verursachen, und keine Fehler, die kennzeichnend für einen Defekt der Speicherzellen sind. Das heißt, durch Erhöhen der Spannung oder der Temperatur kann ein Fehler induziert werden, der kennzeichnend für die erhöhte Spannung oder Temperatur ist, anstatt für einen Speicherzellendefekt.
Mittel, mit denen die Speicherzellen eines Speicherbausteins bei erhöhten Raten belastet werden können, ohne die Temperaturen der Speicherbausteine zu erhöhen oder die Spannungspegel der an die Speicherbausteine angelegten Signale zu erhöhen, wären aus diesem Grunde vorteilhaft.
Deshalb wurden unter Berücksichtigung dieser Überlegungen und anderen Hintergrundinformationen in Bezug auf Speicherbausteine die signifikanten Verbesserungen der vorliegenden Erfindungen entwickelt.
Die Aufgabe der Erfindung ist es, einen Speicherbaustein und ein zugehöriges Verfahren zu schaffen, welcher/welches es ermöglicht, dass die Rate, bei der Speicherzellen eines Speicherbaustens während ihres Tests belastet werden, erhöht wird, ohne die Spannungspegel der an den Speicherbaustein angelegten Signale zu erhöhen, oder die Temperaturstufe des Speicherbausteins zu erhöhen.
Diese Aufgabe wird durch den kennzeichnenden Teil der unabhängigen Ansprüche, gelöst. Die Ausführungsbeispiele der Erfindung sind in den abhängigen Ansprüchen offenbart.
Die Schaltung und das Verfahren der vorliegenden Erfindung erlauben zumindest eine Verdopplung der Rate, bei welcher ein Speicherbaustein getestet werden kann. Aufgrund einer so erhöhten Rate wird der Durchsatz an Speicherbausteinen in einem Testprozess erhöht.
Entsprechend einem Ausführungsbeispiel der vorliegenden Erfindung ist deshalb eine Schaltung und ein zugehöriges Verfahren für einen Speicherbaustein offenbart. Der Speicherbaustein weist Speicherzellenzeilen und -spalten auf, die zusammen ein Speicherzellenfeld bilden und einen Adressierschaltkreis, der in Betrieb anspricht auf Adress-Selektsignale zur Adressierung ausgewählter Zeilen des Speicherzellenfelds. Signale, die kennzeichnend für die Adress-Selektsignale sind und ein Testmodus-Signal werden empfangen. Zeilen-Selektsignale, die eine Adressierung von ausgewählten Zeilen des Speicherzellenfelds formatieren, werden erzeugt. Vor-Dekodierschaltkreise werden gekoppelt, um die Signale, die kennzeichnend für die Adress-Selektsignale sind, zu empfangen. Die Vor-Dekodierschaltkreise erzeugen die Zeilenselektsignale, welche die Adressierung der ausgewählten Zeilen ermöglicht, die auf die Werte ansprechen, die kennzeichnend für die Adress-Selektsignale sind. Ein Testmodus-Schaltschema wird gekoppelt, um das Testmodus-Signal zu empfangen und wird mit der Vor-Dekodierschaltung gekoppelt. Die Testmodus-Schaltung spricht betriebsbereit auf den Empfang des Testmodus-Signal an, um zu bewirken, dass die Vor-Dekodierschaltung das Zeilen-Selektsignal, welches die Adressierung von zumindest einer zusätzlichen Zeile des Speicherzellenfelds ermöglicht, erzeugt. Die Schaltung ist gekoppelt, um die Adress-Selektsignale und ein Testmodus-Selektsignal zu empfangen. Die Schaltung ist funktionsfähig, um ein Zeilen-Selektsignal zu erzeugen. Die Dekodierschaltung ist gekoppelt, um die Adress-Selektsignale zu empfangen.
Die Vor-Dekodierschaltung erzeugt das Zeilen-Selektsignal, falls die Adress-Selektsignale einen ersten ausgewählten Wert aufweisen. Die Testmodus-Schaltung ist gekoppelt um das Testmodus-Signal zu empfangen und mit der Vor-Dekodierschaltung gekoppelt. Die Testmodus-Schaltung spricht in Betrieb auf den Empfang des Testmodus-Signals an, um die Vor-Dekodierschaltung zusätzlich zu veranlassen, das Zeilen-Selektsignal zu erzeugen, falls die Adress-Selektsignale zumindest einen zweiten ausgewählten Wert aufweisen.
Ein vollständigeres Verständnis der vorliegenden Erfindung und deren Geltungsbereich kann aus den beiliegenden Zeichnungen, welche unterstehend kurz zusammengefasst sind, der im Folgenden aufgeführten detaillierten Beschreibung der vorliegenden, bevorzugten Ausführungsbeispiele der Erfindung und den beigefügten Ansprüchen erhalten werden.
1 zeigt eine funktionelles Blockdiagramm eines Speicherbausteins, der eine Schaltung eines Ausführungsbeispiels der vorliegenden Erfindung umfasst.
2A–2E zeigen Zeitdiagramme, welche die Zeitbeziehungen zwischen Signalen, die Operationen der Schaltung, dargestellt in 1, bewirken, darstellen.
3 zeigt ein Schaltbild eines einzelnen Zeilen-Vordekodierers der Zeilenvordekodierer nach 1.
4 zeigt ein Schaltbild, ähnlich dem in 3 dargestellten, jedoch mit einem Zeilen-Vordekodierer eines anderen Ausführungsbeispiels der vorliegenden Erfindung.
5 zeigt ein Blockdiagramm einer Schaltung eines Ausführungsbeispiels der vorliegenden Erfindung, hier gekoppelt um Adress-Selektsignale auf drei Adressleitungen zu empfangen.
6 zeigt ein Blockdiagramm, ähnlich dem in 5 dargestellten, jedoch nach einem anderen Ausführungsbeispiel der vorliegenden Erfindung.
7 zeigt einen Logik-Schaltplan des Einbrenn-Modus-Signalgenerators, dargestellt in 1.
8 zeigt ein Schaltbild eines Bereichs eines Speicherbausteins eines alternierenden (alternate) Ausführungsbeispiels der vorliegenden Erfindung.
9A–B zeigen Zeitdiagramme, die exemplarisch für die Operationen des Speicherbausteins, dargestellt in 8, sind.
1 zeigt einen Speicherbaustein, allgemein mit 10 bezeichnet, eines Ausführungsbeispiels der vorliegenden Erfindung. Der Speicherbaustein 10 ist aus einem dynamischen Direktzugriffsspeicher (DRAM) gebildet und umfasst ein Speicherfeld 12, dass aus einer Vielzahl von Speicherzellen gebildet ist, die in Zeilen und Spalten auf herkömmliche Weise zusammen angeordnet sind, um das Speicherzellenfeld 12 zu bilden.
Obwohl der Speicherbaustein 10, der in der Figur dargestellt ist, einen DRAM bildet, können andere Arten von Speicherbausteinen analog dargestellt werden, und die Lehre der vorliegenden Erfindung kann mit solchen anderen Typen von Speicherbausteinen ausgeführt werden.
Der Speicherbaustein 10 umfasst weiter Adressier-Schaltkreise umfassend Adress-Puffer 14, Zeilen-Vor-Dekodierer 16, Zeilen-Dekodierer 18 und einen Einbrennmodus-Signal-Generator 22.
Die Adrss-Puffer 14 sind gekoppelt, um Adress-Selektsignale an den Adress-Selektleitungen 24 zu empfangen. Die Adress-Selektsignale sind binäre Signale, designiert von A₀ bis A₉, zur Anwendung mit den Adress-Puffern 14. Die Signale A₀–A₉ werden verwendet, falls der Speicherbaustein 10 als eine 4 Megabit-Speichergröße ausgebildet ist. In anderen Ausführungsbeispielen, in denen der Speicherbaustein andere Speichergrößen aufweist, werden andere Nummern für die Adress-Selektsignale verwendet. Die Werte der Adress-Selektsignale bestimmen, welche Speicherzellenzeilen und -spalten des Speichers adressiert werden.
Die Adress-Puffer 14 sind betriebsbereit zum Setzen der Werte der Adress-Selektsignale, die an diesen an den Zeilen 24 angelegt sind, in Formen, welche von den Elementen des Speicherbausteins 10 verwendet werden können, und zum Sperren der Werte der Adress-Selektsignale. Die Adress-Puffer 14 sind weiter gekoppelt, um eine Umkehrung eines Zeilen-Adress-Select-(RAS)-Signals (row address select – RAS) auf Leitung 26 zu empfangen.
Falls das RAS-Signal auf der Leitung 26 erzeugt wird, verriegeln die Adress-Puffer 14 die Werte der Adress-Selektsignale, die an Leitung 24 erzeugt wurden.
Die Adress-Puffer 14 erzeugen gepufferte Signale an den Zeilen/Leitungen 28, welche an den Zeilen-Vor-Dekodierer 16 angelegt werden. Der Zeilen-Vor-Dekodierer 16 umfasst separate Vor-Dekodierer, die in ihrer Anzahl der Anzahl an möglichen Werten der Adress-Selektsignale entsprechen, welche an den Leitungen 24 erzeugt wurden. Falls ein bestimmter Wert des Adress-Selektsignals an den Zeilen 24 erzeugt wurde, erzeugt ein Vor-Dekodierer der Zeilen-Vor-Dekodierer 16 ein Signal an einer Leitung der Leitungen 32, welche an die Zeilendekodierer 18 gekoppelt sind. Die Zeilendekodierer 18 erzeugen Signale an den Datenwortleitungen 34, um ausgewählte Speicherzellenzeilen des Speicherfeldes 12 zu adressieren.
Der Einbrennmodus-Signal-Generator 22 erzeugt ein Einbrennmodus- oder ein Testmodussignal an der Leitung 36, welches an die Vor-Dekodiererelemente der Zeilen- Vordekodierer 16 angelegt ist. Der Einbrennmodus-Signal-Generator 22 erzeugt das Einbrennmodus-Signal ansprechend auf den Takt, in denen Eingangssignale an den Signalgenerator in ein spezifischen Sequenz angelegt werden. Das heißt, der Einbrennmodus-Signal-Generator 22 ist gekoppelt, um das vorstehend erwähnte RAS-Signal genauso wie eine Umkehrung eines Spalten-Adress-Selekt CAS-(column address select CAS) Signals und eine Umkehrung eines Schreibfreigabe WE-(write enable – WE) Signals zu empfangen. Der Einbrennmodus-Signal-Generator 22 ist weiter gekoppelt, um ausgewählte Signale der Adress-Selektsignale zu empfangen, hier die Adress-Selektsignale A₅, A₆ und A₇. Die RAS-, CAS- und WE-Signale sind alle durch den Vereinigter-Elektronikbauteil-Ingenieurs-Rat (Joint Electronic Device Engineering Council – JEDEC)- Standards definiert und sind naturgemäß konventionell.
2A–E zeigen die Beziehung zwischen den RAS-, CAS- und WE-Signalen, die an einem DRAM anliegen. Die Anwendung der RAS-, CAS- und WE-Signale an dem Signal-Generator 22 in einer spezifischen Sequenz veranlasst den Signal-Generator das Einbrennmodus-Signal zu erzeugen. Falls das Einbrennmodus-Signal erzeugt und an den Vor-Dekodierern 16 angelegt wurde, wird zumindest ein zusätzliches Vor-Dekodierer-Element der Zeilen-Vordekodierer 16 veranlasst, ein Zeilen-Selektsignal an den Leitungen 32 zu erzeugen. Wiederum wird zumindest ein zusätzlicher Dekodierer der Zeilendekodierer 18 veranlasst, ein Signal an den Datenwortleitungen 34 zu erzeugen. Die Erzeugung des zusätzlichen Signals an zumindest einer der zusätzlichen Datenwortleitungen 34 veranlasst eine Adressierung einer zusätzlichen Zeile der Speicherzellen des Speicherfeldes 12. Falls eine Speicherzellenzeile dann adressiert wird, können die adressierten Speicherzellen dann bestromt (powered) oder "belastet" werden. Dadurch kann, falls das Einbrennmodus-Signal erzeugt wurde, um zu veranlassen, dass zumindest die zusätzliche Speicherzellenzeile adressiert wird, die Anzahl der belasteten Speicherzellen während einer bestimmten Zeitdauer erhöht werden.
Durch geeignete Erzeugung von Adress-Selektsignalen an den Leitungen 24 zusammen mit der Erzeugung des Einbrennmodus-Signals können alle Speicherzellenzeilen des Speicherfeldes 12 während einer Einbrenndauer adressiert und belastet werden, um zu gewährleisten, dass die Speicherzellen des Feldes 12 korrekt arbeiten. Da zumindest eine zusätzliche Speicherzellenzeile adressiert wird, falls das Einbrenn-Modus-Signal erzeugt wurde, können alle Speicherzellen der Speicherfelder in einer reduzierten Zeitdauer adressiert und belastet werden.
Die Zeitbeziehungen zwischen den RAS-, CAS- und WE-Signalen, die an dem DRAM anliegen, welcher den Speicherbaustein 10 bildet, verursacht eine Operation des Speicherbausteins in vielen Betriebsmodi. Die Zeitbeziehungen sind durch den vorstehend aufgeführten JEDEC-Standart definiert.
In 2A, zeigen die drei Wellenformen ein Erzeugung der RAS-, CAS- und WE-Signale während des Normalbetriebes des Speicherbausteins 10. Das RAS-Signal wird vor dem CAS-Signal erzeugt und der Wert des WE-Signals ist logisch "Nicht-berücksichtigen" (don't care). Während des Normalbetriebs des Speicherbausteins werden die Speicherzellenzeilen des Speicherfeldes 12 ausschließlich ansprechend auf die Werte der Adress-Selektsignale, die an den Leitungen 24 erzeugt wurden, adressiert.
Die drei Wellenformen die in 2B gezeigt sind, stellen die Erzeugung des CAS-Signals vor der Erzeugung des RAS-Signals dar. Die Erzeugung des CAS-Signals vor der Erzeugung des RAS-Signals wird als CBR (für CAS vor (before) RAS) bezeichnet. Falls das CAS-Signal vor der Erzeugung des der RAS-Signals erzeugt wird, werden die Speicherzellen des Speicherfeldes 12 veranlasst sich in herkömmlicher Weise zu aktualisieren.
Die Gruppe der Wellenformen dargestellt in 2C ist die Sequenz zur Erzeugung des WE-, CAS- und RAS-Signals, welche, wenn an den Baustein 10 angelegt, spezielle Testmodi erzeugt. Insbesondere, falls die WE-, CAS- und RAS-Signale und auch ausgewählte Adress-Selektsignale an den Einbrennmodus-Signal-Generator in der dargestellten Sequenz angelegt werden, erzeugt der Signal-Generator das Einbrennmodus-Signal. Wie in 2C dargestellt wird das WE-Signal vor der Erzeugung des CAS-Signals erzeugt, und das CAS- Signal wird vor der Erzeugung des RAS-Signals erzeugt. Die zuvor aufgeführten JEDEC-Standards erlauben Benutzerdefinertemodi, die betriebsfähig sind, falls die WE-, CAS- und RAS-Signale in der dargestellten Sequenz erzeugt werden. Der benutzerdefinierte Modus wird durch Werte von ausgewählten Adress-Selektsignalen, die an den Baustein 10 angelegt sind, definiert, was durch die ADD-Signale in der Figur angezeigt ist. Falls die WE-, CAS- und RAS-Signale in der dargestellten Sequenz erzeugt werden, wird auf den Benutzerdefinierten-Modus, der durch die Werte der ADD-Signale definiert ist, umgeschaltet.
2D stellt eine Kombination der Werte der an den Leitungen A₅, A₆ und A₇ erzeugten Signale dar, welche, falls angelegt an den Baustein 10 zusammen mit den an den Baustein 10 angelegten Signalen in der in 2C dargestellten Weise veranlassen, dass das Einbrennmodus-Signal durch den Einbrennmodus-Signal-Generator 22 erzeugt wird. Zusätzliche Details des Generators 22 werden in Bezug auf 7 weiter unten beschrieben. Wenn die Signale in der dargestellten Sequenz und mit den dargestellten Werten erzeugt werden, bewirkt der Signal-Generator 22 des Speicherbausteins 10 eine Erzeugung des Einbrennmodus-Signals, welches an die Zeilen-Vordekodierer 16 angelegt wird. Folglich, falls die Signale in der dargestellten Sequenz und mit den dargestellten Werten erzeugt werden, wird zumindest eine zusätzliche Speicherzellenzeile veranlasst, adressiert und belastet zu werden. Werden des Testens des Speicherbausteins 10 während einer Einbrenn- oder einer anderen Periode, bewirkt die Anwendung der WE-, CAS- und RAS-Signale zusammen mit den Adress-Selektsignalen, dass die Speicherzellen des Speicherfeldes 12 belastet werden, um das Vorliegen von Defekten zu bestimmen.
Wie zuvor erwähnt, können, während der Speicherbaustein 10, dargestellt in 1, aus einem DRAM gebildet ist, andere Typen von Speicherbausteinen ähnlich dargestellt werden. Zum Beispiel beinhaltet ein SDRAM die gleichen Elemente wie diese, die gezeigt wurden um den Speicherbaustein 10 zu bilden, mit der Ausnahme der Signale, die an den Einbrennmodus-Signal-Generator 22 angelegt wurden und dem RAS-Signal, das an die Adress-Puffer 14 angelegt wurde. WE-, CAS- und RAS-Signale werden nicht bei einem SDRAM verwendet. Stattdessen werden die Adress-Selektsignale A₀ – A₉ (in einem 4 Megabit SDRAM) an den Einbrennmodus-Signalegenerator 22 angelegt. JEDEC-definierte Standards erlauben das Erzeugen einer benutzerdefinierte Funktion, falls das Adress-Selektsignal A₇ einen logischen Werte "1" aufweist. In einem Ausführungsbeispiel der vorliegenden Erfindung bewirkt deshalb, falls der Speicherbaustein 10 aus einem SDRAM gebildet ist, dass bei Erzeugung eines Adress-Selektsignals A₇ mit einem logischen Wert "1" der Baustein in einen Testmodus eintritt. Die Werte der anderen Adress-Selektsignale veranlassen den Einbrennmodus-Signalgenerator 22 ein Einbrennmodus-Signal zu erzeugen.
Wenn erst einmal der Einbrennmodus betreten wurde und die Einbrennmodus-Prozedur abgeschlossen wurde oder es anderweitig verlangt wird, dass der Einbrennmodus verlassen wird, bewirken Signale, die an den Speicherbaustein 10 angelegt werden, dass der Baustein den Einbrennmodus verlässt.
Falls der Speicherbaustein 10 aus einem DRAM gebildet wird, sind zwei Weisen des Verlassen des Einbrennmodus definiert. 2E zeigt eine Zeitfolge einer Anwendung von Signalen an den Einbrennmodus-Signalgenerator 22 um einen Abbruch der Erzeugung des Einbrennmodus-Signal zu bewirken. Hier wird das CAS-Signal mit logisch "1" erzeugt, das RAS-Signal wird mit einem Wert logisch "0" erzeugt und das WE-Signal ist logisch "nicht-berücksichtigen".
Eine andere Weise, mit welcher der Speicherbaustein 10 veranlasst werden kann, den Einbrennmodus zu verlassen, ist zurück in 2B dargestellt. Hier wird das CAS-Signal niedrig, dann wird das RAS-Signal niedrig und das WE-Signal wird hoch. Falls der Speicherbaustein 10 aus einem SDRAM gebildet wird, bewirkt die Erzeugung eines Adress-Selektsignals, in dem das A₇-Signal logisch "0" ist, ein Verlassen des Speicherbausteins aus dem Einbrennmodus.
Wenn der Einbrennmodus verlassen wurde, ist der Speicherbaustein 10 in herkömmlicher Weise betreibbar.
3 zeigt ein einzelnes Vordekodierer-Element, hier bei 16-0 dargestellt, der Zeilen-Vordekodierer 16 des Speicherbausteins 10, dargestellt in 1. Die Vordekodierer 16 sind aus einer Vielzahl von Vordekodierer-Elementen, ähnlich dem Vordekodierer-Element 16-0, dargestellt in der Figur, gebildet. Bereiche des Vordekordierer-Elements 16-0 korrespondieren mit Bereichen eines herkömmlichen Vordekodierer-Elements für einen Speicherbaustein. Genauer beinhaltet das Vordekodierer-Element 16-0 eine Durchlass-Gatter-Schaltung (pass gate circuitry) 162, eine Latch-Setz-Schaltung (latch setting circuitry) 164 und eine Latch-Schaltung (latch circuitry) 166. Die Komponenten der Schaltungen 162, 164 und 166 sind zu Beispielszwecken gezeigt als aus komplementären Metall-Oxid-Halbleiter (complimentary metal oxides semiconductors – CMOS) – Elementen gebildet. Das Vordekodierelement 16-0 kann selbstverständlich aus anderen Typen von Schaltelementen gebildet sein.
Die Durchlass-Gatter-Schaltung 162 ist gekoppelt, um die Adress-Selektsignale auf den Leitungen 24 zu empfangen und um ein Vordekodierer-bereit-Signal zu empfangen und seine Umkehrung auf den Leitungen 168 und 172 entsprechend. In dem Ausführungsbeispiel des Vordekodierer-Elements 16-0, gezeigt in der Figur, sind drei Adress-Selekt-Leitungen 24 gekoppelt mit der Durchlass-Gatter-Schaltung 162. In anderen Ausführungsbeispielen kann eine größere oder geringere Anzahl von Adress-Selekt-Leitungen mit dem Vordekodierer-Element gekoppelt sein mit einer korrespondierenden Anpassung in der Schaltung der Vordekodierer-Elemente. Die Vordekodierer-Schaltung 162 umfasst eine Reihe von Transistoren-Paaren, gebildet aus den Transistoren 174, 176, 178, 182, 184 und 186. Gatterelektroden (gate electrodes) der Transistoren sind gekoppelt, um entweder das Vordekodierer-bereit-Signal, erzeugt auf Leitung 168, oder dessen Inverse, erzeugt auf Leitung 172, zu empfangen.
Die Werte der Adress-Selekt-Signale, erzeugt auf den Leitungen 24, werden von der Durchlass-Gatter-Schaltung 162 auf Leitung 188, 192 und 194 in herkömmlicher Weise durchgelassen, ansprechend auf Takte (times), in denen das Vordekodierer-bereit-Signal auf der Leitung 168 erzeugt wird. Falls das Vordekodierer-bereit-Signal nicht erzeugt wird und die Inverse des Vordekodierer-bereit-Signals trotzdem erzeugt wird, leiten die Transistoren 196, 198, 202 die Leitungen 188, 192 und 194 entsprechend um auf Erdung. Andererseits werden die Signale, erzeugt an den Leitungen 188, 192 und 194, an die Latch-Setz-Schaltung 164 angelegt. Die Latch-Setz-Schaltung ist weiter gekoppelt, um ein vorgegebenes Taktsignal (precharge clock signal), erzeugt auf der Leitung 204, zu empfangen.
Die Latch-Setz-Schaltung umfasst Transistoren 206, 208, 212 und 214, die kaskadenartig zusammen angeordnet sind. Eine Gatter-Elektrode des Transistor 246 ist mit Leitung 204 gekoppelt an der das vorgegebenen Taktsignal erzeugt wird. Die Gatterelektroden der Transistoren 208, 212 und 214 sind entsprechend an die Leitungen 188, 192 und 194 gekoppelt.
Ansprechend auf die Erzeugung eines vorgegebenen Taktsignals auf der Leitung 204 und den Werten der Adress-Selekt-Signale, erzeugt auf den Leitungen 26 und wiederum, auf den Leitungen 188-194, wird ein Signal auf der Leitung 216, erzeugt, die sich zwischen der Latch-Setz-Schaltung 164 und der Latch-Schaltung 166 erstreckt.
Die Latch-Schaltung 166 ist aus Transistoren 218, 222, 224 und 226 gebildet gezeigt.
Die Leitung 216 ist gekoppelt mit jedem der Transistoren 218-226, in herkömmlicher Weise, und die Latch-Schaltung 166 ist betriebsbereit um den Wert des Signals, dass diesen auf der Leitung 216 versorgt, zu sperren und um ein Signal auf einer der Leitungen 32, ebenfalls vorher in 1 gezeigt, zu erzeugen.
Das Vordekodierer-Element 16-0 umfasst weiter eine Einbrennmodus-Signal-Schaltung 232, gekoppelt mit der Leitung 36, um ein Einbrennmodus-Signal, erzeugt durch den Einbrennmodus-Signal-Generator 22, dargestellt in 1, zu empfangen. Die Einbrennmodus-Signal-Schaltung 232 umfasst einen Transistor 234 mit einer Gatter-Elektrode gekoppelt, um das Einbrennmodus-Signal, erzeugt auf Leitung 36, zu empfangen. Eine Quellenelektrode des Transistors 232 ist gekoppelt mit der Erdung und eine Senkenelektrode des Transistors 234 ist gekoppelt mit einer Elektrode des Transistors 212. Falls das Einbrennmodus-Signal erzeugt wird, schaltet der Transistor 234 sich an und leitet (shunts) die Transistoren 212 und 214 um.
Wenn das Einbrennmodus-Signal erzeugt wird, bestimmen daher die Werte der Adress-Selektsignale, erzeugt auf den unteren zwei Adress-Selekt-Leitungen 26, nicht, ob ein Signal auf der Leitung 216 erzeugt wurde. Eine Erzeugung des Einbrennmodus-Signals konvertiert dabei die Werte der Adress-Selektsignale, erzeugt auf den unteren zwei Adress-Selekt-Leitungen 26, in logisch "nicht-berücksichtigen". Eine Erzeugung eines Signals auf der Leitung 32 ist dabei einzig abhängig von dem Wert des Adress-Selektsignals, erzeugt auf der obersten Adress-Selekt-Leitung 26. Falls der Transistor 234 verbunden mit der Umleit-Verbindung über beide Transistoren 212 und 214 ist, wird ein Signal auf der Leitung 32 für vier mal so viele Kombinationen von Adress-Selektsignalen erzeugt, wie verglichen mit der Anzahl der Kombinationen von Adress-Selektsignalen, die eine ähnliche Erzeugung von dem Signal auf der Leitung 32 bei Fehlen der Einbrennmodus-Signal-Schaltung 232 bewirken.
4 zeigt ein Vordekodierer-Element, hier dargestellt bei 26-0, dass ein einzelnes der Vordekodierer-Elemente der Zeilen-Vordekodierer 16, dargestellt in 1, bildet. Das Vordekodierer-Element 26-0 ist ähnlich dem Vordekodierer-Element 16-0, dargestellt in 3, und beinhaltet eine herkömmlich nummerierte Durchlass-Gatter-Schaltung 162, eine Latch-Setz-Schaltung 164 und eine Latch-Schaltung 166. Die Schaltungen 162, 164 und 166, ähnlich den korrespondierenden Schaltungen des Dekodierer-Elements 16-0, gezeigt in 3, sind aus CMOS-Transistoren gebildet.
Die Schaltungen 162, 164 und 166 des Dekodierer-Elements 26-0 umfassen Transistoren, die mit den Transistoren der Schaltungen 162, 164 und 166 des Dokodierer-Elements 16-0 korrespondieren. Die korrespondierenden Transistoren des Dekodierer-Elements 26-0 sind mit den gleichen Bezugszeichen beschriftet, die verwendet wurden, um die Transistoren der des Dekodierer-Elements 16-0 zu beschriften. Operationen der korrespondierenden Transistoren der Schaltungen 162, 164 und 166 des Dekodierer-Elements 26-0 arbeiten in einer Weise, die ähnlich der Operationen der korrespondierenden Struktur des Dekodierer-Elements 16-0 ist.
Das Dekodier-Element 26-0 umfasst weiter eine Einbrennmodus-Signal-Schaltung 242, gekoppelt mit der Leitung 36, um das Einbrennmodus-Signal, das darauf erzeugt wurde, zu empfangen. Die Einbrennmodus-Signal-Schaltung 242 umfasst einen Transistor 244 mit einer Gatter-Elektrode, gekoppelt mit der Leitung 36. Wenn das Einbrennmodus-Signal auf der Leitung 36 erzeugt wurde und an die Gatter-Elektrode des Transistors 244 angelegt wurde, schaltet der Transistor 244 sich ein und leitet den Transistor 214 der Latch-Setz-Schaltung 164 um.
Analog zu der Operation des Transistors 234 des Dekodier-Elements 16-0, erhöht der Transistor 244, falls eingeschaltet, die Anzahl der Takte, in denen ein Signal auf der Leitung 32 erzeugt wird. Hier tritt, da der Transistor 244 nur über einen Transistor 214 und nicht über beide Transistoren 212 und 214 gekoppelt ist, eine Verdopplung der Anzahl der Takte, in denen das Signal auf der Leitung 32 erzeugt wird, auf. Die Einbrennmodus-Signal-Schaltung 242 bewirkt, dass das Adress-Selekt-Signal, angelegt auf der Leitung 28 an die Durchlass-Gatter-Schaltung 162, ein logisches "Nicht-berücksichtigen" bildet.
Obwohl nicht dargestellt, umfasst in einem anderen Ausführungsbeispiel eine Einbrennmodus-Signal-Schaltung, analog zu der Einbrennmodus-Signal-Schaltung 232 und 242 einen Transistor, der quer über drei Transistoren gekoppelt ist. Wenn über drei Transistoren gekoppelt, ermöglicht es der Transistor der Einbrennmodus-Signal-Schaltung einen achtfachen Anstieg der Anzahl der Takte, in denen ein Einbrennmodus-Signal erzeugt wird.
5 zeigt einen Bereich der Adress-Schaltung des Speicherbausteins 10, dargestellt in 1. 5 zeigt die Vielzahl an Zeilen-Vordekodierern, hier zwei Bänke, eine obere Bank und eine untere Bank von Zeilen-Vordekodierern 16-0, 16-1, 16-2, 16-3, 16-4, 16-5, 16-6 und 16-7, die zusammen die Zeilen-Vordekodierer bilden, dargestellt als ein einzelner Block in 1. Gepufferte und gesperrte Adress-Selektsignale, gepuffert und gesperrt von den Adress-Puffern 14 in 1, werden an jeden der Zeilen-Vordekodierer 16-0 bis 16-7 angelegt. Leitung 36 ist auch gekoppelt an jedes der Zeilen-Vordekodierer-Elemente der unteren Bank von Zeilen-Vordekodier-Elementen, um jedes der Vordekodierer-Elemente mit dem Einbrennmodus-Signal, erzeugt durch den Einbrennmoduss-Signal-Generaator 22, zu versorgen. Leitung 36 ist nicht gekoppelt mit den Zeilen-Vordekodierern des oberen Buchs der Zeilen-Vordekodierer in den Ausführungsbeispiel, dargestellt in der Figur. Jedes der Zeilen-Vordekodierer-Elemente 16-0 bis 16-7 ist gekoppelt an eine Leitung 32, die sich zu einem Zeilen-Dekodierer 18 erstrekt.
Während Normalbetrieb des Speicherbausteins 10, empfängt die Adress-Schaltung Adress-Selektsignale auf der Adress-Selekt-Leitung 28. Der Wert der Adress-Selektsignale bewirkt, dass ein einzelnes der Zeilen-Vordekodierer-Elemente 16-0 bis 16-7 eines Satzes von Zeilen-Vordekodierern, ein Signal auf einer korrespondierenden Leitung der Leitungen 32 erzeugt. Falls jedoch das Einbrennmodus-Signal auf der Leitung 36 erzeugt wird, veranlasst das Adress-Selektsignal, angelegt an die Zeilen-Vordekodierer 16-0 bis 16-7, dass mehr als einer der Zeilen-Vordekodierer ein Signal auf einer korrespondieren Leitung 32 erzeugt. Wie vorher in Bezug auf das Zeilen-Vordekodier-Element 16-0, dargestellt in 3, beschrieben, erzeugt eine vierfache Erhöhung der Anzahl an Zeilen-Vordekodierern 16-0 bis 16-7 Signale auf den Leitungen 32 für jeden einzelnen Wert der Adress-Selektsignale. Während des Testens der Speicherbausteine während einer Einbrenndauer, erlaubt deshalb die Erzeugung des Einbrennmodus-Signals, dass eine größere Anzahl an Speicherzellenzeilen adressiert und belastet werden kann, während einer bestimmten Zeitdauer.
6 zeigt einen Bereich der Adress-Schaltung des Speicherbausteins 10 eines anderen Ausführungsbeispiels der Erfindung. Zwei Bänke von Zeilen-Vordekodierern 26-0 bis 26-7 sind gezeigt, wobei die zwei einzelnen Bänke an Zeilen-Vordekodierern gekoppelt sind, um zwei Sätze von Adress-Selektsignalen in herkömmlicher Weise zu empfangen. Während Normalbetrieb des Speicherbausteins 10 erzeugt ein einzelnes Zeilen-Vordekodierer-Element ein Signal auf einer der Leitungen 32 für jeden bestimmten Wert der Adress-Selektsignale, angelegt an die Bänke der Zeilen-Vordekodierer-Elemente. Wenn jedoch das Einbrennmodus-Signal auf der Leitung 36 erzeugt wird, erzeugen eine zusätzliche Anzahl an ZeilenVordekodierern-Elementen Signale auf den Leitungen 32. Wie vorher beschrieben in Bezug auf 5 ist ein zweifacher Anstieg der Anzahl der Zeilen-Vordekodierer für jede Bank der Zeilen-Vordekodierer beschrieben. Das erzeugt einen vierfachen Anstieg an den Leitungen 32 für jeden bestimmten Wert der Adress-Selektsignale, die daran angelegt sind. Signale werden auf vier Leitungen 32 erzeugt, die mit jeder Bank der Zeilen-Vordekodierer 26-0 bis 26-7 verbunden sind. Während einer Einbrenn-Periode können zusätzliche Speicherzellenzeilen eines Speicherfeldes adressiert und belastet werden, um einen erhöhten Durchsatz an Speicherbausteinen während einer Einbrenn-Periode zu ermöglichen. Da auf eine höhere Anzahl an Speicherzellenzeilen während einer bestimmten Zeitdauer zugegriffen werden kann, kann eine Fehlererkennung in den Speicherzellen der Speicherbausteine schneller bemerkt werden.
7 zeigt den Einbrennmodus-Signal-Generator 22, der bereits in 1 dargestellt wurde, der ein Einbrennmodus-Signal an der Leitung 36 erzeugt, sobald RAS, CAS, WE- und Adress-Selektsignale A₅, A₆ und A₇ an den Generator 22 in einer Weise angelegt werden, wie vorher dargestellt in Bezug auf 2A–F. Während die logische Schaltung des Signalgenerators in 7 als aus negativer Boolesche-Logik-Schaltung gebildet dargestellt ist, kann der Signalgenerator selbstverständlich in anderer Weise implementiert werden.
Das Spaltenadress-Selektsignal ist an den Signalgenerator an Leitung 302 angelegt, welche mit einer Gatter-Elektrode eines ersten von zwei kaskadenartigen Transistoren 304 und 306 gekoppelt ist. Eine Elektrode des Transistors 304 ist mit einer Versorgungsspannung gekoppelt und ein Elektrode des Transistors 306 ist mit einem Erdungspotential durch einen Transistor 308 gekoppelt. Das RAS-Signal ist an den Signalgenerator an einer Gatter-Elektrode des Transistors 306 angelegt. Falls die Werte der CAS- und RAS-Signale gewählten Werten entsprechen, werden die Transistoren 304 und 306 eingeschaltet und die Leitung 312 wird veranlasst, als ein Versorgungsspannung-Potential ausgebildet zu sein. Die Leiung 312 ist mit einem Eingang eines NOR-Gatters 314 gekoppelt. Weiterhin ist die Leitung 312 mit Wechselrichtern 316 und 318 gekoppelt, die zusammen über eine Parallelverbindung verbunden sind.
Das RAS-Signal ist weiter mit einem Eingang eines Wechselrichters 322 gekoppelt und ein Ausgang des Wechselrichters 322 ist mit einem zweiten Wechselrichter 324 gekoppelt. Ein Ausgang des zweiten Wechselrichters 324 ist mittels Leitung 326 mit einem anderen Eingang des NOR-Gatters 314 gekoppelt. Die Leitung 326 ist weiter mit einer Gatterelektrode des Transistor 308 gekoppelt. Ein Ausgang des NOR-Gatters 314 ist mit einem Eingang eines NAND-Gatters 328 gekoppelt und das RAS-Signal ist mit einem zweiten Eingang des NAND-Gatters 328 gekoppelt. Das RAS-Signal ist zudem an einem Eingang eines NOR-Gatters 332 angelegt und ein CBR-Signal ist mit einem zweiten Eingang des NOR-Gatters 322 mittels eines Wechselrichters 334 gekoppelt.
Das RAS-Signal ist weiter an einer Gatterelektrode eines Transistors 336 angelegt. Das WE- Signal ist an einer zweiten Elektrode des Transistors 336 angelegt und eine dritte Elektrode des Transistors 336 ist mit einem Eingang eines NAND-Gatters 342 mittels eines Wechselrichter 344 gekoppelt, welcher über eine Parallelverbindung mit einem Wechselrichter 346 verbunden ist. Ein Ausgang des Wechselrichters 322 ist mit einem anderen Eingang der NAND-Gatters 342 gekoppelt.
Ausgänge des NOR-Gatters 332 und des NAND-Gatters 342 sind mit den Eingängen eines NAND-Gatters 348 gekoppelt.
Der Ausgang des NOR-Gatters 332 ist weiter mit einem Eingang eines NAND-Gatters 352 gekoppelt und der Ausgang des NAND-Gatters 342 ist mit einem anderen Eingang des NAND-Gatters 352 mittels eines Wechselrichters 354 gekoppelt. Ein Ausgang des NAND-Gatters 352 ist mit einem Eingang eines NAND-Gatters 356 gekoppelt und ein Ausgang des NAND-Gaters 356 ist mit einem Eingang eines NAND-Gatters 358 gekoppelt. Ausgänge der Gatter NAND 328 und 348 sind ebenfalls mit Eingängen des NAND-Gatters 358 gekoppelt.
Ein Ausgang des NAND-Gatters 356 ist mittels eines Wechselrichter 362 an Leitung 364 mit einer Gatterelektrode eines Transistors 366 gekoppelt. Eine andere Elektrode des Transistors 366 ist an einen Ausgang eines NAND-Gatters 368 gekoppelt. Die A₅ und A₇ – Signale sind an den Eingängen des NAND-Gatters 368 mittels eines Wechselrichter 372 beziehungsweise 374 angelegt. Zudem ist das Signal A₆ mit einem anderen Eingang des NAND-Gatters 368 gekoppelt. Falls das an den Leitungen 364 erzeugte Signal einen Wert zum Einschalten des Transistors 366 aufweist und die Werte der Signale A₅, A₆ und A₇ die logischen Werte Null, Eins und Null aufweisen, erzeugt das NAND-Gatter 368 einen niedrigen logischen Ausgang, welcher an einem Wechselrichter 376 bereitgestellt wird und ein von dem Wechselrichter 376 erzeugter, umgekehrter Wert wird an ein NAND-Gatter 378 angelegt. Ein zweiter Wechselrichter 382 ist in einer Parallelverbindung mit dem Wechselrichter 376 gekoppelt. Das an der Leitung 364 erzeugte Signal ist mit einem anderen Eingang des NAND-Gatters 378 mittels eines Wechselrichters 384 gekoppelt. Der Ausgang des NAND-Gatters 378 wird mittels eines Wechselrichters 386 auf Leitung 36 umgekehrt.
Der Einbrennmodus-Signal-Generator 22 ist betriebsbereit um ein Signal auf Leitung 36 zu erzeugen und um einen Abbruch der Erzeugung eines solchen Signals zu bewirken, falls die Signale an den Signalgenerator in einer Weise, die vorher in Bezug auf 2A–2E beschrieben wurden, angelegt werden.
In einem anderen Ausführungsbeispiel der vorliegenden Erfindung werden die Wortzeilen, die sich über die Speicherzellenzeilen erstrecken, vor einem Voraufladen geschützt. Nachdem die Wortzeilen ausgewählt sind, wird es ermöglicht, dass die Spannungspegel der Wortzeilen nahe den Versorgunungspegeln fließen. Die Adressen werden dann in herkömmlicher Weise einer herkömmlichen Einbrenn-Prozedur getaktet. Falls die ursprüngliche Adresse nochmals ausgewählt wird, wird der Wortzeilenpegel auf den Versorgungsspannungspegel verstärkt und fließt dann nochmals. Dies dazu, dass alle der Wortzeilen zur gleichen Zeit "Ein" (on) sind. Die Adressierung und Auswahl einer erhöhten Anzahl an Speicherzellenzeilen ist ebenfalls ähnlich möglich.
8 zeigt einen Bereich dieses anderen Ausführungsbeispiels der vorliegenden Erfindung. Ein Bereich eines Speicherbausteins, hier allgemein bei 410 dargestellt und zeitweise als Wortzeilentreiberbausteil (word line drive device) bezeichnet, umfasst eine Zeilendekodierschaltung, gebildet aus den Elementen umgeben von dem gestrichelt dargestellten Block 412. Adress-Selektsignale 24, hier bestimmt durch i und j, werden mit Gatter-Elektroden der Transistoren 414 beziehungsweise 416 gekoppelt. Ein Vorspannungssignal, erzeugt durch die unten beschriebene Schaltung, wird an Leitung 418 zu einem Transistor 422 angelegt. Die Transistoren 422, 414 und 416 sind kaskadenartig zusammen angeordnet und Leitungen 423, gekoppelt an Elektroden der Transistoren 414 und 422, sind mit einem Wechselrichter 424 gekoppelt. Eine Ausgangsleitung 426, gekoppelt mit einem Ausgang des Wechselrichters 424, ist mit einer Gatter-Elektrode eines Transistors 428 gekoppelt. Die anderen Elektroden des Transistors 428 sind zwischen einer Versorgungsspannung und der Leitung 423 gekoppelt.
Der Ausgang des Wechselrichters 424 ist mit einem zweiten Wechselrichter 432 gekoppelt.
Der Ausgang des zweiten Wechselrichters 432 ist mit einer Gatter-Elektrode des Transistors 434 gekoppelt. Andere Elektroden des Transistors 434 sind mit einem Vorspannungssignal und mit einer Wortzeile 34 gekoppelt. Die Wortzeile 34 wird benötigt, um eine Speicherzellenzeile des Speicherfeldes, wie das in 1 gezeigte Speicherfeld 12, zu adressieren.
Die Wortzeile 34 ist zusätzlich mit einer Elektrode des Transistors 436 und Elektroden der Transistoren 438 und 442 gekoppelt. Der Transistor 436 ist weiter gekoppelt in einer kaskadenartigen Verbindung mit Transistor 444.
Ein erster Vonpannungssignalgenerator, hier umgebend die Elemente, die umgeben von dem gestrichelt dargestellten Block 448 sind, erzeugt ein Signal auf der Leitung 418, welche an die Gatter-Elektrode des Transistors 422 angelegt wird. Der erste Vonpannungssignalgenerator ist mit Leitung 36 gekoppelt um das Einbrennmodus-Signal, das durch den Generator 22, wie bereits dargestellt in 1, erzeugt wurde, ein Blockadresssignal auf Leitung 452, ein Vorpannungssignal auf Leitung 454 und ein RAS-Signal auf Leitung 456 zu empfangen.
Leitungen 454 und 456 sind gekoppelt mit Eingängen eines NAND-Gatters und ein Ausgang des Gatten 458 ist mit einem Eingang eines NAND-Gatters 462 gekoppelt.
Die Leitung 452 ist mit einem zweiten Eingang des Gatters 462 gekoppelt. Ein Ausgang des Gatters 462 ist mit Gatter-Elektroden der Transistoren 464 und 466 gekoppelt. Die Transistoren 464 und 466 sind über eine kaskadenartige Verbindung verbunden zusammen mit einem Transistorpaar 468-472. Die Leitung 36 ist mit einer Gatter-Elektrode des Transistors 468 und auch mit einer Gatter-Elektrode des Transistors 472 verbunden. Der Transistors 472 ist weiter zwischen einer Erdungsverbindung und einer Elektrode eines Transistors 474 gekoppelt. Gatter-Elektroden der Transistoren 474 und 472 sind mit der Leitung 456 gekoppelt. Elektroden der Transistoren 464, 466 und 474 sind weiter mit der Leitung 418 gekoppelt, an der das erste Vorspannungssignal erzeugt wird.
Ein zweiter Vorspannungssignalgenerator, gebildet aus Elementen umgeben von dem gestrichelt dargestellten Block 476, ist gekoppelt mit der Leitung 454 und auch mit Leitung 456. Leitung 454 ist mit einer Gatter-Elektrode eines Transistors 478 gekoppelt und Leitung 456 ist mit Gatter-Elektroden der Transistoren 480 und 482 entsprechend gekoppelt. Die Transistoren 478, 480 und 482 sind in einer kaskadenartigen Verbindung miteinander gekoppelt. Leitung 484 erstreckt sich von der kaskadenartigen Verbindung der Transistoren 478–482 zu einen Eingang eines Gaters 486 und auch zu einem parallel verbundenen Wechselrichterpaar 488–490. Die Leitung 36, auf welcher das Testmodussignal erzeugt wird, ist mit einem zweiten Eingang des Gatters 486 gekoppelt. Ein Ausgang des Gatten 486 ist mit Gatter-Elektroden der Transistoren 444 und 438 des Zeilendekodierers 412 gekoppelt.
Das Zeitdiagramm in 9A uns 9B zeigt den Betrieb der Schaltung des Speicherbausteins 410, der in 8 dargestellt ist. 9 zeigt einen regulären Betriebsmodus des Speicherbausteins 410 und 9B zeigt den Betrieb des Speicherbausteins, falls ein Einbrennmodus-Signal erzeugt wird.
Das Ausführungsbeispiel aus 8 ist besonders vorteilhaft, wenn Leistungsbetrachtungen wesentlich sind. In diesem Ausführungsbeispiel werden die Wortzeilen, welche die Speicherzellenzeilen adressieren, sequentiell statt gleichzeitig ausgewählt; ein vorzeitiges Aufladen der Wortzeilen wird im Wesentlichen vermieden. Als ein Ergebnis wird die Menge an Leistung, die benötigt wird, um eine weitere Wortzeile oder Wortzeilen zu adressieren, nicht erhöht. Dadurch muss die interne Bus-Struktur einer integrierten Schaltung, welche die Erfindung ausführt, nicht in ihrer Größe vergrößert werden. Zudem muss ein interner Stromgenerator, welcher typischerweise verwendet wird, um den Treiber (driver) anzutreiben, gleichermaßen nicht hinsichtlich seiner Kapazität vergrößert werden.
Vorliegend bevorzugte Ausführungsbeispiele der vorliegenden Erfindung wurden mit einem Genauigkeitsgrad beschrieben. Die vorstehende Beschreibung beinhaltet bevorzugte Beispiele zur Implementierung der Erfindung und der Geltungsbereich der Erfindung sollte nicht notwendigerweise durch diese Beschreibung begrenzt sein. Der Geltungsbereich der vorliegenden Erfindung wird definiert durch die folgenden Ansprüche.

Claims

Speicherbaustein (10) mit Speicherzellenzeilen und -spalten, die zusammen ein Speicherzellenfeld (12) bilden, umfassend eine Adressierschaltung (14), die in Betrieb anspricht auf Adress-Selektsignale (address select signals) (24) zur Adressierung ausgewählter Zeilen des Speicherzellenfelds (12), und einen Zeilenvordekodierer (row predecoder) (16) zum Empfangen von Signalen, die kennzeichnend für die Adress-Selektsignale (24) sind, und eines Testmodus-Signals (36), und zur Erzeugung von Zeilen-Selektsignal (row select signals), um die Adressierung von ausgewählten Zeilen des Speicherzellenfelds (12) zuzulassen, dadurch gekennzeichnet, dass der Vordekodierer (16) umfasst eine Vordekodier-Schaltung (162-226), gekoppelt um die Signale, die kennzeichnend für die Adress-Selektsignale sind, zu empfangen, wobei die Vordekodier-Schaltung zur Erzeugung der Zeilen-Selektsignale, welche die Adressierung der ausgewählten Zeilen zulassen, die auf Werte der Signale, die kennzeichnend für die Adress-Selektsignale sind, ansprechen, und eine Testmodus-Schaltung (232), gekoppelt um das Testmodus-Signal (36) zu empfangen und gekoppelt mit den Vordekodierschaltungen (162-226), wobei die Testmodus-Schaltung in Betrieb anspricht auf den Empfang des Testmodus-Signals (36) um zu Veranlassen, dass die Vordekodier-Schaltung (162-262) zumindest einige der Adress-Selektsignale als logisch "Nicht-berücksichtigen" ("don't care") behandelt, um die Zeilen-Selektsignale zum Zulassung der gleichzeitigen Adressierung von mindestens zwei Zeilen des Speicherzellenfelds (12) zu erzeugen.
Vordekodierer (16) nach Anspruch 1, wobei der Speicherbaustein (10) einen dynamische Direktzugriffsspeicher (dynamic random access memory) umfasst und wobei bei fehlendem Empfang des Testmodus-Signals (36) durch die Testmodus-Schaltung (232) die Erzeugung der Zeilen-Selektsignale durch eine ausgewählte Speicherzellenzeile des Speicherzellenfelds (12) erfolgt.
Vordekodierer (16) nach Anspruch 2, wobei die Adress-Selektsignale (24) parallele binäre Signale umfassen und wobei die Dekodierschaltung (162-226) das Zeilen-Selektsignal (32) erzeugt, wenn die parallelen, binären Signale eine erste logische Verknüpfung der Signalwerte sind.
Vordekodierer (16) nach Anspruch 3, wobei die Testmodus-Schaltung (232) nach Empfang des Testmodus-Signals (36) die Dekodierschaltung (162-226) veranlasst, das Zeilen-Adress-Selektsignal (32) zu erzeugen, wenn die parallelen binären Signale von der ersten logischen Verknüpfung von Signalwerten und einer zweiten logischen Verknüpfung von Signalwerten sind.
Vordekodierer (16) nach Anspruch 4, wobei die erste logische Verknüpfung und die zweite logische Verknüpfung von Signalwerten entsprechend sich voneinander durch einen Wert eines binären Signals der parallelen binären Signale unterscheiden.
Vordekodierer (16) nach Anspruch 3, wobei die Testmodus-Schaltung (232) nach Empfang des Testmodus-Signals (36) die Dekodierschaltung (162-226) veranlasst, die Zeilen-Adresssignale zu erzeugen, wenn die parallelen binären Signale von einer ersten logischen Verknüpfung von Signalwerten, einer zweiten logischen Verknüpfung von Signalwerten, einer dritten logischen Verknüpfung von Signalwerten und einer vierten logischen Verknüpfung von Signalwerten sind.
Vordekodierer (16) nach Anspruch 3, wobei die Dekodier-Schaltung (162-226) eine Vielzahl von Dekodierern umfasst, wobei jeder der Vielzahl von Dekodierern gekoppelt ist, um die Adress-Selektsignale (24) zu empfangen und jeder Dekodierer zur Erzeugung von zumindest einem Zeilen-Selektsignal ausgebildet ist.
Vordekodierer (16) nach Anspruch 7, wobei die Dekodierer der Vielzahl von Dekodierern in ihrer Anzahl mit einer Anzahl von logischen Verknüpfungen von Singalwerten, zugelassen von den parallelen binären Signalen, welche die Adress-Selektsignale (24) bilden korrespondieren.
Vordekodierer (16) nach Anspruch 3, wobei die parallelen binären Signale (24), welche die Adress-Selektsignale (24) bilden, zumindest ein Drei-Bit Signal, das von mindestens einer ersten Zeile, einer zweiten und einer dritten Teile erzeugt wurde, umfassen, und wobei die Dekodier-Schaltung zumindest ein erstes Input-Pad (input pad), ein zweites Input-Pad und ein drittes Input-Pad umfasst, gekoppelt, um die erste Zeile, die zweite Zeile und die dritte Zeile entsprechend zu empfangen, an welchen die Adress-Selektsignale erzeugt werden.
Vordekodierer (16) nach Anspruch 9, wobei die Dekodierschaltung (232) einen Parallelschaltkreis bildet, um das dritte Input-Pad mit einem Selektsignal-Wert parallel zu schalten, wenn das Testmodus-Selektsignal (36) dort empfangen wird.
Vordekodierer (16) nach Anspruch 1, weiter umfassend eine Testmodusgenerator (22) zur Erzeugung des Testmodus-Signals (36).
Vordekodierer (16) nach Anspruch 11, wobei der Testmodusgenerator (22) das Testmodus-Signal (36) erzeugt, um eine Gruppe von Speicherzellenzeilen des Speicherbausteins (10) zu belasten.
Vordekodierer (16) nach Anspruch 1, wobei der Speicherbaustein (10) einen dynamischen Direktzugriffsspeicher umfast und worin das Testmodus-Signal (36) erzeugt wird, um dann anzusprechen, wenn ein Zeilen-Adress-Selektsignal, ein Spalten-Adress-Selektsignal und ein Schreibfreigabe-Signal in einer ausgewählten Sequenz erzeugt Werden und ausgewählte Adressen der Adress-Selektsignale von ausgewählten Signalwerten sind.
Verfahren zur Erzeugung eines Zeilen-Selektsignals zur Auswahl der Adressierung von ausgewählten Speicherzellenzeilen eines Speicherzellenfelds, umfassend Anlegen von Adresss-Selektsignalen an den Speicherbaustein, dadurch gekennzeichnet, dass ein Weiteranlegen eines Testmodus-Selektsignal beim Prüfen des Speicherzellenfeldes an den Speicherbaustein, ein Vordekodieren der angelegten Adress-Selektsignale, welche ein Einzel-Dekodiersignal erzeugen, wenn das Testmodus-Selektsignal nicht anliegt, ein Behandeln zumindest einiger der Adress-Selektsignale als logisch "Nichtberücksichtigen" ("Don't care"), um eine Vielzahl an vordekodierten Signalen zu erzeugen, wenn das Testmodus-Signal anliegt, ein Erzeugen eines erste Zeilen-Selektsignals an einer erste ausgewählten Datenwortzeile, wobei das erste Zeilen-Selektsignal zur Auswahl einer Adressierung einer ersten ausgewählten Speicherzellenzeile ausgebildet ist, wenn die Adress-Selektsignale, die an dem Speicherbaustein während des ersten Schritts des Anlegens anliegen, einen ersten ausgewählten Werte aufweisen, ein weiteres Erzeugen zumindest eines zweiten Zeilen-Selektsignals an zumindest einer zweiten ausgewählten Datenwortzeile, wobei das zweite Zeilen-Selektsignal zur Auswahl gleichzeitiger Adressierung von zumindest einer zweiten ausgewählten Speicherzellenzeile ausgebildet ist, wenn eine Vielzahl an vordekodierten Signalen erzeugt werden und das Testmodus-Selektsignal an den Speicherbaustein während des Schritts Weiteranlegen angelegt wird, erfolgt.
Verfahren nach Anspruch 14, wobei die an die Dekodier-Schaltung angelegten Adress-Selektsignale während des Schritts des Anlegens zumindest ein Drei-Bit Binärsignal angelegt an den Speicherbaustein an zumindest einer ersten Zeile, einer zweiten Zeile und einer dritten Zeile, umfassen, und wobei der Schritt Erzeugen das Erzeugen des ersten Zeilen-Selektsignals umfasst, wenn die an der ersten Zeile, an der zweiten Zeile und an der dritten Zeile anliegenden Binärsignale jedes ausgewählte erste Werte aufweisen.
Verfahren nach Anspruch 15, wobei der Schritt weiteres Erzeugen ein Erzeugen zumindest eines zweiten Zeilen-Selektsignals umfasst, wenn die an der ersten Zeile und der zweiten Zeile anliegenden Bimärsignale jedes den ersten ausgewählten Wert aufweisen.
Verfahren nach Anspruch 15, wobei der Speicherbaustein eine Dekodierschaltung umfasst und wobei die Adress-Selektsignale, die während des ersten Schritts des Anlegeans erzeugt wurden, an die Dekodierschaltung angelegt werden.
Verfahren nach Anspruch 14, wobei der Schritt Erzeugen ein unter Vorspannung setzen der ersten ausgewählten Datenwortzeile umfasst und danach, der Schritt weiteres Erzeugen unter Vorspannung setzen der zweiten ausgewählten Datenwortzeile umfasst.