DE3587223T2 - Unabhängige Matrixtaktierung. - Google Patents

Description

• Die vorliegende Erfindung betrifft einen Chip mit einer integrierten Schaltung, der eine Speichermatrix gemäß dem Oberbegriff in Anspruch 1 enthält, sowie Verfahren zu deren Prüfung. Sie ist wirksam, unabhängig davon, ob die Speichermatrix in eine logische Schaltung eingebaut ist oder nicht.
• Für Diskussionszwecke wird der Begriff "eingebaut" definiert als derjenige Zustand einer Speichermatrix, eines Schaltungselements oder auch einer Schaltungsfunktion in einem (hochintegrierten) LSI-Chip, in dem sie von anderen Schaltungsanordnungen auf dem Chip umgeben ist, so daß die Speichermatrix, das Schaltungselement bzw. die Schaltungsfunktion von den Eingangs- oder Ausgangsanschlüssen oder von den Kontaktierungsflecken des Chip her weder ganz noch teilweise direkt zugänglich ist.
• Ein mit der Fertigung von Speichermatrizen verbundenes Hauptproblem ist die Sicherstellung, daß die Vorrichtung der Leistungsspezifikation entspricht. Ein Hauptproblem bei der Anwendung der Speichermatrizen ist die Sicherstellung, daß die an die Vorrichtung gesendeten Steuersignale in diese gleiche Leistungsspezifikation fallen. Mit der ständigen Leistungsverbesserung dieser Vorrichtungen wird es immer schwieriger, sicherzustellen, daß diese Probleme auf wirtschaftliche Weise gelöst werden.
• Mit der steigenden Integrationshöhe sind die Schaltkreiskonstrukteure und Komponentenhersteller in der Lage, dem Logikkonstrukteur und Systemhersteller immer komplexere Speichermatrizen anzubieten, die einem immer höheren Leistungsniveau entsprechen. Das erfordert andererseits immer höher entwickelte Schaltungen außerhalb der Speichervorrichtung, um diese auf ordnungsgemäße Weise zu testen und zu betreiben. Ohne ein preisgünstiges Mittel, das die letztendliche Leistung garantiert, sind die potentiellen Verbesserungen der Vorrichtungskonstruktion verloren wegen der Ungenauigkeit der Fertigungsprüfgeräte und der Fertigungstoleranzen der unterstützenden Schaltungsanordnungen.
Querverweis auf ein verwandtes Patent
• US-Patent 4,441,075 mit dem Titel "Electronic Chip In-Place Test (ECIPT) Structure and Method".
Hintergrund der Erfindung und Stand der Technik
• Seit es Speichermatrizen gibt und diese allgemein eingesetzt werden, ist es offensichtlich, daß das Problem, diese zu prüfen, weitgehend angesprochen wird. Es ist in der Industrie allgemein üblich, besondere Spezialprüfgeräte zu benutzen, die hochgenaue logische und getaktete Signale an die zu prüfende Vorrichtung senden. Geräte dieser Art sind bei einer Reihe Lieferanten im Handel erhältlich. Jedoch kann den Leistungsverbesserungen dieser Speichervorrichtungen nur schwer ohne beträchtliche Steigerung der Kosten für diese Spezialprüfgeräte Rechnung getragen werden.
• Im Laufe der Jahre wurde auf dem Gebiet der Speichermatrixprüfung viel Arbeit geleistet, um die Kosten dieser Spezialprüfgeräte zu reduzieren. Viele Anstrengungen wurden unternommen auf dem Gebiet der Generierung der logischen Signale, die an die zu prüfende Vorrichtung gesendet werden. Benton (US-Patent 4,195,770) und Shimizu (US-Patent 4,293,950) beschreiben jeweils einen Apparat zum Entwickeln solcher logischen Signale. Chesley (US-Patent 4,038,648 und US-Patent 4,055,754) schließt ein Gerät dieser Art in die Speichermatrix selbst ein.
• Bemühungen waren ferner auf die Generierung eines Taktsteuersignals gerichtet, das in das zu prüfende Gerät einzuspeisen war. Staiger (US-Patent 4,263,669) und Hilker (US-Patent 4,290,137) haben jeweils einen Apparat beschrieben, der zur Lösung besonderer Probleme konstruiert wurde, die mit der Generierung dieser spezialisierten Taktsignale für besondere Bedürfnisse bestimmter Speichermatrizen verbunden waren. So stark hängt der Stand der Technik von dieser von außen erfolgenden Einspeisung eines Taktsignals ab, daß Hurley (US- Patent 3,961,251), Eichelberger (US-Patent 3,961,252) und Cavaliere (US-Patent 3,961,254) verschiedene Methoden beschrieben haben, bei denen von einem äußeren Prüfgerät aus auf in eine Halbleitervorrichtung eingebettete Speichermatrizen zugegriffen werden kann, um diese Taktsignale während des Prüflauf s zu liefern.
• Verschiedene Arbeiten waren darauf ausgerichtet, die Taktsignal-erzeugende Schaltung in die gleiche Halbleitervorrichtung mitaufzunehmen wie die Speichermatrix selbst. Eine entsprechende Diskussion kann bei Hnatek (A User's Handbook of Semiconductor Memories - Anwenderhandbuch über Halbleiterspeicher), John Wiley and Sons, Inc., 1977, Seiten 444-450 gefunden werden. In allen bisherigen Arbeiten, einschließlich der obigen, war bei den Prüfläufen im Rahmen der Fertigung bestimmtes, spezialisiertes, äußeres Prüfgerät für den Taktsteuerbetrieb erforderlich.
• JP-A-58 159293 (Fujitsu) (Zusammenfassung in englischer Sprache veröffentlicht in Patent Abstracts of Japan, Bd. 7, Nr. 286 (P-244) [1431], 21. Dez. 1983) lehrt die Herstellung eines Chips sowohl mit einer Speichermatrix als auch mit einer Schaltung zum Generieren eines Taktsignals. Ein Steuersignal mit unterschiedlichen Längen wird der Taktsignalgenerierenden Schaltung zugeführt und in Abhängigkeit von der Impulsbreite des Steuersignals werden Auffrisch-, Lese- oder Schreib-Operationen an der Speichermatrix ausgeführt. Die Taktgenerierungsschaltung umfaßt eine Abtastimpuls-Generatorschaltung und eine Taktgeberschaltung. Der Abtastimpulsgeneratorschaltung generiert erste, zweite und dritte Verzögerungsimpulse, die mit dem Steuersignal in UND-Verbindung gekoppelt werden, um die Wiederauffrisch-, Lese- und Schreiboperationen zusammen mit den Identifizierungs- und Steueroperationen durchzuführen-. Der Ausgang der Taktgeber- Generatorschaltung aktiviert einen Adressenpuffer, eine Gatterschaltung, einen Zeilen-Decoder, einen Spalten-Decoder, einen Dateneingabepuffer und einen Datenausgabepuffer zu den jeweils erforderlichen Zeiten.
• Mit Hilfe dieser Schaltung wird es möglich, den Betrieb einer Speichermatrix zu steuern. Das Prüfen der Taktsignale setzt jedoch das obengenannte, spezialisierte, äußere Gerät voraus. Dieser Prüfgerätetyp hat eine Genauigkeit von ungefähr 200ps, was für den erforderlichen Messungstyp nicht genau genug ist. Messungen der Vorbereitungszeit für die Matrix, die für einen Durchschreibbetrieb in der Speichermatrix erforderliche Zeit, Impulsbreite und Zyklus zeit für kritische Pfade durch die Logik und die Speichermatrix ist unter Verwendung der in diesem Unterlage gelehrten Schaltung nicht ohne weiteres möglich.
• JP-A-58-201149 (Toshiba) (Zusammenfassung in englischer Sprache veröffentlicht in Patent Abstracts of Japan, Bd. 8 Nr. 51, (P-259) [1488], 8. März 1984) offenbart eine integrierte Schaltung, in der die Ausgangspuffer der integrierten Schaltung miteinander verbunden sind, um eine Registerspur zu bilden. Durch Setzen eines Signals an einen Prüfpunkt tritt die Schleife in einen eigenschwingenden Zustand ein und die Verzögerungszeit des Ausgangspuffers läßt sich durch Messen der Frequenz dieser Eigenschwingung berechnen.
• In dieser zweiten japanischen Patentanmeldung ist jedoch kein Taktregelnetz geoffenbart, das die im Inneren des integrierten Schaltkreises vorhandene Logik steuert. Es gibt also demzufolge keinen Hinweis darauf, daß die eigenschwingende Registerspur dazu benutzt werden kann, die Verzögerungszeit des Taktregelnetzes zu messen. Insbesondere, weil der in dieser Unterlage gelehrte integrierte Schaltkreis nicht notwendigerweise eine Speichermatrix ist, gibt es keine Diskussion darüber, warum Messungen der Verzögerungszeit des Taktregelnetzes kritisch für den korrekten Betrieb des integrierten Schaltkreises sind.
Zusammenfassung der Erfindung
• Aufgabe der vorliegenden Erfindung ist die Bereitstellung eines verbesserten integrierten Schaltkreis-Chips hoher Schaltkreisdichte, der eine Speichermatrix enthält, die leicht geprüft werden kann.
• Diese Aufgabe wird gelöst durch Einrichten eines Taktregelnetzes auf dem Chip, das eine auf ein Triggersignal ansprechende, rückgeführte Verzögerungsstrecke mit Abgriff beinhaltet, mit Mitteln zum Anlassen eines Prüfmodus für diese Verzögerungsstrecke, sowie einen Ausgangsanschluß, um ein Prüfsignal zu liefern.
• Die Erfindung beinhaltet ferner ein Verfahren zum Prüfen des Taktregelnetzes des integrierten Schaltkreis-Chips, das die folgenden Schritte aufweist: Triggern dieses Taktregelnetzes, Aufzeichnen des am Prüfausgangsmittel erzeugten Signals und Messen der Schwingungsfrequenz dieses erzeugten Signals unter Verwendung eines Zählers und einer Zeitquelle.
• Zum Prüfen des integrierten Schaltkreis-Chips muß die Speichermatrix gegen äußere Taktierung isoliert sein. Das geschieht durch Legen der Zwischenspeicher in Reihe mit den Adressen- und Dateneingängen und den Datenausgängen. Der Platzaufwand zum Einbau dieser Zwischenspeicher kann minimiert werden durch Integrierung derselben in die Schaltungsanordnung für Empfänger und Treiber außerhalb des Chips oder der Speichermatrix-Treiberschaltungen oder Leseverstärker. Taktsignale zum Steuern dieser Zwischenspeicher sowie der Taktgeber zum Schreiben in die Matrix werden zur Integrierung auf dem Chip entwickelt unter Verwendung des Taktregelnetzes. Diese Steuersignale werden von der Vorderflanke eines äußeren Taktgebers ausgelöst, wobei alle entsprechenden Taktierungen einschließlich Impulsbreite intern gesteuert werden. Zum Beispiel wird für einen Schreibzyklus das Taktgebersingal an die Adressenzwischenspeicher zuerst eingeschaltet, dann, nach eben noch ausreichender Zeit für den Betrieb der Adressendecodierung, wird der Speichermatrix-Schreibtaktgeber eingeschaltet. Getaktete Beziehungen zwischen äußeren Signalen sind nicht erforderlich und nur eine einzige Flanke (anstatt der Breite) des externen auslösenden Taktsignals ist wichtig. Taktgeber für die Dateneingangszwischenspeicher und für die Datenausgangszwischenspeicher im Lesemodus werden für ähnliche geeignete Taktierung entwickelt.
• Alle diese Taktgeber werden entwickelt durch geeignete Kombination der verzögerten Übergänge, die vom äußeren Taktgeber getriggert werden. Das NOR zwischen einem abfallenden Signal und einem später aufsteigenden Signal liefert einen positiven Taktimpuls, dessen Versatz und Dauer durch die Verzögerung der zwei Signale bestimmt wird. In der bevorzugten Ausführungsform der Erfindung kann das Taktregelnetz, das für den Zwischenspeicher und die Speichermatrixschaltung benötigt wird, aus einer in Reihe geschalteten Kette von Phasenumkehrschaltungen abgeleitet werden.
• Der Betrieb dieser Matrix hängt kritisch ab vom Taktregelnetz. Seine Taktierung kann in der Fertigung getestet werden durch die Methode gemäß Anspruch 6, auch mit verhältnismäßig billigen und nicht hochentwickelten Prüfgeräten, durch Einfügen eines Rückkopplungssteuerkreises, um es in eine Registerspur umzuwandeln. Die Schleifenfrequenzmessung ist äußerst genau, verglichen mit der auch mit aufwendigem Gerät vorgenommenen Verzögerungsmessung. Falls die natürliche Schleifenfrequenz zu hoch für die Prüfumgebung ist, sollte vor dem Ausgangstreiber ein Frequenzteiler eingesetzt werden anstatt zusätzliche Stufen in die Schleife einzubauen, um den Meßfehler der signifikanten Schaltungsanordnung möglichst klein zu halten.
• Da der Chip durch Durchlaufen eines Pfads (durch die Speichermatrix selbst) gegen einen anderen (durch das Taktsteuernetz) funktioniert, werden Verzögerungsfehler im langsameren Pfad den Betrieb infolge eines sich einstellenden groben DC-Funktionsfehlers stören. Verzögerungsfehler einer allgemeinen Prozeßverschiebung im Taktsteuernetz werden von der RLF-Messung (Recirculating Loop Frequency - Registerspurfrequenz) gefunden. Zwar gibt es eine Möglichkeit, daß einige kleine Fehler im Taktsteuernetz diesem Test entgehen, jedoch ist die Wahrscheinlichkeit relativ klein.
• Zum Ausgleichen dieses Nachlauffehlers muß die Pfadverzögerung des Taktsteuernetzes konstruktiv etwas länger sein, als die durch die Speichermatrix. Damit die Ausbeute nicht verschlechtert wird, muß die schnellste Verzögerung durch das Taktsteuernetzwerk langsamer sein als die langsamste Verzögerung durch die Speichermatrix, da ja die Takte infolge der Fertigungstoleranzen variieren. Da beide Pfade auf dem gleichen Chip sind, viele Stufen enthalten, und beide Übertragungsrichtungen umfassen, müßte dieser Nachlauffehler minimal sein. Derzeit wird geschätzt, daß dieser Fehler auf absehbare Zeit kleiner sein wird als die Prüfgenauigkeitsfehler der Fertigungsprüfgeräte.
• Das Taktsteuernetz hat keinen Einfluß auf die Anwendung von Prüfmustern auf die Speichermatrix; alle notwendigen herkömmlichen Sequenzen können benutzt werden. Während es für das Prüfgerät immer noch erforderlich sein kann, diese Muster mit einer hohen Wiederholungsrate anzuwenden, um Störfehler zu finden, muß das Prüfgerät die genaue relative Taktsteuerung liefern. Das kann die Prüfgerätkosten um etwa ein Drittel senken. Zusätzlich können einige Montageprüfgeräte mit sehr hohen Pinzählungen, die derzeit nicht in der Lage sind, eine Verzögerungsprüfung zu machen, wenigstens einige Leistungsprüfungen durchführen.
• Beim Betrieb des Systems kann das Legen der Zwischenspeicher in die Adressen- und Dateneingabepfade eine signifikante Reduktion der Zykluszeit für Pfade durch die Speichermatrix bewirken. Da die Logikwerte an den Chipeingängen am Anfang der Speichermatrix-Betriebszyklen abgetastet werden und dann während des Zyklusablaufs intern festgehalten werden, können Adressen- und Datenänderungen für den nächsten Zyklus noch während der Abarbeitung des ersten Zyklus eingeleitet werden. Beispielsweise ist es allgemein üblich, zwischen dem Taktgeber und den Daten am Eingang zu einem Zwischenspeicher eine Bitversatztoleranz zu haben. Wenn es einen 4nS Bitversatz gibt, ist ein Überschneiden von 3nS für die nächsten Zyklusdaten mit dem augenblicklichen Zyklusbetrieb nicht unvernünftig. Für eine Matrix, die in einem 10nS-Pfad arbeitet, bedeutet diese Reduktion auf 7nS eine 30%ige Zykluszeitreduktion. Überlappen eines Lesezyklus erfordert, daß der Systemdatenfluß die Adressenzwischenspeicher benutzt.
• Dieses Entwicklungsprinzip hat Vorteile beim Chip-Prüfen (Prüfgenauigkeit und Kosten), bei der Zusammenbauprüfung (Genauigkeit und Kosten, Fähigkeit der Durchführung eines Verzögerungstests ohne Hochgeschwindigkeitspuffer und Störanalyse) und beim Systembetrieb (schnellere Zykluszeit, einfachere Taktgenerierung und statistische Verzögerungskonstruktion) gebracht. Es läßt sich weiterhin auch auf eingebettete Speichermatrizen anwenden.
Kurze Beschreibung der Zeichnungen
• Die obigen und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der nachstehenden, mehr ins Einzelne gehenden Beschreibung einer bevorzugten Ausführungsform der Erfindung anhand der begleitenden Zeichnungen ersichtlich; in diesen sind:
• Fig. 1 ein Blockschaltbild eines erfindungsgemäßen LSI (hochintegrierten) Speichermatrixchips bzw. einer Halbleitervorrichtung.
• Fig. 2 zeigt idealisierte Wellenformen, auf die nachstehend bei der Erklärung des Betriebs des erfindungsgemäßen Speichermatrixchips Bezug genommen wird.
• Fig. 3, 4 und 5 zeigen jeweils ein Blockschaltbild, auf die nachstehend bei der Erklärung des Steuernetzwerks des erfindungsgemäßen Speichermatrixchips Bezug genommen wird.
• Fig. 6 ist ein Blockschaltbild der Schaltung eines Steuernetzwerks, das im erfindungsgemäßen Speichermatrixchip (Fig. 1) angewandt werden kann.
• Die Fig. 7A, 7B und 7C offenbaren eine Anzahl idealisierter Wellenformen, auf die bei der Erklärung des Betriebs der Erfindung (Fig. 1) mit dem Steuernetzwerk der Fig. 6 Bezug genommen wird. Fig. 7A, 7B und 7C offenbaren im Detail die entsprechende Taktierung und Wellenformen für eine "Schreiboperation", eine "Leseoperation" und eine "Testoperation".
Beschreibung der bevorzugten Ausführungsform
• Nehmen wir jetzt Bezug auf Fig. 1; in dieser wird in Form eines Blockschaltbilds ein LSI (hochintegrierter) Chip bzw.
• eine Halbleitervorrichtung 11 gemäß der Lehre der vorliegenden Erfindung gezeigt.
• Der Chip 11 beinhaltet beispielhaft eine Speichermatrix 12, ein Steuernetzwerk 19, Dateneingangs-Zwischenspeicher 20, Adressen-Zwischenspeicher 21 und Datenausgangs-Zwischenspeicher 22. Die Speichermatrix 12 kann typisch eine Größe von 64·8, d.i. 64 adressierbare Speicherplätze oder Wörter mit jeweils 8 Bits haben. Die Erfindung ist jedoch nicht nach Größe beschränkt, sondern ist auch auf größere und kleinere Matrizen anwendbar. Die Speichermatrix 12 soll als komplette Basismatrix angenommen werden, die die normalen Adressen- Decoder, Wort- und Bit-Treiber und Leseverstärker zusätzlich zu den Speicherzellen aufweist.
• Die Dateneingangs-Zwischenspeicher 20, die Adressen-Zwischenspeicher 21 und die Datenausgangs-Zwischenspeicher 22 können in jeder beliebigen Form gebaut sein, die im allgemeinen in Lehrbüchern über logische Konstruktionen gefunden werden, und können ferner auf Wunsch auch die Level Sensitive Scan Design (LSSD)-Technik von Eichelberger, US-Patent 3,761,695 enthalten. Die Dateneingänge 15, die Adresseneingänge 14 und die Datenausgänge 13 können unmittelbar an die Haupteingänge und -ausgänge des Chips angeschlossen werden und können ganz allgemein auch an logische oder sonstige Speichermatrizen auf dem Chip angeschlossen sein, die für die Systemfunktionen erforderlich sind. Die Eingänge 16, 17 und 18 zum Steuernetzwerk 19 müssen unmittelbar an die Haupteingänge des Chips angeschlossen werden.
• Ohne diese funktionellen Blöcke auf dem Chip (Steuernetzwerk 19 und Zwischenspeicher 20, 21 und 22) würde ein Fertigungsprüflauf die Generierung einer Anzahl Signale mit komplexen Taktierungszusammenhängen erforderlich machen. Mit diesen Funktionsblöcken ist jedoch ein sehr einfacher Betrieb möglich, bei dem nur die Schaltfolge und nicht die wahren Taktzeiten gesteuert werden müssen. Das erlaubt den Einsatz eines viel einfacheren Prüfgeräts und spart Kosten im Fertigungsprozeß.
• Schlüssel zu diesem Apparat ist das Steuernetzwerk 19, das die folgenden Funktionen ausübt:
• - Das Steuernetzwerk liefert während der Prüfvorgänge alle Taktsignale an die Anordnung. Es kann auch dazu benutzt werden, auch während des Systembetriebs alle Taktsignale an die Anordnung zu liefern.
• - Das Steuernetzwerk signalisiert der Matrix auch die Betriebsart (Lesen oder Schreiben).
• - Das Steuernetzwerk leitet die richtige Taktfolge an die Vorrichtung ein, sobald es vom externen Triggersignal 16 dazu angewiesen wird.
• Durch die Folge der nachstehenden Ereignisse kann im Schreibmodus ein Leistungstest durchgeführt werden:
• - Schreibmodus für die Matrix einschalten durch Anlegen der richtigen Signale an die Haupteingänge READ/WRITE (Lesen/Schreiben) 17 und Steuerung 18.
• - Anlegen der gewünschten Adresse an die Adresseneingangs- Signalleitungen 14.
• - Gewünschte Daten-Bits an die Dateneingänge 15 schicken. Triggersignal an den Trigger-Haupteingang 16 legen. Die Schreibtaktfolge wird vom Steuernetzwerk 19 automatisch generiert und schreibt die gewählten Daten in die gewählte Adresse. Die gespeicherten Daten können dann wieder aus der Speichermatrix ausgelesen werden zwecks Überprüfung, ob innerhalb der generierten Periode die Daten auch eingeschrieben wurden.
• Durch die Folge der nachstehenden Ereignisse kann im Lesemodus ein Leistungstest durchgeführt werden:
• - Die entsprechenden Daten in die geeigneten Wörter in der Matrix einspeichern.
• - Eine andere Adresse als die gewünschte in die Adressen- Zwischenspeicher 21 laden.
• - Lesemodus für die Matrix einschalten durch Eingeben der geeigneten Signale in die Haupteingänge READ/WRITE (Lesen/Schreiben) 17 und Steuerung 18.
• - Gewünschte Adressenstelle in die Adresseneingangs-Signalleitungen 14 eingeben.
• - Triggersignal in den Triggerhaupteingang 16 eingeben. Die Lesetaktsequenz wird automatisch von Steuernetzwerk 19 generiert und bewirkt die Adressenänderung am Eingang zur Matrix 12. Nach gegebener Zeit werden die Ausgangszwischenspeicher 22 ausgeblendet und verhindern auf diese Weise, daß die Daten gespeichert werden, wenn die Matrix innerhalb der garantierten Zeitspanne nicht gelesen wird.
• Wie beschrieben wurde, werden sowohl im Lesemodus als auch im Schreibmodus alle Taktierungen für die Matrix 12 und die sie umgebenden Zwischenspeicher 20, 21 und 22 vom Steuernetzwerk generiert. Alle beliebigen, gewünschten Takte, die den Spezifikationen für die Matrix entsprechen, lassen sich generieren, wie später noch beschrieben wird. Alle Takte beziehen sich auf ein beliebiges Triggersignal, das eine feste Betriebsablauffolge einleitet. Externe Signale, wie solche von einem Prüfgerät im Fertigungsbereich, können angewandt werden ohne Rücksicht auf ihre Taktierungsgenauigkeit.
• Ferner muß noch gezeigt werden, wie die Taktierung vom Steuernetzwerk 19 generiert wird. Im allgemeinen umfaßt das Steuernetzwerk 19 eine Verzögerungsleitung mit Abgriff. In einer Ausführungsform, die in Fig. 3 gezeigt wird, werden alle Taktsignale von einer Umkehrerkette erzeugt. Das schließt die Sperre und Freigabe von Daten oder Adressen aus den Eingangs- und Ausgangszwischenspeichern ein. In diesem sehr vereinfachten Beispiel werden nur zwei Taktimpulse entwickelt; die generierten Wellenformen sind in Fig. 2 dargestellt. Die I (Inverter - Umkehrstufe) und A (AND - UND) Gatter-Verzögerungen steuern die Impulsbreiten und die Taktierung. Die in Fig. 3 gezeigten Gatter liefern Impulsbreiten, die gleich sind der Verzögerung, durch eine ungerade Anzahl Stufen. Wie in Fig. 4 gezeigt wird, lassen sich Verzögerungen für eine gerade Anzahl Stufen leicht entwickeln. Ferner kann das Laden z. B. durch zusätzliche Kapazität und Widerstand zur Feinabstimmung der Verzögerungen und damit der Impulsbreiten und der Taktierung benutzt werden.
• Da die Umkehrerkette benutzt wird, um die gesamte Matrixtaktierung zu liefern, kann sie als Erweiterung des Prüfgeräts betrachtet werden. Diese Schaltung muß daher geprüft werden, um sicherzustellen, daß sie mit ihrer Sollgeschwindigkeit arbeitet, bevor sie zum Prüfen der Matrix eingesetzt werden darf. Schließlich muß diese Prüfung innerhalb der Fähigkeiten eines nicht aufwendigen Prüfgeräts liegen oder die oben erwähnten Vorteile der vorliegenden Erfindung gehen verloren.
• Fig. 5 zeigt einen einfachen Zusatz zur Umkehrerkette. Dieser liefert einen besonderen Prüfmodus, wobei die Umkehrerkette in eine Registerspur umgewandelt wird. DC Logikprüfgeräte, die nicht brauchbar sind für Hochpräzisions-Taktprüfungen, können häufig Frequenzmessungen mit einem hohen Genauigkeitsgrad durchführen. Durch Messen der natürlichen Schwingungsfrequenz der Registerspur kann die wahre Leistungsfähigkeit des Steuernetzwerks bestimmt werden. Wenn die Eigenfrequenz der Schleife so ausgelegt ist, daß sie über der Meßgrenze des Prüfgeräts liegt, kann ein Frequenzteiler in den Pufferverstärker der Fig. 5 ohne Verlust der Genauigkeit eingebaut werden. (Hier wird Bezug genommen auf US-Patent 4,332,028).
• Da das Steuernetzwerk auf dem gleichen hochintegrierten Chip ist wie die Speichermatrix, wird eine "schnelle" Kette zu einer "schnellen" Matrix passen. Veränderungen im Prozeßablauf dürften nur wenig Leistungsverluste nach sich ziehen.
• Ein "schneller" Chip mit einem Verzögerungsdefekt in der Matrix kann möglicherweise noch innerhalb der Produktspezifikation liegen, wird jedoch eine Störung zeigen, wenn er mit seinem zugeordneten "schnellen" Steuernetzwerk geprüft wird. Es läßt sich darüber streiten, ob das als Leistungsverlust bezeichnet werden muß; wahrscheinlich reduziert es Langzeitprobleme.
• Die Einrichtung dieser Schaltung schließt weder die Anwendung der Zwischenspeicher im Systemmodus noch einen Durchlaufbetrieb im Systemmodus aus. Jedoch würde ein Betrieb im Durchlaufmodus die Wahrscheinlichkeit reduzieren, daß eine Speichermatrix, die beim Fertigungsprüfgerät ordnungsgemäß arbeitet, auch im System ordnungsgemäß funktioniert, weil in einigen Fällen ein Verzögerungsfehler im Steuernetzwerk einen Fehler in der Matrix verdecken könnte und doch die Prüfung passieren würde. Diese Schaltung kann gleichzeitig mit anderen Schaltungen existieren, die die Eingabe- und Ausgabe- Zwischenspeicher zur Beschleunigung oder Vereinfachung der Prüfung benutzen.
• Obwohl die vorliegende Erfindung die Notwendigkeit für ein Fertigungsprüfgerät mit engen Takttoleranzen ausschließt, können doch bestimmte Fehlertypen oder der Fertigungsdurchlauf den Einsatz eines Prüfgeräts mit extrem hoher Prüfrate diktieren. Nichts in der vorliegenden Erfindung schließt diese Art Prüfgerät aus; in der Tat, die Konstruktion eines solchen Prüfgeräts würde sich erheblich vereinfachen durch Zulassen höherer Takttoleranzen an den Chip- Eingängen.
• Eine mögliche Ausführungsform des Steuernetzwerks 19 der Fig. 1 wird in Fig. 6 in Einzelheiten beschrieben. Die drei Betriebsmodi dieses Steuernetzwerks 19 werden weiter beschrieben unter Darstellung der Generierung der Ausgangswellenformen der Fig. 7A, 7B und 7C. Nichtspezifische Zeiteinheiten, gleich den individuellen Schaltungselementblockverzögerungen, werden in diesen Beschreibungen verwendet, wer 1 sich die genaue Taktierung je nach den Erfordernissen der genauen Leistung der in die integrierte Schaltung einzubauenden Speichermatrix verändern könnte.
Schreibmodus (Fig. 6 und 7A)
• Unter Bezugnahme auf die Fig. 6 und Fig. 7A soll jetzt der Betrieb des Steuernetzwerks 19 der Fig. 1 erläutert werden. Zunächst muß der READ/WRITE-Eingang 41 auf einen logischen Wert 0 gesetzt werden, und der Steuereingang 43 muß auf logisch 0 voreingestellt werden. Ein positiver Übergang (von 0 auf 1) am Triggereingang 42 leitet die Operation ein. Das verursacht einen negativen Übergang am Ausgang des Blocks 1 der Umkehrerkette zum Zeitpunkt 1, und einen positiven Übergang am Ausgang des Blocks 6 zum Zeitpunkt 6. Die Ausgänge der Blöcke 1 und 6 werden von den Blöcken 25 und 26 kombiniert, um ab dem Zeitpunkt 2 fünf Takteinheiten breite Impulse an den Ausgängen des Steuernetzwerks sowohl zum Adresseneingang 45 als auch zum Dateneingang 46 zu erzeugen. In Fig. 1 wird gezeigt, wie diese Signale die Taktgeber der Zwischenspeicher der Adressen- 21 und Dateneingänge 20 aktivieren.
• Kehren wir jetzt zurück zu Fig. 6 und 7A; hier sehen wir daß ähnliche Übergänge am Ausgang des Blocks 3 und 10, kombiniert vom Block 23, benutzt werden, um einen Impuls der Breite von 7 Zeiteinheiten zu generieren, beginnend mit der Zeit 4 am Schreibtaktgeberausgang 47. Dieses Signal wird dazu benützt, den Schreibtaktgeber der Speichervorrichtung 12 der Fig. 1 zu aktivieren.
• Das sind jetzt alle Steuersignale, die zur Durchführung der Schreibabfolge benötigt werden. Jederzeit nach dem Zeitpunkt 7 kann der Triggereingang 42 auflogisch 0 rückgestellt werden, um die nächste Operation vorzubereiten, entweder einen weiteren Schreibzyklus oder aber einen Lesezyklus.
Lesemodus (Fig. 6 und 7B)
• Die Operation des Steuernetzwerks im Lesemodus ist ähnlich der, wie sie oben für den Schreibmodus beschrieben wurde. In diesem Fall muß der READ/WRITE-Eingang 41 auf einen logischen Wert 1 gesetzt werden, zusammen mit dem Setzen des Steuereingangs 43 auflogisch 0. Wenn jetzt der positive Übergang am Triggereingang 42 den Betrieb anstößt, liegt kein Impuls an den Dateneingangs- 46 und Schreibtaktgeber- 47 -Ausgängen vom Steuernetzwerk her. Jetzt werden jedoch die Ausgänge der Blöcke 11 und 16 der Umkehrerkette von Block 24 kombiniert, um einem fünf Zeiteinheiten breiten Impuls zu generieren, der zum Zeitpunkt 12 auf dem Datenausgang 48 vom Steuernetzwerk beginnt. Dieser Impuls wird dazu benutzt, die Taktgeber der Zwischenspeicher des Datenausgangs 22 der Fig. 1 zu aktivieren.
• Wie schon bei der obigen Schreibsequenz sind das alle benötigten Steuersignale, um die Lesesequenz abzuschließen. Jederzeit nach Zeitpunkt 5 kann der Triggereingang 42 auf logisch 0 zurückkehren um den nächsten Ablauf, entweder einen weiteren Lesezyklus oder einen Schreibzyklus, vorzubereiten.
Prüfmodus (Fig. 6 und 7C)
• Der Prüfmodus ist viel einfacher als die beiden obigen Betriebsmodi. Voreingestellte Werte 1 am READ/WRITE-Eingang 41, 1 am Triggereingang 42 und 1 am Steuereingang 43 werden vom Prüfgerät angelegt. Damit bildet sich eine schwingende Schleife von den Blöcken 1 bis 16 und 31 aus, weil sie eine ungerade Anzahl Signalumwandlungen bei jeder Rekursion eines Signalzustands durch die gesamte Schleife verursachen. Das Signal wird vom Pufferverstärker 32 erfaßt und auf den Prüfausgang 44 zum Messen durch das Prüfgerät gelegt. Ein einfacher Zähler, gesteuert von einer genauen Zeitquelle, kann benutzt werden, um die Schwingungsfrequenz festzustellen, und Verzögerungsfehler in der schwingenden Schleife werden leicht erkannt.
• Zusätzlich zu den bereits genannten Vorteilen werden noch die folgenden Vorteile aufgelistet:
• - Während der Zeit, in der zwei Adressen in einem System angewählt werden, können die Adressen zufällig verändert werden. Das kann dazu führen, daß herkömmliche Speichermatrizen überbeansprucht werden mit nachfolgendem Datenverlust (Störprobleme). Da bei dem Verfahren der vorliegenden Erfindung die Adressenänderungen die Matrix nur dann beeinflussen, wenn das Triggersignal ankommt, wird die Speichermatrix gegen dieses Situation isoliert.
• - Die komplexen Taktbeziehungen, die von der Systemkonstruktion bisher gefordert wurden, wurden vereinfacht durch die in den Matrixchip integrierte Schaltung.
• - Die Prüfung von eingebetteten Matrizen wird weitgehend vereinfacht.
• Hier muß darauf hingewiesen werden, daß in Beziehung zur Konstruktion des Steuernetzwerks 19 zwar spezifische Mittel gezeigt wurden, jedoch auch andere Mittel eingesetzt werden können. Während die besondere Konstruktion für das Steuernetzwerk 19 für eine Einkanalanordnung beschrieben wurde, versteht und anerkennt der Fachmann ohne weiteres, daß durch Anwendung der Lehre aus der Erfindung eine für eine Mehrkanalmatrix geeignete Konstruktion vorgesehen werden kann. Unter Bezugnahme auf Fig. 1 und deren Beschreibung muß anerkannt werden, daß die "Adressen-Zwischenspeicher", "Dateneingabe-Zwischenspeicher" und "Datenausgabe-Zwischenspeicher" auch in die Matrixschaltung eingebaut werden können. Unter weiterer Bezugnahme auf Fig. 1 können auch die "Lesesteuerung 17" und die "Schreibsteuerung 18" in Wirklichkeit ein einfacher READ/WRITE-Steuereingang zum Empfangen einer Mehrebeneneingabe sein.

Claims (7)

1. Integrierter Schaltkreis-Chip, enthaltend eine Speichermatrix (12), wobei die Speichermatrix beinhaltet:

Eine Vielzahl von Speicherelementen zum Abspeichern binärer Daten, wobei die abgespeicherten binären Daten innerhalb der Matrix an einer Mehrzahl adressierbarer Stellen angeordnet ist;

steuerbare Schreibschaltkreismittel zum Schreiben von Daten, die an einer vorgegebenen Adresse innerhalb der Matrix abgespeichert werden;

steuerbare Leseschaltkreismittel zum Lesen von Daten, die an einer vorgegebenen Adresse innerhalb der Matrix abgespeichert sind;

logisch angesteuerte Zwischenspeicher-Schaltkreismittel (21), die mit den steuerbaren Schreibschaltkreismitteln und den steuerbaren Leseschaltkreismitteln gekoppelt sind, wobei die logisch angesteuerten Adreßzwischenspeicher- Schaltkreismittel (21) die vorbestimmte Adresse an die Schreibschaltkreismittel bzw. an die Leseschaltkreismittel liefern;

logisch angesteuerte Dateneingabe-Zwischenspeicher-Schaltkreismittel (20), die mit den steuerbaren Schreibschaltkreismitteln gekoppelt sind, wobei die logisch angesteuerten Eingangs-Zwischenspeicher-Schaltkreismittel Daten liefern, die in einen Speicher an der angegebenen Adresse zu speichern sind, die von den logisch angesteuerten Adressen-Zwischenspeicher-Schaltkreismitteln (21) geliefert werden;

logisch angesteuerte Datenausgabe-Zwischenspeicher-Schaltkreismittel (22), die mit den steuerbaren Leseschaltkreismitteln gekoppelt sind, wobei die logisch angesteuerten Ausgangs-Zwischenspeicherschaltkreismittel die Binärdaten aufnehmen, die von der vorgegebenen Adresse durch die steuerbaren Leseschaltkreismittel gelesen werden; und

Taktsteuernetzwerkmittel (19), die mit den steuerbaren Schreibschaltkreismitteln und den steuerbaren Leseschaltkreismitteln gekoppelt sind und diese steuern, wobei das Taktsteuernetzwerk ebenfalls an die logisch angesteuerten Adressen-Zwischenspeicher-Schaltkreismittel, die logisch angesteuerten Dateneingangs-Zwischenspeicher-Schaltkreismittel und an die logisch angesteuerten Datenausgangs- Zwischenspeicher-Schaltkreismittel gekoppelt sind, wobei das Taktsteuernetzwerk auf dem integrierten Schaltkreis- Chip bei Eingang eines Triggersignals (16) alle Taktsteuersignale (45-48) zum Betrieb der auf dem integrierten Schaltkreis-Chip untergebrachten Speichermatrix liefert;

dadurch gekennzeichnet, daß das Taktsteuernetzwerk (19) eine auf ein Triggersignal ansprechende Rückführverzögerungsleitung mit Abgriff mit Mitteln zum Beginnen eines Prüfmodus für die Verzögerungsleitung sowie einen Prüfausgangsanschluß (44) zum Liefern eines Prüfsignals beinhaltet.

2. Integrierter Schaltkreis, beinhaltend eine Speichermatrix wie in Anspruch 1 ausgeführt, dadurch gekennzeichnet, daß die auf ein Triggersignal ansprechende Verzögerungsleitung mit Abgriff im wesentlichen aus einer in Reihe geschalteten Kette Umkehrer-Schaltungen besteht.

3. Integrierter Schaltkreis, beinhaltend eine Speichermatrix wie in Anspruch 2 ausgeführt, dadurch gekennzeichnet, daß die Verzögerungsleitung mit Abgriff aus n in Reihe geschaltete UMKEHRER-Schaltungen (2-16) besteht, wobei n eine ungerade Zahl ist, und einen Eingang, einen Ausgang und wenigstens einen ersten, zweiten, dritten und (zeitlich versetzten) vierten beabstandet angeordneten Abgriff aufweist.

4. Integrierten Schaltkreis, enthaltend eine Speichermatrix gemäß Anspruch 3, dadurch gekennzeichnet, daß das Taktsteuernetzwerk (19) ferner aufweist:

eine einzige UNKEHRER-Schaltung (27) mit einem Eingang, der mit dem Lese/Schreib-Eingangsanschluß (41) des Taktsteuernetzwerks (19) verbunden ist, sowie einen Ausgang;

eine erste UND-UMKEHRER-Schaltung (28) mit einem ersten Eingang, der an dem Triggereingangsanschluß (42) des Taktsteuernetzwerks (19) liegt, mit einem zweiten Eingang und einem Ausgang, die an dem Eingang der Verzögerungsschaltung liegen, die aus den n in Reihe geschalteten UMKEHRER-Schaltungen besteht;

eine zweite UND-UMKEHRER-Schaltung (31) mit einem ersten Eingang, der an dem Steuereingangsanschluß (43) des Taktsteuernetzwerks (19) liegt, einem zweiten Eingang, der an dem Ausgang der aus den n in Reihe geschalteten UMKEHRER- Schaltungen bestehenden Verzögerungsschaltung liegt, und einem Ausgang, der an dem zweiten Eingang der ersten UND- UMKEHRER-Schaltung (28) liegt;

eine erste ODER-UMKEHRER-Schaltung (26) mit einem ersten Eingang, der an dem Lese/Schreibeingangsanschluß (41) des Taktsteuernetzwerks (19) liegt, einem zweiten Eingang, der an dem Ausgang der ersten UND-UMKEHRER-Schaltung (28) liegt, einem dritten Eingang, der an dem zweiten Abgriff der Verzögerungsschaltung liegt, die aus den n in Reihe geschalteten UMKEHRER-Schaltungen besteht, und einem Ausgang, der an dem in den Chip integrierten Dateneingangsanschluß (46) des Taktsteuernetzes (19) liegt;

eine zweite ODER-UMKEHRER-Schaltung (25) mit einem ersten Eingang, der an dem ersten Ausgang der ersten UND- UMKEHRER-Schaltung (28) liegt, einem zweiten Eingang, der an dem zweiten Abgriff der Verzögerungsschaltung liegt, die aus den n in Reihe geschalteten UMKEHRER-Schaltungen besteht, und einem Ausgang, der an dem in den Chip integrierten Adressenanschluß (45) des Taktsteuernetzwerks (19) liegt;

eine dritte ODER-UMKEHRER-Schaltung (23) mit einem ersten Eingang, der an dem Lese/Schreibeingangsanschluß (41) des Taktsteuernetzwerks (19) liegt, einem zweiten Eingang, der an dem ersten Abgriff der Verzögerungsschaltung liegt, die aus den n in Reif geschalteten UMKEHRER-Schaltungen besteht, einem dritten Eingang, der an dem dritten Abgriff der Verzögerungsschaltung liegt, die aus den n in Reihe geschalteten UMKEHRER-Schaltungen besteht, und einem Ausgang, der an dem in den Chip integrierten Schreibtaktgeberanschluß (47) des Taktsteuernetzwerks (19) liegt; und

eine vierte ODER-UMKEHRER-Schaltung (24) mit einem ersten Eingang, der an dem Ausgang der einzigen UMKEHRER- Schaltung (27) liegt, einem zweiten Eingang, der an dem vierten Abgriff der Verzögerungsschaltung liegt, die aus den n in Reihe geschalteten UMKEHRER-Schaltungen besteht, einem dritten Eingang, der an dem Ausgang der Verzögerungsschaltung liegt, die aus den n in Reihe geschalteten UMKEHRER-Schaltungen besteht, und einem Ausgang, der an dem in den Chip integrierten Datenausgangsanschluß (48) des Taktsteuernetzwerks (19) liegt.

5. Eine integrierte Schaltungsvorrichtung enthaltend eine Speichermatrix gemäß Anspruch 4, wobei das Taktsteuernetzwerk (19) ferner beinhaltet:

Pufferverstärker-Schaltkreismittel (32) mit einem Eingang, der an dem Ausgang der Verzögerungsschaltung liegt, die aus den n in Reihe geschalteten UMKEHRER-Schaltungen besteht, und mit einem Ausgang, der an dem Prüfausgangsanschluß (44) der Taktsteuerung liegt.

6. Verfahren zum Prüfen des Taktsteuernetzwerks (19) des integrierten Schaltungs-Chips gemäß einem beliebigen der obigen Ansprüche, das die folgenden Schritte umfaßt:

a) Triggern das Taktsteuernetzwerks (19);

b) Aufzeichnen des Signals, das an den Prüfausgangsmitteln (32, 44) erzeugt wird;

c) Messen der Schwingungsfrequenz des erzeugten Signals unter Verwendung eines Zählers und einer Zeitquelle.

7. Verfahren zum Prüfen des Taktsteuernetzwerks (19) gemäß Anspruch 6, in dem die Verzögerung des Taktsteuernetzwerks aus der Schwingungsfrequenz des erzeugten Signals berechnet wird.