JPS63155340A - 記憶装置の読出し方式 - Google Patents
記憶装置の読出し方式Info
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- JPS63155340A JPS63155340A JP61301621A JP30162186A JPS63155340A JP S63155340 A JPS63155340 A JP S63155340A JP 61301621 A JP61301621 A JP 61301621A JP 30162186 A JP30162186 A JP 30162186A JP S63155340 A JPS63155340 A JP S63155340A
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- Japan
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- clock
- register
- reg
- signal
- output
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Memory System (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はコンピュータの記憶装置からメモリ内容を読み
出す読出し方式において、別個に供給される第１および
第２のクロックを用いて読出しサイクルの大幅短縮を図
ったものである。
出す読出し方式において、別個に供給される第１および
第２のクロックを用いて読出しサイクルの大幅短縮を図
ったものである。
本発明は記憶装置からの読出し方式に関し、特に２種類
のクロックを用いて読出しサイクルを大幅に短縮するこ
とができるメモリ読出し方式に関する。
のクロックを用いて読出しサイクルを大幅に短縮するこ
とができるメモリ読出し方式に関する。
第３図は従来技術を説明するための記憶装置とその周辺
装置の概略構成図である。第３図において、ＬＳｉ ４
１にはアドレスレジスタＡＤＤ −ＲＥＧとその出カバ
ソファＯＵＴ −ＢＵＦおよびチップセレクトレジスタ
ＣＳ −ＲＥＧとその出力ハッファＯＵＴ −ＢＵＦが
設けられ、各々からアドレス信号ＡＤＤおよびチップセ
レクト信号τ丁が出力される。４２はアレーカードであ
って、１枚のアレーカードには複数個のランダム・アク
セス・メモリ （ＲＡＭ）と入カバソファＩＮ −ＢＬ
ＩＦが設けられ、複数枚設けられたアレーカード中のあ
る１つのＲＡＭ群をチップセレクト信号τ丁により選択
する。選択されたＲＡＭ群からのリードデータＲＡＭ
−ＲＤは複数枚のアレーカードの論理和（ＯＲ）がとら
れて出力される。ＬＳｉ ４３にはリードデータを格納
するレジスタＲＤ −ＲＥＧとその人力バッファＩＮ
−ＢＵＦが設けられている。レジスタＡＤＤ −ＲＥＧ
およびＣ５−ＲＥＧにはこのＲＡＭ群を使用する制御装
置から送られてくるアドレス信号を、同様に送られてく
る制御信号によってセット状態にしている。
装置の概略構成図である。第３図において、ＬＳｉ ４
１にはアドレスレジスタＡＤＤ −ＲＥＧとその出カバ
ソファＯＵＴ −ＢＵＦおよびチップセレクトレジスタ
ＣＳ −ＲＥＧとその出力ハッファＯＵＴ −ＢＵＦが
設けられ、各々からアドレス信号ＡＤＤおよびチップセ
レクト信号τ丁が出力される。４２はアレーカードであ
って、１枚のアレーカードには複数個のランダム・アク
セス・メモリ （ＲＡＭ）と入カバソファＩＮ −ＢＬ
ＩＦが設けられ、複数枚設けられたアレーカード中のあ
る１つのＲＡＭ群をチップセレクト信号τ丁により選択
する。選択されたＲＡＭ群からのリードデータＲＡＭ
−ＲＤは複数枚のアレーカードの論理和（ＯＲ）がとら
れて出力される。ＬＳｉ ４３にはリードデータを格納
するレジスタＲＤ −ＲＥＧとその人力バッファＩＮ
−ＢＵＦが設けられている。レジスタＡＤＤ −ＲＥＧ
およびＣ５−ＲＥＧにはこのＲＡＭ群を使用する制御装
置から送られてくるアドレス信号を、同様に送られてく
る制御信号によってセット状態にしている。
このような構成において、アドレス信号ＡＤＤおよびチ
ップセレクト信号τ丁は各レジスタより出カバソファＯ
ＵＴ −ＢＵＦを通り、経路の長いプリント仮配線を経
て、人力バッファＩＮ−ＢＵＦ（レベルコンバーター等
）を経てからＲＡＭに入力される。
ップセレクト信号τ丁は各レジスタより出カバソファＯ
ＵＴ −ＢＵＦを通り、経路の長いプリント仮配線を経
て、人力バッファＩＮ−ＢＵＦ（レベルコンバーター等
）を経てからＲＡＭに入力される。
ＲＡＭにアドレスが入力されると、そのＲＡＭが有する
アクセスタイムを経て読出しデータがＲＡＭより出力さ
れ、アレーカードの外部に出力されて他のカードの出力
とでドツトオア（ＯＲ）をとって、入力のときと同じよ
うに経路の長いプリント板配線を経てから読出しレジス
タＲＤ −ＲＥＧが設けられているＬＳｉ ４３に入力
され、ここで入力バッファＩＮ−ＢＵＦ（またはレベル
コンバータ）を経てレジスタＲＤ −ＲＥＧに入る。明
らかなように、配線の経路が長いためにこれらのデータ
が通る経路の遅延は無視することができない程大きいも
のである。
アクセスタイムを経て読出しデータがＲＡＭより出力さ
れ、アレーカードの外部に出力されて他のカードの出力
とでドツトオア（ＯＲ）をとって、入力のときと同じよ
うに経路の長いプリント板配線を経てから読出しレジス
タＲＤ −ＲＥＧが設けられているＬＳｉ ４３に入力
され、ここで入力バッファＩＮ−ＢＵＦ（またはレベル
コンバータ）を経てレジスタＲＤ −ＲＥＧに入る。明
らかなように、配線の経路が長いためにこれらのデータ
が通る経路の遅延は無視することができない程大きいも
のである。
第４図は上述のデータ遅延状況を説明するためのタイム
チャートである。即ち、１番目のクロック信号（ＣＬＯ
ＣＫ）が出てレジスタ八ＤＤ−ＲＥＧ 、 Ｃ５−ＲＥ
Ｇが有効となると、この出力がり、で示すように遅れて
アレーカード４２に入り、ＲＡＭ入力のアドレス、チッ
プセレクト信号（ＡＤＤ 、 Ｃ５） となる。
チャートである。即ち、１番目のクロック信号（ＣＬＯ
ＣＫ）が出てレジスタ八ＤＤ−ＲＥＧ 、 Ｃ５−ＲＥ
Ｇが有効となると、この出力がり、で示すように遅れて
アレーカード４２に入り、ＲＡＭ入力のアドレス、チッ
プセレクト信号（ＡＤＤ 、 Ｃ５） となる。
ＲＡＭの出力であるＲＡＭ −ＲＤはアクセスタイムＴ
ＡＡのＭＡＸ分だけ遅れて出力され、これがアレーカー
ド４２の外部に出力される。これがまたＤ２で示すよう
に遅れレジスタＲＤ −ＲＥＧの入力となり９番目のク
ロックのリードクロックＲＣＬＫによってセットされる
。
ＡＡのＭＡＸ分だけ遅れて出力され、これがアレーカー
ド４２の外部に出力される。これがまたＤ２で示すよう
に遅れレジスタＲＤ −ＲＥＧの入力となり９番目のク
ロックのリードクロックＲＣＬＫによってセットされる
。
また９番目のクロックでは次のアクセスアドレス（Ｎ＋
１）をセットしているために今までのアドレスはここで
切り替ってしまい、前述と同じように遅れてＲＡＭのア
ドレス入力ＡＤＤとなる。
１）をセットしているために今までのアドレスはここで
切り替ってしまい、前述と同じように遅れてＲＡＭのア
ドレス入力ＡＤＤとなる。
ＲＡＭの出力はチップセレクトτ丁が切れてからＲＡＭ
の出力が無効になる時間ＴＬ２だけ待ってこの読出しサ
イクルのＲＤが無効となる。従ってこのタイムチャート
からは９番目のクロックから１２番目のクロックにかけ
て読出しデータがレジスタＲＤ −ＲＥＧ入力で３τ程
有効になっていることがわかる。ところが実際にはレジ
スタＲＤ −ＲＥＧにセットするに必要な時間はクロッ
クが入ってかられずかの時間のホールドタイムがあれば
十分であり、３τはとんどが無駄な時間である。この時
の読出しサイクルに必要な時間は８τでありこの読出し
サイクル８τはＲＡＭのアクセスタイム（ここではスタ
ティックＲＡＭのアクセスタイムが、サイクルタイムに
等しいようなＲ，ＡＭを用いている）ＴＡＡに比べてい
ちじるしく大きいことがわかる。
の出力が無効になる時間ＴＬ２だけ待ってこの読出しサ
イクルのＲＤが無効となる。従ってこのタイムチャート
からは９番目のクロックから１２番目のクロックにかけ
て読出しデータがレジスタＲＤ −ＲＥＧ入力で３τ程
有効になっていることがわかる。ところが実際にはレジ
スタＲＤ −ＲＥＧにセットするに必要な時間はクロッ
クが入ってかられずかの時間のホールドタイムがあれば
十分であり、３τはとんどが無駄な時間である。この時
の読出しサイクルに必要な時間は８τでありこの読出し
サイクル８τはＲＡＭのアクセスタイム（ここではスタ
ティックＲＡＭのアクセスタイムが、サイクルタイムに
等しいようなＲ，ＡＭを用いている）ＴＡＡに比べてい
ちじるしく大きいことがわかる。
この読出しサイクルタイム８τを短縮するためには次の
アドレスのセット時間を９番目から６番目へと３τ前進
させる方法があり、これによってレジスタＲＤ −ＲＥ
Ｇの読出しデータ部にも無駄な時間はなくなってしまう
ことは容易に理解できる。
アドレスのセット時間を９番目から６番目へと３τ前進
させる方法があり、これによってレジスタＲＤ −ＲＥ
Ｇの読出しデータ部にも無駄な時間はなくなってしまう
ことは容易に理解できる。
これによって記ｔα装置の処理能力が向上することは明
らかである。
らかである。
しかしながら、セット時間を９番目から６番目に変更さ
せた場合において、記憶装置を含むコンピュータシステ
ム全体がシングルクロック動作を行う場合にはクロック
とクロックの間隔が大きいためにシングルロックモード
時には６番目のクロックが入った時にはアドレスが次の
アクセスアドレスに切り替り、レジスタＲＤ −ＲＥＧ
に入る９番目のクロックが入る時には次のアクセスアド
レスのデータが入って来てしまっている。
せた場合において、記憶装置を含むコンピュータシステ
ム全体がシングルクロック動作を行う場合にはクロック
とクロックの間隔が大きいためにシングルロックモード
時には６番目のクロックが入った時にはアドレスが次の
アクセスアドレスに切り替り、レジスタＲＤ −ＲＥＧ
に入る９番目のクロックが入る時には次のアクセスアド
レスのデータが入って来てしまっている。
これを防ぐために従来はレジスタＲＤ −ＲＥＧのクロ
ックを９番目から作っていたものを６番目から作るよう
にして、しかも９番目に見えるように超遅延させていた
。
ックを９番目から作っていたものを６番目から作るよう
にして、しかも９番目に見えるように超遅延させていた
。
これによってシングルクロック時でも、ノーマルのロッ
ク時でも動作は良好にいくようになったが、この超遅延
クロックを作成するのが難しかった。
ク時でも動作は良好にいくようになったが、この超遅延
クロックを作成するのが難しかった。
これはシステム全体のクロック周期が高速になり例えば
数ナノセコンドのオーダのクロック周期になると、３τ
程も遅らせるような超遅延クロックは他のクロック、例
えばノーマルクロックに対して１ナノセコンド程度を前
後する進相、遅相があったとして、この相間のスキュー
５ＫＥ−をある値以下に設定した場合に、この５ＫＥＷ
値と同じように超遅延クロックとこれらのクロックの間
の５ＫＥＷ値を同一にすることはできない。悪くすると
１τ程度の５ＫＥＨにもなりかねずこれではクロックを
前進させる意味がなくなってしまう。従ってやむなくこ
の無駄な時間を承知で、長いサイクルタイムで記憶装置
を動作させていた。
数ナノセコンドのオーダのクロック周期になると、３τ
程も遅らせるような超遅延クロックは他のクロック、例
えばノーマルクロックに対して１ナノセコンド程度を前
後する進相、遅相があったとして、この相間のスキュー
５ＫＥ−をある値以下に設定した場合に、この５ＫＥＷ
値と同じように超遅延クロックとこれらのクロックの間
の５ＫＥＷ値を同一にすることはできない。悪くすると
１τ程度の５ＫＥＨにもなりかねずこれではクロックを
前進させる意味がなくなってしまう。従ってやむなくこ
の無駄な時間を承知で、長いサイクルタイムで記憶装置
を動作させていた。
上述の問題点をさらに第５図によって説明する。
従来技術のところに示したように読出しのサイクルタイ
ムを短縮させるということは、次のアクセスのためのチ
ップセレクトおよびアドレスのセットタイミングが３τ
前進してくることである。
ムを短縮させるということは、次のアクセスのためのチ
ップセレクトおよびアドレスのセットタイミングが３τ
前進してくることである。
これはノーマルクロック時ではうまく動作するがシング
ルクロック時ではうまく動作しない。第５図に示したよ
うに６番目のクロックによってレジスタＡＤＤ −ＲＥ
ＧおよびＣ５−ＲＥＧの出力が切り替り、この出力のチ
ップセレクトおよびアドレスが遅延してＲＡＭに到着し
、ＲＡＭのリードデータＲＤが無効になってこれが遅延
してレジスタＲＤ −ＲＥＧに入力される（ＲＯ−ＲＥ
Ｇ −ＩＮ）。レジスタ１１１０−１７ＥＧのセットク
ロックは９番目のクロックがタイミング的に都合が良い
ので９番目のクロックより、レジスタＲＤ −ＲＥＧの
セラｌ−クロックを作る（１？ＣＬＫ）。
ルクロック時ではうまく動作しない。第５図に示したよ
うに６番目のクロックによってレジスタＡＤＤ −ＲＥ
ＧおよびＣ５−ＲＥＧの出力が切り替り、この出力のチ
ップセレクトおよびアドレスが遅延してＲＡＭに到着し
、ＲＡＭのリードデータＲＤが無効になってこれが遅延
してレジスタＲＤ −ＲＥＧに入力される（ＲＯ−ＲＥ
Ｇ −ＩＮ）。レジスタ１１１０−１７ＥＧのセットク
ロックは９番目のクロックがタイミング的に都合が良い
ので９番目のクロックより、レジスタＲＤ −ＲＥＧの
セラｌ−クロックを作る（１？ＣＬＫ）。
ノーマルクロック時はこれで良いが、シングルクロック
時は、７番目のクロックが入る項には、ＲＡＭからのり
一ドデータＲＤはすでに消えており、次のアクセスサイ
クルのアドレスのＲＤが出てきている。このリードデー
タＲＤを９番目のクロックで受は取ることはできない。
時は、７番目のクロックが入る項には、ＲＡＭからのり
一ドデータＲＤはすでに消えており、次のアクセスサイ
クルのアドレスのＲＤが出てきている。このリードデー
タＲＤを９番目のクロックで受は取ることはできない。
従って解決すべき点は、シングルクロック時において、
レジスタＡＤＤ −ＲＥＧが切り替ってから、（図では
６番目のクロック）レジスタＲＤ −ＲＥＧの人力にお
けるＲＡＭからのり−ドデータＲＤが無効になる前にリ
ードデータＲＤをレジスタＲＤ −ＲＥＧに取り込まな
ければならない。つまり、リードデータＲＤを取り込む
ための９番目のクロックより作られるＲＣＬＫに相当す
るタイミングを６番目のクロックより作ってやらなけれ
ばならない。
レジスタＡＤＤ −ＲＥＧが切り替ってから、（図では
６番目のクロック）レジスタＲＤ −ＲＥＧの人力にお
けるＲＡＭからのり−ドデータＲＤが無効になる前にリ
ードデータＲＤをレジスタＲＤ −ＲＥＧに取り込まな
ければならない。つまり、リードデータＲＤを取り込む
ための９番目のクロックより作られるＲＣＬＫに相当す
るタイミングを６番目のクロックより作ってやらなけれ
ばならない。
本発明は上述の問題点を解消した読出し方式であって、
原理的にはリードクロックＲＣＬＫを作るタイミングを
フリーランクロックＦＣＬＫで作ることにより解決しよ
うとするもので、フリーランクロックＦＣＬＫは上述し
たノーマルクロックと同じ位相のクロックを有し、シス
テムがシングルクロック動作時になっても常にノーマル
クロックと変らない周期で動作しているものである。本
発明においては２種類のクロックを用い、シングルクロ
ック時に単発的に出るクロックをゲーテッドクロックＧ
ＣＬＫと称する。
原理的にはリードクロックＲＣＬＫを作るタイミングを
フリーランクロックＦＣＬＫで作ることにより解決しよ
うとするもので、フリーランクロックＦＣＬＫは上述し
たノーマルクロックと同じ位相のクロックを有し、シス
テムがシングルクロック動作時になっても常にノーマル
クロックと変らない周期で動作しているものである。本
発明においては２種類のクロックを用い、シングルクロ
ック時に単発的に出るクロックをゲーテッドクロックＧ
ＣＬＫと称する。
従って本発明によれば、入カバソファを介してＲＡＭに
与えるアドレス信号およびチップセレクト信号を第１の
クロックで制御される制御信号で切り替え、該制御信号
を起動信号として、該ＲＡＭから出力される読出しデー
タが読出しデータレジスタにセットされるために必要な
伝送時間分だけ、８亥読出しデータを該データレジスタ
にセットするに必要なすべての制御信号を第２のクロッ
クにより遅延させ、該第２のクロックとともに該データ
を該データレジスタにセットし、該データレジスタの出
力を該第１のクロックで制ｉ１ｎされる信号で取り出し
次段の第１のクロックで動作する回路へ該データを転送
することを特徴とする記憶装置の読出し方式が提供され
る。
与えるアドレス信号およびチップセレクト信号を第１の
クロックで制御される制御信号で切り替え、該制御信号
を起動信号として、該ＲＡＭから出力される読出しデー
タが読出しデータレジスタにセットされるために必要な
伝送時間分だけ、８亥読出しデータを該データレジスタ
にセットするに必要なすべての制御信号を第２のクロッ
クにより遅延させ、該第２のクロックとともに該データ
を該データレジスタにセットし、該データレジスタの出
力を該第１のクロックで制ｉ１ｎされる信号で取り出し
次段の第１のクロックで動作する回路へ該データを転送
することを特徴とする記憶装置の読出し方式が提供され
る。
レジスタＡＤＤ −ＲＥＧを切り替える６番目のクロッ
クより作られる起動信号によって、フリーランクロック
ＦＣＬにによって動作するシフト回路を動作させる。例
えば６番目のクロックによって作られた起動信号をフリ
ーランクロックＦＣＬＸによって１τ化して、シフト回
路ＳＲで任意の回数だけシフトさせれば、シングルサイ
クル時でも影啓されない固定の１τのタイミングＳい、
５ｏｕｒ。＋５ｏｕｒ＋を作ることができる。
クより作られる起動信号によって、フリーランクロック
ＦＣＬにによって動作するシフト回路を動作させる。例
えば６番目のクロックによって作られた起動信号をフリ
ーランクロックＦＣＬＸによって１τ化して、シフト回
路ＳＲで任意の回数だけシフトさせれば、シングルサイ
クル時でも影啓されない固定の１τのタイミングＳい、
５ｏｕｒ。＋５ｏｕｒ＋を作ることができる。
このタイミングによってＲＡＭからのリードデータＲＤ
をレジスタＲＤ −ＲＥＧに取り込み、この出力をゲー
テッドクロックＧＣＬＫによって作られる制御信号ＲＤ
−ＯＵＴ −Ｃ０ＮＴにより取り出せば良い。レジス
タＲＤ −ＲＥＧをセットするためにはリードクロック
ＲＣＬＫの他に、メモリのバンクが複数存在している場
合、バンク対応のレジスタＲＤ −ＲＥＧを選択するた
めのバンクアドレスが必要であり、これらも同様にフリ
ーランクロックで動作するシフトレジスタ群を通してお
く必要がある。
をレジスタＲＤ −ＲＥＧに取り込み、この出力をゲー
テッドクロックＧＣＬＫによって作られる制御信号ＲＤ
−ＯＵＴ −Ｃ０ＮＴにより取り出せば良い。レジス
タＲＤ −ＲＥＧをセットするためにはリードクロック
ＲＣＬＫの他に、メモリのバンクが複数存在している場
合、バンク対応のレジスタＲＤ −ＲＥＧを選択するた
めのバンクアドレスが必要であり、これらも同様にフリ
ーランクロックで動作するシフトレジスタ群を通してお
く必要がある。
第１図は本発明に係る読出し方式を説明する信号タイミ
ングチャートであり、第２図は装置の要部ブロック図で
ある。第１図において、ＧＣＬＫはゲーテッドクロツタ
、ＦＣＬＫはフリーランクロック、ＴＲｉはトリガ信号
、ＳＲはシフトレジスタ、ＡはＡＮＤ回路、ＤＥＣはデ
コーダである。第１図において、本タイムチャートはシ
ングルクロックモードの場合を示しており、ノーマルク
ロックモード時は両者のクロックが同時に同一周期で動
作する。ゲーテッドクロックＧＣＬＫの６番目でレジス
ター八〇〇 −ＲＥＧが切り替り、同時に１でのＴＲｉ
信号を出力するようにしておく。この信号は７番目のゲ
ーテッドクロックが来るまで“１”となっている。この
信号をフリーランクロックＦＣＬＫで動作するシフトレ
ジスタＳＲに入力して３τシフトさせ、レジスタＲＤ
−ＲＥＧをセ・ノドするためのフリーランクロックＦＣ
ＬＫのゲート信号とすることによりノーマルクロック時
と同じ状態の時の９番目のクロックに相当するところで
ＲＤをセットできる。
ングチャートであり、第２図は装置の要部ブロック図で
ある。第１図において、ＧＣＬＫはゲーテッドクロツタ
、ＦＣＬＫはフリーランクロック、ＴＲｉはトリガ信号
、ＳＲはシフトレジスタ、ＡはＡＮＤ回路、ＤＥＣはデ
コーダである。第１図において、本タイムチャートはシ
ングルクロックモードの場合を示しており、ノーマルク
ロックモード時は両者のクロックが同時に同一周期で動
作する。ゲーテッドクロックＧＣＬＫの６番目でレジス
ター八〇〇 −ＲＥＧが切り替り、同時に１でのＴＲｉ
信号を出力するようにしておく。この信号は７番目のゲ
ーテッドクロックが来るまで“１”となっている。この
信号をフリーランクロックＦＣＬＫで動作するシフトレ
ジスタＳＲに入力して３τシフトさせ、レジスタＲＤ
−ＲＥＧをセ・ノドするためのフリーランクロックＦＣ
ＬＫのゲート信号とすることによりノーマルクロック時
と同じ状態の時の９番目のクロックに相当するところで
ＲＤをセットできる。
レジスタＲＤ −ＲＥＧの出力はゲーテッドクロックＧ
ＣＬＫの正規のタイミングである９番目のクロックによ
って作られるＲＤ −ＯＵＴ −Ｃ０ＮＴ信号によって
取り出され、同じくゲーテッドクロックＧＣＩＪの１０
番目の次段のレジスタに転送される。シングルクロック
時を示したこの第１図ではレジスタＲＤ −ＲＥＧがセ
ットされて、リードデータＲＤを取り出すためのＲＤ
−ＯＵＴ −Ｃ０ＮＴ信号が入るまで８τ程あるが、ノ
ーマルクロックモード時はレジスタＲＤ −ＲＥＧをセ
ットすると同時にＲＤ −ＯＵＴ −Ｃ０ＮＴ信号が入
ってリードデータＲＤを取り込む。このようにシングル
クロックでもノーマルクロックでもうまく動作する。
ＣＬＫの正規のタイミングである９番目のクロックによ
って作られるＲＤ −ＯＵＴ −Ｃ０ＮＴ信号によって
取り出され、同じくゲーテッドクロックＧＣＩＪの１０
番目の次段のレジスタに転送される。シングルクロック
時を示したこの第１図ではレジスタＲＤ −ＲＥＧがセ
ットされて、リードデータＲＤを取り出すためのＲＤ
−ＯＵＴ −Ｃ０ＮＴ信号が入るまで８τ程あるが、ノ
ーマルクロックモード時はレジスタＲＤ −ＲＥＧをセ
ットすると同時にＲＤ −ＯＵＴ −Ｃ０ＮＴ信号が入
ってリードデータＲＤを取り込む。このようにシングル
クロックでもノーマルクロックでもうまく動作する。
第２図の回路において、Ｔ、、ｌ１６はゲーテッドクロ
ックＧＣＬＫで動くパイプラインの６番口のｌτのタイ
ミング出力信号である。ＲＤ −ＲＥＧ −ＷＡＹ −
ＡＤＤ信号は記憶装置が複数のメモリバンクを有してい
る時に、バンクに対応したレジスタＲＤ −ＲＥＧを選
択するためのアドレスである。やはりゲーテッドクロッ
クＧＣＬＫの６番目より出力され、１τの間、有効であ
る。この信号は従来も必要であり、従来は９番目で有効
となっていた。この実施例ではＴ、、６信号とＷＡＹ
−ＡＤＤのデコーダＤＥＣの出力であるＳＥＬ信号とで
Ａ、ＮＤ条件をとってシフトレジスタＳＲに人力してい
る。従ってシフトレジスタＳＲはＷＡＹ当りに１群あれ
ば良い。
ックＧＣＬＫで動くパイプラインの６番口のｌτのタイ
ミング出力信号である。ＲＤ −ＲＥＧ −ＷＡＹ −
ＡＤＤ信号は記憶装置が複数のメモリバンクを有してい
る時に、バンクに対応したレジスタＲＤ −ＲＥＧを選
択するためのアドレスである。やはりゲーテッドクロッ
クＧＣＬＫの６番目より出力され、１τの間、有効であ
る。この信号は従来も必要であり、従来は９番目で有効
となっていた。この実施例ではＴ、、６信号とＷＡＹ
−ＡＤＤのデコーダＤＥＣの出力であるＳＥＬ信号とで
Ａ、ＮＤ条件をとってシフトレジスタＳＲに人力してい
る。従ってシフトレジスタＳＲはＷＡＹ当りに１群あれ
ば良い。
ＲＤ −ＯＵＴ −Ｃ０ＮＴもゲーテッドクロックＧＣ
ＬＫで動作し、９番目のクロックで１τ有効になる。こ
の信号によってフリーランクロックＦＣＬＫで動作して
いる回路とゲーテッドクロックで動作している回路を継
ぐ。
ＬＫで動作し、９番目のクロックで１τ有効になる。こ
の信号によってフリーランクロックＦＣＬＫで動作して
いる回路とゲーテッドクロックで動作している回路を継
ぐ。
本発明によればわずかなハードウェアの追加だけで節単
に読出しサイクルのサイクルタイムが短縮され、性能向
上が図れる。従来のようにゲート等を何段も使用して不
安定な遅延回路を使って超遅延クロックを作る必要は無
くなり、簡単なりロック制御だけで著しく読出しサイク
ルタイムを短縮することができる。
に読出しサイクルのサイクルタイムが短縮され、性能向
上が図れる。従来のようにゲート等を何段も使用して不
安定な遅延回路を使って超遅延クロックを作る必要は無
くなり、簡単なりロック制御だけで著しく読出しサイク
ルタイムを短縮することができる。
第１図は本発明に係る読出し方式のタイムチャート、
第２図は本発明の読出し方式の一実施例回路図、第３図
は従来技術の構成図、 第４図は従来技術のタイムチャート、および第５図は従
来技術の他の例タイムチャートである。 （符号の説明） ＳＲ・・・シフトレジスタ、 ＤＥＣ・・・デコーダ、
ＡＤＤ −ＲＥＧ・・・アドレスレジスタ、Ｃ５−ＲＥ
Ｇ・・・チップセレクトレジスタ、ＲＤ −ＲＥＧ・・
・リードレジスタ、ＯＵＴ −ＢＵＦ・・・出カバソフ
ァ、ＩＮ−ＢＩＪＦ・・・入カバソファ、 ４１．４３・・・ＬＳ ｉ５十反、 ４２・・・ア
レーカード。
は従来技術の構成図、 第４図は従来技術のタイムチャート、および第５図は従
来技術の他の例タイムチャートである。 （符号の説明） ＳＲ・・・シフトレジスタ、 ＤＥＣ・・・デコーダ、
ＡＤＤ −ＲＥＧ・・・アドレスレジスタ、Ｃ５−ＲＥ
Ｇ・・・チップセレクトレジスタ、ＲＤ −ＲＥＧ・・
・リードレジスタ、ＯＵＴ −ＢＵＦ・・・出カバソフ
ァ、ＩＮ−ＢＩＪＦ・・・入カバソファ、 ４１．４３・・・ＬＳ ｉ５十反、 ４２・・・ア
レーカード。
Claims (1)
- １、入力バッファを介してＲＡＭに与えるアドレス信号
およびチップセレクト信号を第１のクロックで制御され
る制御信号で切り替え、該制御信号を起動信号として、
該ＲＡＭから出力される読出しデータが読出しデータレ
ジスタにセットされるために必要な伝送時間分だけ、該
読出しデータを該データレジスタにセットするに必要な
すべての制御信号を第２のクロックにより遅延させ、該
第２のクロックとともに該データを該データレジスタに
セットし、該データレジスタの出力を該第１のクロック
で制御される信号で取り出し次段の第１のクロックで動
作する回路へ該データを転送することを特徴とする記憶
装置の読出し方式。
Priority Applications (4)
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|---|---|---|---|
| JP61301621A JPS63155340A (ja) | 1986-12-19 | 1986-12-19 | 記憶装置の読出し方式 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301621A JPS63155340A (ja) | 1986-12-19 | 1986-12-19 | 記憶装置の読出し方式 |
Publications (2)
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|---|---|
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| JPH0550775B2 JPH0550775B2 (ja) | 1993-07-29 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61301621A Granted JPS63155340A (ja) | 1986-12-19 | 1986-12-19 | 記憶装置の読出し方式 |
Country Status (4)
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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