JPH08339698A - メモリデバイスのメモリセルアクセス方法及びアクセス回路 - Google Patents

Abstract

(57)【要約】 【課題】 信号の電圧レベルや温度を高くすることな
く、メモリデバイスのメモリセルを高いレートでストレ
ス可能とするメモリデバイスのメモリセルアクセス方法
及びアクセス回路を提供すること。 【解決手段】 アドレス回路はアドレスバッファ１４、
行プレデコーダ１６および行デコーダ１８を有する。こ
のアドレス回路によってメモリアレイ１２の複数のメモ
リセルの所定の行をアドレス選択信号に応じてアドレス
するとともに、バーンインモード信号ジェネレータ２２
からバーンインモード信号が出力された際は、アドレス
されるメモリセルの行を少なくとも１つ増加させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリデバイスの
メモリセルアクセス方法及びアクセス回路に関する。

【０００２】

【従来の技術】デジタルメモリデバイスは、多種のデジ
タル回路に用いられている。これらのメモリデバイスに
よって、デジタル回路の動作時にアクセスされることと
なるデジタルデータの格納が可能となる。メモリデバイ
スを備えたデジタル回路の例として、コンピュータが挙
げられる。

【０００３】多くの従来のコンピュータにおいては、大
量のデータの格納を可能とするメモリデバイスを備えて
いる。そして、コンピュータの動作時に、これらのデー
タはアクセスを受けることとなる。ランダムアクセスメ
モリデバイスは、デジタル回路でよく用いられるメモリ
デバイスの一種である。ランダムアクセスメモリデバイ
スには、デジタルデータのビットデータを格納するため
のメモリセルが含まれる。メモリセルにおいては、どの
セルもアドレス可能であり、従って、他のメモリセルと
は独立にアクセスされる。その一方、シリアルアクセス
メモリのメモリセルは、順次アクセスを行う必要があ
る。

【０００４】ランダムアクセスメモリデバイスには、リ
ードオンリーメモリ( ＲＯＭ) 、読み出し／書き込みメ
モリ( ＲＡＭ) が含まれる。ＲＯＭ及びＲＡＭのいずれ
にも、スタティックロード、シンクロナス、アシンクロ
ナスの各種のメモリデバイスが含まれる。シンクロナス
ＲＡＭまたはシンクロナスＲＯＭでは、メモリ動作を可
能とするために、クロックエッジが必要であるが、アシ
ンクロナスＲＡＭでは、アドレスの変化を認識して、こ
のようなアドレス変化の後に新しいデータを出力する。

【０００５】ＲＡＭのメモリセルは、更に、スタティッ
クメモリ構造とダイナミックメモリ構造とに分けること
ができる。スタティックメモリ構造は、いくつかのラッ
チ格納形態が用いられ、一方、ダイナミックメモリ構造
においては、キャパシタへの電荷のダイナミック格納形
態がいくつか用いられている。

【０００６】ダイナミックラム( ＤＲＡＭ) は、種々の
デジタルデバイスにおいて商業的に広く用いられるに至
っている。ＤＲＡＭはアクセスレートが比較的高速であ
り、従ってデータを高速に検索することが必要となるデ
ジタル回路に特に適している。

【０００７】他のメモリデバイスだけでなく、ＤＲＡＭ
もまた、メモリセルが適切に動作することを確認するた
めに、その製造後において試験がなされる。この初期試
験期間は、バーンイン期間と呼ばれる場合がある。この
バーンイン期間においては、メモリデバイスのメモリセ
ルのアドレス及びストレスがなされる。デバイスのアド
レス及びストレスを行うことで、メモリセルに異常がな
いことを確認する。通常、メモリセルに異常がないこと
を確認するために、メモリセルを数回ストレスする。

【０００８】技術の向上によって、メモリデバイスの格
納容量は大きくなってきている。しかし、このように大
容量のメモリデバイスの製造後におけるバーンイン試験
では、その試験中におけるメモリデバイスのメモリセル
のアドレス及びストレスにおいて、メモリセルの増加分
に対応してアドレス及びストレス時間が必要となる。従
って、試験時間も長くなってしまう。

【０００９】メモリデバイス中のメモリセル数が大きく
なるにつれて、異常なメモリセルの数も、その増加分に
相当するだけ増えていく。また、メモリセルの物理的寸
法が小さくなるにつれて、メモリセルに物理的欠陥があ
ると、その欠陥が小さくても、メモリセルが正常動作し
なくなってしまう。

【００１０】バーンイン期間を長くすることで、各メモ
リセルのアドレス及びストレスによる欠陥を検出するこ
とは可能である。しかし、バーンイン期間を長くする
と、テストプロセスにおけるメモリデバイスのスループ
ットが減少してしまう。

【００１１】メモリセルを適切にストレスするために要
する時間を減少させるために、メモリセルのストレス時
にメモリデバイスの温度を高くする試みがなされてい
る。同様に、メモリセルにかける信号の電圧レベルを高
くして、メモリセルを適切にストレスするために要する
時間を減少させる試みもなされている。

【００１２】

【発明が解決しようとする課題】しかし、温度や電圧を
高くすると、メモリデバイスのその他の異常、つまり、
メモリデバイス自体の欠陥によるものではない異常を検
出してしまうおそれがある。即ち、電圧や温度を高くす
ると、メモリセルの欠陥ではなく電圧や温度が高いこと
を示す異常が検出されてしまう。

【００１３】従って、メモリデバイスにかけられる信号
の電圧レベルや温度を高くすることなく、メモリデバイ
スのメモリセルを高いレートでストレス可能とする手法
が望まれている。

【００１４】

【課題を解決するための手段】本発明は上述の課題を解
決するために、行列配置された複数のメモリセルの所定
の行をアドレス選択信号に応じてアドレスする手段と、
前記アドレス選択信号に加えてバーンインモード信号が
供給された際に、アドレスされるメモリセルの行を少な
くとも１つ増加させる手段とを具備するメモリデバイス
のメモリセルアクセス方法とする。

【００１５】また、本発明は、行列配置された複数のメ
モリセルを有するメモリアレイと、バーンインモード信
号を出力するバーンインモード信号ジェネレータと、ア
ドレス選択信号が供給され、このアドレス選択信号に応
じて前記メモリアレイのメモリセルの所定の行をアドレ
スするとともに、前記バーンインモード信号ジェネレー
タからバーンインモード信号が出力された際は、アドレ
スされる行を少なくとも１つ増加させるアドレス回路を
具備してなるメモリデバイスのメモリセルアクセス回路
とする。

【００１６】

【発明の実施の形態】次に添付図面を参照して本発明に
よるメモリデバイスのメモリセルアクセス方法及びアク
セス回路の実施の形態を詳細に説明する。図１は、本発
明の実施の形態に係るメモリデバイス１０を示す。この
メモリデバイス１０は、ダイナミックランダムアクセス
メモリ（ＤＲＡＭ）であり、行列配置された複数のメモ
リセルにより構成されるメモリアレイ１２を含む。な
お、図示するメモリデバイス１０はＤＲＡＭを構成する
が、その他のメモリデバイスを示すことも可能であり、
本発明の教示はその他のメモリデバイスにも適用可能で
ある。

【００１７】メモリデバイス１０は、更にアドレス回路
とバーンインモード信号ジェネレータ２２を有する。ア
ドレス回路は、アドレスバッファ１４、行プレデコーダ
１６、行デコーダ１８を有する。

【００１８】アドレスバッファ１４はアドレス選択ライ
ン２４からアドレス選択信号を受けるように結合されて
いる。このアドレス選択信号はバイナリ信号であり、Ａ
０〜Ａ９で示され、アドレスバッファ１４で用いられ
る。

【００１９】アドレス選択信号Ａ０〜Ａ９は、メモリデ
バイス１０のメモリサイズが４メガビットのときに用い
られる。メモリサイズの値が異なる場合には、用いられ
るアドレス選択信号の本数も異なってくる。アドレス選
択信号値によって、メモリのメモリセルのどの行及び列
がアドレスされるかが決定される。

【００２０】アドレスバッファ１４は、ライン２４を通
じて入力されるアドレス選択信号の値を変換して、メモ
リデバイス１０のエレメントによって用いられ得る形態
とし、また、アドレス選択信号の値をラッチするように
動作する。アドレスバッファ１４は、更に行アドレス選
択信号の反転信号（以下、バーＲＡＳ信号と記す）を受
ける。バーＲＡＳ信号がライン２６上に生成されると、
アドレスバッファ１４は、ライン２４上に生成されるア
ドレス選択信号の値をラッチする。

【００２１】アドレスバッファ１４はラッチされた信号
を、行プレデコーダ１６につながるライン２８上に生成
する。行プレデコーダ１６は、ライン２４上に生成され
たアドレス選択信号の取りうる値の数に対応した数のプ
レデコーダエレメントを有する。特定の値のアドレス選
択信号がライン２４に生成されると、行プレデコーダ１
６のプレデコーダエレメントの一つから、行デコーダ１
８に接続しているライン３２上のうちの一つのラインに
信号を生成する。行デコーダ１８は、メモリアレイ１２
のメモリセルの選択された行にアドレスを行うために、
ワードライン３４上に信号を生成する。

【００２２】バーンインモード信号ジェネレータ２２
は、バーンインモード、またはテストモード信号を、行
プレデコーダ１６のプレデコーダエレメントに接続され
たライン３６上に生成する。このバーンインモード信号
ジェネレータ２２は、特定の手順でこのジェネレータ２
２に信号が供給されると、それに応答してバーンインモ
ード信号を生成する。

【００２３】特に、バーンインモード信号ジェネレータ
２２は上述したバーＲＡＳ信号とともに、列アドレス信
号の反転信号（以下、バーＣＡＳ信号と記す）及びライ
トイネーブル信号の反転信号（以下、バーＷＥ信号と記
す）を受信するように接続されている。このバーンイン
モード信号ジェネレータ２２は、さらにアドレス選択信
号のうちの選択された数個を受けるように接続されてお
り、ここではアドレス選択信号はＡ５，Ａ６，Ａ７であ
る。バーＲＡＳ信号、バーＣＡＳ信号、バーＷＥ信号
は、すべてＪＥＤＥＣ(Joint Electric Device Enginee
ring Council) 規格により定義され、周知のものであ
る。

【００２４】図２ないし図６に、ＤＲＡＭに入力される
バーＲＡＳ、バーＣＡＳ、バーＷＥ信号の関係を示す。
信号ジェネレータ２２へのバーＲＡＳ、バーＣＡＳ、バ
ーＷＥ信号が特定の順にて与えられると、信号ジェネレ
ータ２２は、バーンインモード信号を生成する。バーン
インモード信号が生成されて行プレデコーダ１６に与え
られると、行プレデコーダ１６において、行選択信号を
ライン３２に生成するプレデコーダエレメントが少なく
とも一つ増加する。続いて、ワードライン３４に信号を
生成する行デコーダ１８が少なくとも一つ増加する。ワ
ードライン３４の少なくとも一つに、信号が追加生成さ
れることで、メモリアレイ１２のメモリセルのアドレス
される行が追加され、従ってアドレスされる行が増加す
る。メモリセルの行がアドレスされると、アドレスされ
るメモリセルに電流が付加される。即ち“ストレス" さ
れる。従って、バーンインモード信号が生成されて、ア
ドレスされるメモリセルの行が少なくとも一つ増加する
と、所定期間中にストレスされるメモリセルの数が増加
する。

【００２５】さらに、ライン２４へのアドレス選択信号
及びバーンインモード信号を適切に生成することで、バ
ーンイン期間中に、メモリアレイ１２のメモリセルのす
べての行をアドレス及びストレスすることが可能であ
り、メモリアレイ１２のメモリセルが適切に動作するこ
とが確認される。

【００２６】そして、バーンインモード信号が生成され
たときに、アドレスされるメモリセルの行が少なくとも
一つ増加することで、メモリアレイのすべてのメモリセ
ルのアドレス及びストレスに要する時間が短縮される。

【００２７】メモリデバイス１０を形成するＤＲＡＭに
入力されるバーＲＡＳ、バーＣＡＳ、バーＷＥ信号のタ
イミングの相関によって、種々の動作モードでメモリデ
バイスが動作するようになる。このタイミングの相関
は、上述したＪＥＤＥＣ規格により定められている。

【００２８】図２において、各波形は、メモリデバイス
１０の通常動作時におけるバーＲＡＳ、バーＣＡＳ、バ
ーＷＥ信号の生成を示している。この時のバーＲＡＳ信
号は、バーＣＡＳ信号に先立って生成され、バーＷＥ信
号が“無関係”という論理状態のときに生成される。メ
モリデバイスの通常動作時の間、メモリアレイ１２のメ
モリセルの行は、ライン２４に生成されるアドレス選択
信号の値にのみ応答してアドレスされる。

【００２９】図３に示される各波形は、バーＲＡＳ信号
に先立って生成されるバーＣＡＳ信号の生成を示してい
る。以下、バーＲＡＳ信号に先立つバーＣＡＳ信号の生
成を、ＣＢＲ( ＣＢＲ：バーCAS Before バー RAS）と
記載する。バーＲＡＳ信号に先立ってバーＣＡＳ信号が
生成されると、メモリアレイ１２のメモリセルは、従来
法によってリフレッシュされる。

【００３０】図４に示される波形は、バーＷＥ、バーＣ
ＡＳ、バーＲＡＳの各信号が順に入力している状態を示
し、メモリデバイス１０にこれらが入力されると、特別
テストモードを生成させる。特に、バーＷＥ、バーＣＡ
Ｓ、バーＲＡＳの各信号及び選択されたアドレス選択信
号がバーンインモード信号ジェネレータ２２に図示され
た順、すなわちバーＷＥ信号はバーＣＡＳ信号に先立っ
て生成され、バーＣＡＳ信号はバーＲＡＳ信号の生成に
先立って生成される順で入力されると、この信号ジェネ
レータ２２は、バーンインモード信号を生成する。上述
したＪＥＤＥＣ規格では、バーＷＥ、バーＣＡＳ、バー
ＲＡＳの各信号が図示した順に生成されると、ユーザ定
義モードでの動作が可能となっている。ユーザ定義モー
ドは、メモリデバイス１０に入力される選択されたアド
レス選択信号の値により定められ、図ではＡＤＤ信号と
して示される。バーＷＥ、バーＣＡＳ、バーＲＡＳの各
信号が図示の順に生成されると、ＡＤＤ信号の値により
定められるユーザ定義モードに入る。

【００３１】図５は、アドレス選択信号Ａ５，Ａ６，Ａ
７として生成される信号の値の組み合わせを示し、これ
らがともにメモリデバイス１０に図４に示すように入力
されると、バーンインモード信号ジェネレータ２２でバ
ーンインモード信号が生成される。このジェネレータ２
２のその他の詳細は、以下の図１３に示される。図示さ
れる順及び値で信号が生成されると、メモリデバイス１
０の信号ジェネレータ２２は、バーンインモード信号を
生成させ、この信号は行プレデコーダ１６に入力され
る。

【００３２】従って、図示の順及び値で信号が生成され
ると、メモリセルの行が少なくとも一つ更にアドレス及
びストレスされるようになる。バーンインモードその他
の期間におけるメモリデバイス１０の試験の間、バーＷ
Ｅ、バーＣＡＳ、バーＲＡＳの各信号をアドレス選択信
号とともに用いると、メモリアレイ１２のメモリセルが
ストレスされ、欠陥の有無が検出される。

【００３３】上述したように、図１のメモリデバイス１
０は、ＤＲＡＭで構成されているが、その他のメモリデ
バイスも同様に使用可能である。例えば、ＳＤＲＡＭ
は、バーンインモード信号ジェネレータ２２に入力され
る信号とバーＲＡＳ信号がアドレスバッファ１４に入力
される点を除いては、上述したメモリデバイス１０の構
成と同様の構成を有する。

【００３４】バーＷＥ、バーＣＡＳ、バーＲＡＳ信号
は、ＳＤＲＡＭでは用いられない。代わりに、アドレス
選択信号Ａ０〜Ａ９（４メガＳＤＲＡＭの場合）が、バ
ーンインモード信号ジェネレータ２２に入力される。

【００３５】ＪＥＤＥＣにより定められた規格によれ
ば、アドレス選択信号Ａ７の論理値が“１”のときに、
ユーザ定義機能が生成可能となる。従って、本発明の一
実施形態では、メモリデバイス１０がＳＤＲＡＭにより
構成されている場合、論理値が“１”のアドレス選択信
号Ａ７の生成によって、デバイスがテストモードとな
る。その他のアドレス選択信号の値は、バーンインモー
ド信号ジェネレータ２２によってバーンインモード信号
を生成させることとなる。

【００３６】一旦バーンインモードに入ってバーンイン
モード処理が終了するか、またはバーンインモードから
抜けることが必要となると、メモリデバイス１０に入力
される信号によって、デバイスにおけるバーンインモー
ドが終了される。

【００３７】メモリデバイス１０がＤＲＡＭで構成され
ている場合、バーンインモードから抜けるための手順が
定義される。図６は、バーンインモード信号の生成を終
了させるための、バーンインモード信号ジェネレータ２
２への信号の入力のタイミング順を示している。ここで
は、バーＣＡＳ信号は論理値“１”として生成され、バ
ーＲＡＳ信号は論理値“０”として生成され、かつ、バ
ーＷＥ信号の論理値は無関係となっている。

【００３８】メモリデバイス１０をバーンインモードか
ら抜けさせるためのその他の手法が図３に示される。こ
こでは、バーＣＡＳ信号が低値となるとバーＲＡＳ信号
が低値となり、バーＷＥ信号は高値となる。メモリデバ
イス１０がＳＤＲＡＭで構成されている場合、信号Ａ７
の論理値が“０”であるアドレス選択信号の生成によっ
て、メモリデバイス１０でバーンインモードが終了され
る。

【００３９】一旦バーンインモードから抜けると、メモ
リデバイス１０は、従来法によって動作する。

【００４０】図７は、図１のメモリデバイス１０の行プ
レデコーダ１６の一本の行プレデコーダエレメント、こ
こでは行プレデコーダエレメント１６−０、を示す。行
プレデコーダ１６は、図に示される行プレデコーダエレ
メント１６−０と同様の複数の行プレデコーダエレメン
トにより構成される。行プレデコーダエレメント１６−
０の一部は、メモリデバイスの従来の行プレデコーダエ
レメントの一部に対応する。

【００４１】行プレデコーダエレメント１６−０は、パ
スゲート回路１６２、ラッチセッティング回路１６４及
びラッチ回路１６６を有する。例示のため、回路１６
２，１６４，１６６の各部は、ＣＭＯＳにより構成され
ているとして示している。勿論、行プレデコーダ１６
は、その他の回路用装置で構成されていてもよい。

【００４２】パスゲート回路１６２は、ライン２８から
アドレス選択信号を受信し、プレデコーダイネーブル信
号及びその反転信号をライン１６８、ライン１７２から
受信するように結合されている。ここで図示される行プ
レデコーダエレメント１６−０の具体例では、３本のア
ドレス選択信号ライン２８がパスゲート回路１６２に結
合されている。他の具体例では、行プレデコーダエレメ
ントの回路構成の変更に応じて、行プレデコーダエレメ
ントに結合されるアドレス選択ラインの本数が増減され
る。

【００４３】パスゲート回路１６２は、一連の対となる
トランジスタ１７４，１７６，１７８，１８２，１８
４，１８６を有する。トランジスタ１７４，１７６，１
７８，１８２，１８４，１８６のゲート電極は、ライン
１６８に生成されるプレデコーダイネーブル信号または
ライン１７２に生成されるその反転信号のいずれかを受
けるように結合されている。

【００４４】ライン２８に生成されるアドレス選択信号
の値は、従来法によって、プレデコーダイネーブル信号
がライン１６８に生成される時間に応じて、パスゲート
回路１６２によって、ライン１８８，１９２，１９４に
導かれる。

【００４５】プレデコーダイネーブル信号が生成され
ず、逆に、プレデコーダイネーブル信号の反転が生成さ
れると、トランジスタ１９６，１９８，２０２によっ
て、ライン１８８，１９２，１９４がそれぞれ接地され
る。その他の場合は、ライン１８８，１９２，１９４に
生成される信号は、ラッチセッティング回路１６４に入
力される。

【００４６】ラッチセッティング回路１６４は、トラン
ジスタ２０６，２０８，２１２，２１４を有し、これら
のトランジスタは互いに直列となっている。トランジス
タ２０６のゲート電極は、プレチャージクロック信号が
生成されるライン２０４に結合されている。トランジス
タ２０８，２１２，２１４のゲート電極は、ライン１８
８，１９２，１９４にそれぞれ結合されている。このラ
ッチセッティング回路１６４は、ライン２０４へのプレ
チャージクロック信号の生成及びライン１８８，１９
２，１９４に順に生成されるアドレス選択信号の値に応
答して、ラッチセッティング回路１６４とラッチ回路１
６６との間に伸びるライン２１６に信号を生成させる。

【００４７】ラッチ回路１６６は、トランジスタ２１
８，２２２，２２４，２２６により構成され、ライン２
１６が各トランジスタ２１８，２２２，２２４，２２６
にそれぞれ結合される。このラッチ回路１６６は、ライ
ン２１６に供給される信号の値をラッチして、ライン３
２に信号を生成するように動作する。

【００４８】行プレデコーダエレメント１６−０は、図
１に示すバーンインモード信号ジェネレータ２２により
生成されるバーンイン信号を受けるように結合されたバ
ーンインモード信号回路２３２を更に有する。このバー
ンインモード信号回路２３２は、ライン３６に生成され
るバーンインモード信号を受信するように結合されたゲ
ート電極を備えたトランジスタ２３４を有する。トラン
ジスタ２３４のソース電極は接地されており、トランジ
スタ２３４のドレイン電極は、トランジスタ２１２の電
極に結合されている。バーンインモード信号が生成され
ると、トランジスタ２３４がターンオンされてトランジ
スタ２１２、２１４に接続される。

【００４９】従って、バーンインモード信号が生成され
ると、ボトムの２本のアドレス選択ライン１９２，１９
４に生成されたアドレス選択信号の値によってライン２
１６に信号が生成されるかどうかが決定されることはな
い。これにより、バーンインモード信号の生成により、
アドレス選択ラインのボトムに生成されたアドレス選択
信号の値を論理的に“無関係”状態とする。ライン３２
への信号の生成は、これにより、最上位のアドレス選択
ライン１８８に生成されるアドレス選択信号の値にのみ
依存することとなる。

【００５０】トランジスタ２３４がトランジスタ２１
２，２１４の双方に接続されている場合には、信号はラ
イン３２に生成され、その回数は、アドレス選択信号の
組み合わせの数と対比して、アドレス選択信号の組み合
わせの４倍にあたる回数となる。アドレス選択信号は、
バーンインモード信号回路２３２がないときにはライン
３２に同様の信号を生成させる。

【００５１】図８は、図１の行プレデコーダ１６を構成
する他の各行プレデコーダエレメントの一つ、ここでは
行プレデコーダエレメント２６−０を示す。行プレデコ
ーダエレメント２６−０は、図７の行プレデコーダエレ
メント１６−０の各回路と同様で共通符号で示されるパ
スゲート回路１６２、ラッチセッティング回路１６４、
ラッチ回路１６６を有する。これらの回路１６２，１６
４，１６６は、ＣＭＯＳトランジスタで構成されてこれ
らの回路に対応する図７の行プレデコーダエレメント１
６−０の各回路と同様である。

【００５２】行プレデコーダエレメント２６−０の回路
１６２，１６４，１６６は、行プレデコーダ１６−０の
回路１６２，１６４，１６６のトランジスタに対応する
トランジスタを有する。行プレデコーダエレメント２６
−０の対応するトランジスタは、行プレデコーダエレメ
ント１６−０のトランジスタと同じ参照符号により示さ
れる。行プレデコーダエレメント２６−０の回路１６
２，１６４，１６６の対応するトランジスタの動作は、
行プレデコーダエレメント１６−０の対応するトランジ
スタの動作と同様である。

【００５３】行プレデコーダエレメント２６−０は、さ
らに、ライン３６に結合されたバーンインモード信号を
受信するバーンインモード信号回路２４２を有する。こ
のバーンインモード信号回路２４２は、ライン３６に結
合されたゲート電極を備えたトランジスタ２４４を有す
る。バーンインモード信号がライン３６に生成されて、
トランジスタ２４４のゲート電極に入力されると、トラ
ンジスタ２４４がターンオンされ、ラッチセッティング
回路１６４のトランジスタに接続される。

【００５４】そして、行プレデコーダエレメント１６−
０のトランジスタ２３４の動作と同様に、トランジスタ
２４４は、ターンオンされると、ライン３２への信号の
生成回数を増加させる。ここで、トランジスタ２４４
は、トランジスタ２１４のみに接続されており、トラン
ジスタ２１２，２１４の双方と接続されているわけでは
ないので、ライン３２に信号が生成される回数におい
て、２フォールド(two-fold)の増加が生じる。この時、
バーンインモード信号回路２４２によって、ラッチセッ
ティング回路１６４のライン１９４に入力されるアドレ
ス選択信号の論理状態は“無関係”となる。

【００５５】図示されてはいないが、他の具体例では、
バーンインモード信号回路は、ラッチセッティング回路
１６４の３つのトランジスタに結合されたトランジスタ
を有する。この３つのトランジスタに結合された場合、
バーンインモード信号回路のトランジスタによって、バ
ーンインモード信号が生成される回数において、８フォ
ールド増加が許容される。

【００５６】図９および図１０は、図１のメモリデバイ
ス１０のアドレス回路の一部を示す。図９および図１０
には複数の行プレデコーダエレメント、ここでは２バン
クが示され、行プレデコーダエレメント１６−０，１６
−１，１６−２，１６−３，１６−４，１６−５，１６
−６，１６−７のトップバンク及びボトムバンクによっ
て、図１の単一ブロックとして示される行プレデコーダ
１６が形成される。図１のアドレスバッファ１４により
バッファ及びラッチされたアドレス選択信号は、各行プ
レデコーダエレメント１６−０〜１６−７へと入力され
る。ライン３６も、行プレデコーダエレメントのボトム
バンクの各行プレデコーダエレメント１６−０〜１６−
７に接続されて、バーンインモード信号ジェネレータ２
２により生成されたバーンインモード信号を各プレデコ
ーダエレメントに供給する。ライン３６は、図示される
具体例では行プレデコーダエレメントのトップバンクの
行プレデコーダエレメント１６−０〜１６−７には結合
されていない。各行プレデコーダエレメント１６−０〜
１６−７は、行デコーダ１８に接続されたライン３２に
結合される。

【００５７】メモリデバイス１０の通常動作時において
は、アドレス回路は、図に示すようにアドレス選択ライ
ン２４を通じてアドレス選択信号が入力される。そし
て、アドレス選択信号の値によって、行プレデコーダエ
レメントのセットのうちのいずれかの行プレデコーダエ
レメントの一つにより、ライン３２の対応するものに信
号が生成される。

【００５８】しかし、バーンインモード信号がライン３
６に生成された場合、行プレデコーダエレメント１６−
０〜１６−７に入力されるアドレス選択信号により、行
プレデコーダエレメントの２つ以上において、対応する
ライン３２に信号が生成されるようになる。

【００５９】上述した通り、図７の行プレデコーダエレ
メント１６−０〜１６−７に関しては、行プレデコーダ
エレメント１６−０〜１６−７の数における４フォール
ド増加により、アドレス選択信号のいずれの各値に対し
てもライン３２に信号が生成される。

【００６０】従って、バーンイン期間におけるメモリデ
バイスの試験の間、バーンインモード信号の生成によっ
て、所定時間中においてアドレス及びストレスされるメ
モリセルの行の数は増加する。

【００６１】図１１および図１２は、本発明に係るメモ
リデバイス１０のアドレス回路の一部の他の例を示す。
ここでは、行プレデコーダエレメント２６−０〜２６−
７の２つのバンクが示されており、２つのバンクのすべ
ての行プレデコーダエレメント２６−０〜２６〜７にラ
イン３６が接続されている。行プレデコーダエレメント
の２つの分離されたバンクは、従来法により、アドレス
選択信号で２つのセットを受けるように接続されてい
る。メモリデバイス１０の通常動作の間、行プレデコー
ダエレメントの一本は、行プレデコーダエレメントのバ
ンクに入力されるアドレス選択信号の値に応じて、ライ
ン３２の一つに信号を生成する。

【００６２】しかし、バーンインモード信号がライン３
６に生成されると、ライン３２に信号を生成する行プレ
デコーダエレメントの数が増加する。図９および図１０
で上述したように、行プレデコーダエレメントの各バン
クの行プレデコーダエレメントの数において、２フォー
ルドが増加する。これにより、入力されるアドレス選択
信号の値にかかわらず、４フォールドの増加が生じる。
信号は、行プレデコーダエレメント２６−０〜２６−７
の各バンクに接続される４本のライン３２に生成され
る。

【００６３】したがって、バーンイン期間中、アドレス
及びストレスされるメモリアレイのメモリセルの行は増
加し、バーンイン期間中におけるメモリデバイスのスル
ープットが増加する。所定期間中におけるアクセス可能
なメモリセルの行の数が増加するので、メモリデバイス
のメモリセルにおける欠陥検出がより迅速になされる。

【００６４】図１３は、図１に示したバーンインモード
信号ジェネレータ２２を示す。このジェネレータ２２
は、バーＲＡＳ、バーＣＡＳ、バーＷＥの各信号及びア
ドレス選択信号Ａ５，Ａ６，Ａ７が図４で示したように
ジェネレータ２２に入力されているときに、ライン３６
にバーンインモード信号を生成するものである。図１３
には、ネガティブブールロジック回路で構成された信号
ジェネレータの論理回路を示したが、この信号ジェネレ
ータは、勿論他の手段により構成することも可能であ
る。

【００６５】列アドレス選択信号は、直列に接続された
トランジスタ３０４、３０６のうちの前者、つまりトラ
ンジスタ３０４のゲート電極に接続されたライン３０２
により信号ジェネレータに入力される。トランジスタ３
０４の電極は、電圧供給源に接続され、トランジスタ３
０６の電極は、トランジスタ３０８を通じて接地可能と
されている。バーＲＡＳ信号は、トランジスタ３０６の
ゲート電極へ入力される。バーＣＡＳ及びバーＲＡＳの
各信号の値が選択された値のときは、トランジスタ３０
４，３０６はターンオンされ、ライン３１２の電圧は、
供給される電圧と等しくされる。ライン３１２はＮＯＲ
ゲート３１４の入力部に結合されている。ライン３１２
は、さらにパラレル接続されたインバータ３１６，３１
８に結合されている。

【００６６】バーＲＡＳ信号は、さらにインバータ３２
２の入力部に供給され、このインバータ３２２の出力部
は第２のインバータ３２４に結合している。第２のイン
バータ３２４の出力部は、ライン３２６を通じて、ＮＯ
Ｒゲート１３４の他の入力に接続されている。ライン３
２６は、さらにトランジスタ３０８のゲート電極に結合
されている。ＮＯＲゲート３１４の出力部は、ＮＡＮＤ
ゲート３２８の入力部に結合されており、バーＲＡＳ信
号は、ＮＡＮＤゲート３２８の第２の入力部に供給され
ている。バーＲＡＳ信号は、ＮＯＲゲート３３２の入力
部にも入力されており、ＣＢＲ信号は、インバータ３３
４を通じてＮＯＲゲート３３２の第２の入力部に入力さ
れる。バーＲＡＳ信号は、さらにトランジスタ３３６の
ゲート電極に入力される。バーＷＥ信号は、トランジス
タ３３６の第２の電極に入力され、トランジスタ３３６
の第３の電極は、インバータ３４６とパラレル接続され
ているインバータ３４４を通じてＮＡＮＤゲート３４２
の入力部に結合されている。インバータ３２２の出力部
は、ＮＡＮＤゲート３４２の他方の入力部に結合されて
いる。

【００６７】ＮＯＲゲート３３２及びＮＡＮＤゲート３
４２の出力部は、ＮＡＮＤゲート３４８の入力部に結合
されている。ＮＯＲゲート３３２の出力部は、さらにＮ
ＡＮＤゲート３５２の入力部に結合されており、ＮＡＮ
Ｄゲート３４２の出力部は、インバータ３５４を通じて
ＮＡＮＤゲート３５２の他方の入力部に結合されてい
る。ＮＡＮＤゲート３５２の出力部は、ＮＡＮＤゲート
３５６の入力部に結合され、ＮＡＮＤゲート３５６の出
力部は、ＮＡＮＤゲート３５８の入力部に結合される。
ＮＡＮＤゲート３２８，３４８の出力部も、ＮＡＮＤゲ
ート３５８の入力部に結合される。ＮＡＮＤゲート３５
６の出力部は、ライン３６４上のインバータ３６２を通
じて、トランジスタ３６６のゲート電極に結合される。
トランジスタ３６６の他方の電極は、ＮＡＮＤゲート３
６８の出力部に結合される。信号Ａ５，Ａ７の各信号
は、それぞれ、インバータ３７２、３７４を通じてＮＡ
ＮＤゲート３６８の入力部に供給される。

【００６８】信号Ａ６はＮＡＮＤゲート３６８の他方の
入力部に結合される。ＮＡＮＤゲート３６８に生成され
た信号の値が、トランジスタ３６６をターンオンさせる
値で、信号Ａ５，Ａ６，Ａ７の値がそれぞれ０、１、０
である場合、ＮＡＮＤゲート３６８の出力論理値は低値
となり、この値はインバータ３７６で反転され、このイ
ンバータ３７６で反転された値は、ＮＡＮＤゲート３７
８に入力される。第２のインバータ３８２は、インバー
タ３７６にパラレル接続される。ライン３６４に生成さ
れた信号は、インバータ３８４を通じてＮＡＮＤゲート
３７８の他方の入力部に入力される。ＮＡＮＤゲート３
７８の出力は、ライン３６上のインバータ３８６により
反転される。

【００６９】このようなバーンインモード信号ジェネレ
ータ２２は、ライン３６上に信号を生成するよう動作可
能であり、この信号の生成を終了させるには、図６を用
いて示されたように信号が信号ジェネレータに供給され
ると、ライン３６上への信号の生成の終了を行うことが
可能である。

【００７０】本発明の他の実施形態によれば、メモリセ
ルの行に接続するワードラインは、プレチャージされな
いようになっている。ワードラインが選択されると、ワ
ードラインの電圧レベルは、供給電圧レベル付近まで上
昇可能とされる。その後、従来のバーンイン処理によっ
て、アドレスがサイクルされる。オリジナルアドレスが
再度選択されると、ワードラインのレベルは、再度供給
電圧に復帰し、上昇する。これにより、すべてのワード
ラインは一度に”オン”となる。アドレス及び選択する
メモリセルの行の数を増加させることも、同様に可能で
ある。

【００７１】図１４および図１５に、本発明の他の実施
形態を示す。メモリデバイスは、ここでは４１０で示
し、また、ワードラインドライブデバイスとしても示さ
れる。このメモリデバイスは、点線で示されるブロック
４１２で囲まれたエレメントにより構成される行デコー
ダを有する。ライン２４のアドレス選択信号は、ここで
はｉ，ｊで示され、それぞれトランジスタ４１４，４１
６のゲート電極に供給されている。後述する回路により
生成されたバイアス信号は、ライン４１８を通じてトラ
ンジスタ４２２に入力される。トランジスタ４２２，４
１４，４１６は、互いに直列に接続され、トランジスタ
４１４，４２２の電極に結合されたライン４２３は、イ
ンバータ４２４に結合される。インバータ４２４の出力
部に接続された出力ライン４２６は、トランジスタ４２
８のゲート電極に結合されている。トランジスタ４２８
のその他の電極は、電圧供給源とライン４２３との間に
接続されている。インバータ４２４の出力部は、第２の
インバータ４３２に接続されている。第２のインバータ
４３２の出力部は、トランジスタ４３４のゲート電極に
結合されている。トランジスタ４３４のその他の電極
は、バイアス信号及びワードライン３４に接続されてい
る。ワードライン３４は、図１に示されるようなメモリ
アレイ１２のようなメモリアレイのメモリセルの行をア
ドレスするために用いられる。ワードライン３４は、ト
ランジスタ４３６のゲート電極、トランジスタ４３８，
４４２の電極にも結合されている。トランジスタ４３６
は、さらに、トランジスタ４４４に直列に接続されてい
る。

【００７２】第１のバイアス信号ジェネレータは、ここ
では点線のブロック４４８で囲まれたエレメントで示さ
れ、トランジスタ４２２のゲート電極に入力されるライ
ン４１８上に信号を生成する。第１のバイアス信号ジェ
ネレータは、図１に示したジェネレータ２２で生成され
るバーンインモード信号、ライン４５２上のブロックア
ドレス信号、ライン４５４上のバイアス信号、ライン４
５６上のバーＲＡＳ信号が入力されるようにライン３６
に結合されている。ライン４５４，４５６はＮＡＮＤゲ
ート４５８の入力部に結合され、ＮＡＮＤゲート４５８
の出力部は、ＮＡＮＤゲート４６２の入力部に結合され
る。ライン４５２は、ＮＡＮＤゲート４６２の第２の入
力部に結合されている。ＮＡＮＤゲート４６２の出力部
は、トランジスタ４６４，４６６のゲート電極に結合さ
れている。トランジスタ４６４，４６６は、並列接続ト
ランジスタ４６８，４６２と直列接続されている。ライ
ン３６は、トランジスタ４６８のゲート電極に結合さ
れ、さらに、トランジスタ４７２のゲート電極にも結合
される。トランジスタ４７２は、トランジスタ４７４の
電極と接地線との間に結合されている。トランジスタ４
７４，４６２のゲート電極は、ライン４５６に結合され
ている。トランジスタ４６４，４６６，４７４の電極
は、さらに、第１のバイアス信号が生成されるライン４
１８に結合されている。

【００７３】第２のバイアス信号ジェネレータは、点線
のブロック４７６により囲まれたエレメントにより構成
され、ライン４５４，４５６に結合される。ライン４５
４はトランジスタ４７８のゲート電極に結合され、ライ
ン４５６は、トランジスタ４８０，４８２のゲート電極
にそれぞれ結合される。トランジスタ４７８，４８０，
４８２は、直列に接続される。ライン４８４は直列接続
されたトランジスタ４８０，４８２の中点、ノアゲート
４８６の入力部及びパラレル接続されたインバータ４８
８，４９０にも接続される。ライン３６は、テストモー
ド信号が生成されるラインであり、ノアゲート４８６の
第２の入力部に結合されている。ノアゲート４８６の出
力部は、行デコーダ４１２のトランジスタ４４４，４３
８のゲート電極に結合されている。

【００７４】図１６および図１７のタイミングダイアグ
ラムには、図１４および図１５のメモリデバイス４１０
の回路の動作が示される。図１６は、メモリデバイス４
１０の通常動作を示し、図１７には、バーンインモード
信号が生成されたときのメモリデバイスの動作が示され
る。

【００７５】図１４および図１５の実施形態は、特に、
節電が要求される場合に有利である。この実施形態で
は、メモリセルの行をアドレスするワードラインは、同
時には選択されず、順次に選択され、ワードラインは実
質的にプレチャージされることはない。結果として。ア
ドレスするワードラインが増えても、必要とされる電力
が大きくなることはない。従って、本発明にかかる集積
回路の内部バス構造のサイズを大きくする必要はない。
また、内部電源ジェネレータ、通常はドライバの電源に
用いられるジェネレータも、同様に容量を大きくする必
要はない。

【００７６】以上、本発明の好適な実施形態を説明した
が、本発明に係る方法および回路は上記記載に限定され
るものではなく、種々の変更が可能である。

【００７７】

【発明の効果】このように本発明のメモリデバイスのメ
モリセルアクセス方法及びアクセス回路によれば、メモ
リデバイスの試験時のバーンイン期間中に、メモリセル
の複数行を同時にアドレスするようにしたので、信号の
電圧レベルや温度を高くすることなく、メモリデバイス
のメモリセルを高いレートでストレス可能とすることが
できる。

【図面の簡単な説明】

【図１】本発明によるメモリデバイスのメモリセルアク
セス方法及びアクセス回路の実施の形態を示すブロック
図。

【図２】図１の回路の動作を説明するための波形図。

【図３】図１の回路の動作を説明するための波形図。

【図４】図１の回路の動作を説明するための波形図。

【図５】図１の回路の動作を説明するための波形図。

【図６】図１の回路の動作を説明するための波形図。

【図７】図１に示される行プレデコーダの一本のプレデ
コーダエレメントを示す回路図。

【図８】図１に示される行プレデコーダの一本のプレデ
コーダエレメントの他の例を示す回路図。

【図９】図１のメモリデバイスのアドレス回路の一部を
示すブロック図。

【図１０】図９と一体となるアドレス回路の一部のブロ
ック図。

【図１１】図１のメモリデバイスのアドレス回路の一部
の他の例を示すブロック図。

【図１２】図１１と一体となるアドレス回路の一部の他
の例のブロック図。

【図１３】図１に示されるバーンインモード信号ジェネ
レータを示す具体的回路図。

【図１４】本発明の実施の形態の他の例を示す回路図。

【図１５】図１４と一体となる実施の形態の他の例の回
路図。

【図１６】実施の形態の他の例の動作を示す波形図。

【図１７】実施の形態の他の例の動作を示す波形図。

【符号の説明】

１２ メモリアレイ １４ アドレスバッファ １６ 行プレデコーダ １８ 行デコーダ ２２ バーンインモード信号ジェネレータ ２４ アドレス選択ライン ３４ ワードライン １６−０〜１６−７，２６−０〜２６−７ 行プレデ
コーダエレメント ４１２ 行デコーダ回路 ４４８ 第１のバイアス信号ジェネレータ ４７６ 第２のバイアス信号ジェネレータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル シー パーリス アメリカ合衆国 コロラド州80906 コロ ラドスプリングス，1280 ビーコン ヒル ウェイ (72)発明者 ダグラス ビー バトラー アメリカ合衆国 コロラド州80919 コロ ラドスプリングス，735 ポイント オブ ザ ピンズ (72)発明者 キム シー ハーディー アメリカ合衆国 コロラド州80920 コロ ラドスプリングス，9760 キット カーソ ン レイン

Claims (5)

【特許請求の範囲】
1. 【請求項１】 行列配置された複数のメモリセルの所定
   の行をアドレス選択信号に応じてアドレスする手段と、 前記アドレス選択信号に加えてバーンインモード信号が
   供給された際に、アドレスされるメモリセルの行を少な
   くとも１つ増加させる手段とを具備するメモリデバイス
   のメモリセルアクセス方法。
2. 【請求項２】 行列配置された複数のメモリセルを有す
   るメモリアレイと、 バーンインモード信号を出力するバーンインモード信号
   ジェネレータと、 アドレス選択信号が供給され、このアドレス選択信号に
   応じて前記メモリアレイのメモリセルの所定の行をアド
   レスするとともに、前記バーンインモード信号ジェネレ
   ータからバーンインモード信号が出力された際は、アド
   レスされる行を少なくとも１つ増加させるアドレス回路
   とを具備してなるメモリデバイスのメモリセルアクセス
   回路。
3. 【請求項３】 請求項２記載のメモリデバイスのメモリ
   セルアクセス回路において、アドレス回路は複数の行プ
   レデコーダエレメントを有し、バーンインモード信号ジ
   ェネレータからバーンインモード信号が出力された際
   は、複数の行プレデコーダエレメントから信号が生成さ
   れることを特徴とするメモリデバイスのメモリセルアク
   セス回路。
4. 【請求項４】 請求項２記載のメモリデバイスのメモリ
   セルアクセス回路において、バーンインモード信号ジェ
   ネレータは、複数の信号が特定の順で入力された際にバ
   ーンインモード信号を出力することを特徴とするメモリ
   デバイスのメモリセルアクセス回路。
5. 【請求項５】 請求項２記載のメモリデバイスのメモリ
   セルアクセス回路において、アドレス回路はメモリセル
   の行をアドレスするワードラインを順次に選択すること
   を特徴とするメモリデバイスのメモリセルアクセス回
   路。