Hintergrund der Erfindung
(1) Erfindungsgebiet
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Die Erfindung betrifft eine statische Speicheranordnung und
insbesondere eine hochstabile statische Speicheranordnung
mit Metalloxid-Halbleiter-Feldeffekttransistoren (im
Folgenden als "MOSFETs" bezeichnet).
(2) Beschreibung des Standes der Technik
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Im allgemeinen bestimmt bei einer statischen
Speicheranordnung das Design des Flip-Flops die guten bzw. schlechten
Eigenschaften eines Produkts, wobei der wichtigste Aspekt
bei dem Design des Flip-Flops die Stabilität des Speichers
betrifft. IEEE Journal of Solid-State-Circuits, Vol SC-22
No. 5, vom Oktober 1987 diskutiert die Stabilität der
Speicherzelle durch Vergleich einer statischen
Speicherzelle, bei der das Flip-Flop durch CMOS-Inverter gebildet
ist, mit einer statischen Speicherzelle, bei der das Flip-
Flop durch Inverter mit Lastwiderständen gebildet ist. Wie
dort diskutiert wird, ist der effektivste und sicherste Weg
zur Verbesserung der Stabilität die Erhöhung des sog.
"Zellenverhältnisses" ("cell ratio").
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Der Zusammenhang zwischen dem Zellverhältnis und der
Stabilität der Zelle wird nun unter Bezug auf die Zeichnungen
beschrieben.
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Fig. 1 zeigt eine Bitleitungsladeschaltung und eine
Speicherzellenschaltung einer typischen statischen
Speicheranordnung. In den Zeichnungen bezeichnen D, ein Paar
Bitleitungen; W bezeichnet eine Wortleitung; Q1, Q2
bezeichnen Treiber-MOSFETs von Invertern, die ein Flip-Flop
des Speichers bilden; Q3, Q4 bezeichnen Zugriffs-MOSFETs,
um die Speicherzelle mit den Bitleitungen D, zu
verbinden; R1 und R2 bezeichnen Ladewiderstände der Inverter des
Flip-Flops des Speichers und Q5, Q6 bezeichnen Lade-MOSFETS
der Bitleitungen D, . Hier sei angenommen, daß die die
Speicherzelle bildenden MOSFETs, alle N-Kanal-MOSFETs sind,
und daß beide Lade-MOSFETs der Bitleitungen P-Kanal-MOSFETs
sind.
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Der Betrieb der obigen Schaltung wird im Anschluß kurz
erläutert.
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Wenn Daten in die Speicherzelle geschrieben werden, werden
die einzuschreibenden Daten von einer Schreibschaltung (in
Fig. 1 weggelassen) an die Bitleitungen gesendet, und eine
der Bitleitungen nimmt einen VCC-Pegel, und die andere etwa
einen Massepegel an. Wenn z.B. Daten mit entgegengesetztem
Pegel in die Speicherzelle, bei der ein Knoten A einen
hohen Pegel (im Folgenden als "H-Pegel" bezeichnet) und ein
Knoten B einen niedrigen Pegel (im Folgenden als "L-Pegel"
bezeichnet) einnimmt, zu schreiben sind, wird die
Wortleitung W in einen Auswahlzustand gebracht (den VCC-Pegel),
wobei die Bitleitung D in etwa den Masse-Pegel und die
Bitleitung den VCC-Pegel einnimmt. Dann wird der Pegel des
Knotens A, nämlich der H-Pegel, über den Zugriffs-MOSFET Q3
entladen, so daß der Pegel am Knoten A auf dem L-Pegel
schaltet. Dementsprechend wird der Treiber-MOSFET Q2 AUS
sein, und der H-Pegel der Bitleitung gelangt in den
Knoten B über den anderen Zugriffs-MOSFET Q4. Auf diese Art
können Daten mit in Bezug auf die ursprünglichen Daten
entgegengesetztem Pegel in die Speicherzelle geschrieben
werden.
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Unmittelbar nach dem Schreiben der Daten ist der H-Pegel
der Speicherzelle bei einer Spannung um die
Schwellenspannung VT des Zugriff-MOSFET niedriger als VCC. Wenn das
Schreiben beendet ist, nimmt die Wortleitung W den L-Pegel
an, und die Speicherzelle befindet sich dann im
Haltezustand. In diesem Zustand sind beide Zugriffs-MOSFETs Q3 und
Q4 AUS. Der Treiber MOSFET Ql ist AN und der Treiber MOSFET
Q2 AUS. Jeder der Ladewiderstände R1 und R2 der verwendeten
Zelle hat einen hohen Widerstandswert von etwa 100 GΩ, so
daß der Pegel der Speicherzelle in etwa den Masse-Pegel
annimmt. Andererseits, entwickelt sich, obwohl der H-Pegel
der Speicherzelle bei einer Spannung niedriger als VCC
aufgrund der Schwellenspannung VT des Zugriff-MOSFET
unmittelbar nach dem Schreiben der Daten ist, wie bereits erläutert
wurde, ein allmähliches Laden über den
Zellenladewiderstand, so daß der H-Pegel der Speicherzelle möglicherweise
den VCC-Pegel erreicht. Somit sind in dem
Datenhaltezustand, in dem einmal eine hinreichende Zeit nach dem
Schreiben der Daten abgelaufen ist, die L- und H-Pegel der
Zelle jeweils gleich dem GND-Pegel bzw. dem VCC-Pegel.
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Als nächstes wird der Lesebetrieb erläutert. In dem
Lesebetrieb wird die Wortleitung normalerweise in einem Zustand
ausgewählt, in dem die Bitleitungen vorgeladen sind. D.h.,
bevor die Wortleitungen den H-Pegel annimmt, hat die
Spannung der Bitleitungen D, bereits den VCC-Pegel
angenommen. Deshalb wird, wenn der Pegel der Wortleitung
allmählich ansteigt, zunächst der Zugriffs-MOSFET, der mit dem
Knoten an der L-Pegel-Seite der Speicherzelle verbunden
ist, AN werden, und somit beginnt die Spannung des L-Pegels
der Speicherzelle zu steigen. Jedoch wird in normalem
Zustand dieser Pegel durch den Treiber-MOSFET, der in dem AN-
Zustand ist, abgesenkt, gefolgt von dem Absenken des Pegels
der Wortleitung in einem Vorladungs-Zustand bis knapp in
die Nähe des Masse-Pegels. Andererseits verbleibt die
Bitleitung an dem Knoten der H-Pegel-Seite in dem Vorladungs-
Zustand, ohne auf den L-Pegel entladen zu werden. Das
heißt, die von der Speicherzelle gehaltenen Daten sind
somit zu den Bitleitungen ausgelesen worden.
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Beim Durchführen des Datenauslesebetriebs ist ein wichtiger
Faktor zur Bestimmung der Stabilität der Speicherzelle das
Ausmaß, bis zu welcher Höhe der L-Pegel an der
L-Pegel-Knoten-Seite ansteigt. Wenn der L-Pegel die Schwellenspannung
des Treiber-MOSFET übersteigt, fällt der H-Pegel der
Speicherzelle abrupt von dem VCC-Pegel um die
Schwellenspannung des Zugriff-MOSFET auf eine Spannung niedriger als
die Spannung der Wortleitung ab. Dies führt zu einer
Verringerung der Spannungsdifferenz zwischen dem H-Pegel und
dem L-Pegel der Speicherzelle, und bei einer tatsächlichen
Speicherzelle besteht die Gefahr, daß der H-Pegel und der
L-Pegel der Speicherzelle vertauscht sind. Um zu
verhindern, daß die Pegel der Speicherzelle vertauscht werden,
ist es nötig, das Ansteigen des L-Pegels der Speicherzelle
zu begrenzen (das bedeutet, daß das Ansteigen des L-Pegels
der Speicherzelle so beschränkt ist, daß er nicht die
Schwellenspannung des Treiber-MOSFET übersteigt.
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Als nächstes wird unter Bezug auf die Figuren 2 und 3
erläutert, wie sich der L-Pegel der Speicherzelle ergibt.
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Fig. 2 ist ein Äquivalent-Schaltdiagramm, das einen
Abschnitt der in Fig. 1 gezeigten Schaltung zeigt. In Fig. 2
entspricht ein Transistor Q30 den Ladetransistoren Q5, Q6
der Fig. 1; ein Transistor Q20 in Fig. 2 entspricht den
Transistoren Q3, Q4 aus Fig. 1; ein Transistor Q10 in Fig.
2 entspricht den Treibertransistoren Q1, Q2 aus Fig. 1;
bzw. ein Widerstand R in Fig. 2 entspricht den
Ladewiderständen R1, R2 aus Fig. 1.
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Wenn nun in Fig. 1 die Spannung der Wortleitung W ansteigt
und den VCC-Pegel erreicht, wenn der Knoten A in dem
L-Pegel und der Knoten B in dem H-Pegel ist, ist der Pegel des
Knoten A gleich dem Pegel des Knotens A in dem Zustand, in
dem Vcc an die Gateelektrode (Knoten B) des Transistors Q10
in Fig. 2 anliegt. Hier kann die Schaltung aus Fig. 2 als
eine Inverterschaltung betrachtet werden, die durch den
Transistor Q10, welcher als Treiber MOSFET verwendet wird,
und einer Parallelschaltung aus zwei MOSFETs Q20 und Q30,
die in Reihe mit dem Widerstand R, welcher als Ladeelement
verwendet wird, geschaltet sind, gebildet ist. Die
Eingabe/Ausgabe-Charakteristiken eines solchen Inverters sind in
Fig. 3 gezeigt. Fig. 3 zeigt die Änderungen der
Eingabe/Ausgabe-Charakteristiken, wenn das Verhältnis zwischen der
Stromzufuhrfähigkeit des Transistors Q10 und jener des
Transistors Q20, (im Folgenden einfach als
"Zellenverhältnis" bezeichnet) als Parameter verwendet werden, und dies
zeigt, daß die Stromzufuhrfähigkeit des Transistors Q10
zweimal, dreimal oder viermal größer als jene des
Transistors Q20 ist. Es kann daher festgestellt werden, daß je
größer das Zellenverhältnis ist, desto niedriger sind die
Ausgabespannungen bei gleicher Eingabespannung.
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Um somit eine hohe Stabilität der Speicherzelle zu
gewährleisten, ist es nötig, das Stromzufuhrverhältnis zwischen
dem Treiber-MOSFET und dem Zugriffs-MOSFET zu erhöhen, so
daß, wenn der Pegel der Wortleitung ansteigt, der L-Pegel
der Speicherzelle nicht nach oben geht.
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Als eine Konstante um die Stromzufuhrfähigkeit der MOSFETs
auszudrücken, wird der Verstärkungskoeffizient β verwendet.
Der Verstärkungskoeffizient β ergibt sich aus dem Produkt
des Verstärkungsverfahrenskoeffizienten K, der im
wesentlichen durch Verfahrensvariationen bestimmt wird, und dem
Ansichtsverhältnis (W/L, W und L sind jeweils die Breite bzw.
Länge des Gates) des Gates des MOSFET. Dieser ist gegeben
durch
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β = K W/L
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Auch das Zellenverhältnis r ist durch das Verhältnis
zwischen dem Verstärkungskoeffizient βD des Treiber-MOSFET und
dem Verstärkungskoeffizient βA des Zugriffs-MOSFET gegeben.
Das heißt:
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r = βD/βA
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Entsprechend dieser bekannten Technik ist das Mittel, um
das Zellenverhältnis größer zu machen, das Erhöhen des
Ansichtsverhältnisses (W/L) beim Treiber-MOSFET und die
Verminderung desselben beim Zugriff-MOSFET. Mit anderen
Worten, die Gatebreite des Treiber-MOSFET wird groß, und die
Gatelänge desselben kurz gemacht, während die Gatebreite
des Zugriff-MOSFET klein und die Gate-Länge desselben lang
gemacht wird.
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Entsprechend der bekannten Technik, die vorangehend erwähnt
wurde, war es somit Praxis, daß (1) entweder die Gatebreite
des Treiber-MOSFET groß oder die Gatelänge des Zugriff-MOS-
FET lang gemacht wurde, und daß (2) entweder die Gatelänge
des Treiber-MOSFET kurz gemacht oder die Gatebreite des
Zugriff-MOSFET klein gemacht wurde. Wenn jedoch versucht
wird, diese Technik weiter zu entwickeln, ist mit dem
ersten Ansatz das Problem des Anwachsens der Chipgröße
verbunden, und das Problem, das im Zusammenhang mit dem
zweiten Ansatz auftaucht, ist eine Erhöhung der
Verfahrensvanationen, die ein Absenken der Durchbruchspannung
verursachen und zu der Betriebsinstabilität sowie zu einem
Absenken des Herstellungsergebnisses in großem Ausmaß führt.
Somit wird heutzutage angenommen, daß weder der Ansatz (1)
noch der Ansatz (2), die oben genannt wurden, helfen
können, das gewünschte Ergebnis zu erzielen, wenn sie im
Zusammenhang mit der bekannten Technik verwendet werden.
Zusammenfassung der Erfindung
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Es ist somit eine Aufgabe der Erfindung, diese bei
bekannten statischen Speicheranordnungen existierenden Probleme
zu überwinden, und eine verbesserte Speicheranordnung zu
schaffen, bei der die Betriebsstabilität der Speicherzellen
sichergestellt ist.
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Entsprechend einem Aspekt der Erfindung wird eine statische
Speicheranordnung mit einer Mehrzahl Speicherzellen
geschaffen, die jeweils enthalten:
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ein Paar Treiber-MOSFETs, deren Gateanschlüsse und
Drainanschlüsse über Kreuz verbunden sind, zwei Ladeelemente,
wovon jedes mit einer Leistungsquelle und dem Drain eines
jeden der Treiber-MOSFETS verbunden ist; und zwei Zugriffs-
MOSFETs, die jeweils zwischen dem Drainanschluß jedes der
Treiber-MOSFETs und jedem Paar Bitleitungen geschaltet sind
und deren Gateanschlüsse mit einer Wortleitung verbunden
sind, wobei die statische Speicheranordnung dadurch
gekennzeichnet ist, daß das Breiten/Längen-Ansichtsverhältnis
jedes Gates der Treiber-MOSFETs größer als jenes eines jeden
Gates der Zugriffs-MOSFETs ist; und
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das Verhältnis zwischen einem Verstärkungskoeffizient eines
jeden der Treiber-MOSFETs und eines Verstärkungskoeffizient
eines jeden der Zugriffs-MOSFETs größer als das Verhältnis
zwischen dem Ansichtsverhältnis eines jeden Gates des
Treiber-MOSFETs und dem Ansichtsverhältnis eines jeden Gates
der Zugriffs-MOSFETs ist.
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Um das Verstärkungskoeffizientenverhältnis zwischen dem
Treiber-MOSFETs und dem Zugriffs-MOSFETs größer als das
Verhältnis der Breite/Länge-Ansichtsverhältnisse dieser
Transistoren zu machen, gibt es verschiedene Mittel, welche
einschließen: z.B. (1) ein Mittel, bei dem die Dicke des
Gateoxidfilms jedes der Zugriffs-MOSFETs dicker als jene
eines jeden der Treiber-MOSFETs gebildet ist; (2) Mittel,
bei denen jeder der Transistoren in einer LDD-Konfiguration
(Lightly Doped Drain-Konfiguration; Leichtdotierte
Drainbauweise) oder einer DDD-Konfiguration (Double Diffused
Drain; Doppelt diffundierte Drain-Bauweise) ausgebildet ist
und die Verunreinigungskonzentration der Bereiche mit
niedriger Verunreinigungskonzentration der Zugriffs-MOSFETs
niedriger als jene der Bereiche mit niedriger
Verunreinigungskonzentration der Treiber-MOSFETs ist; und (3) ein
Mittel, bei dem einer oder beide der Source-/Drain-Bereiche
der Zugriffs-MOSFETs Verunreinigungskonzentrationen haben,
die niedriger als jene der Source-/Drain Bereiche der
Treiber-MOSFETs sind.
Kurze Beschreibung der Zeichnungen
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Die obengenannte und weitere Aufgaben, Merkmale und
Vorteile der Erfindung werden aus der folgenden Beschreibung
der bevorzugten Ausführungsformen der Erfindung, die im
Zusammenhang mit den beiliegenden Zeichnungen erläutert sind,
deutlich. In den Zeichnungen zeigt:
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Fig. 1 ein typisches Schaltdiagramm einer statischen
Speicherzelle;
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Fig. 2 ein Äquivalentschaltdiagramm eines Abschnitts der in
Fig. 1 gezeigten Schaltung;
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Fig. 3 eine Kurve, welche die
Eingabe-/Ausgabecharakteristiken der in Fig. 2 gezeigten Schaltung zeigt;
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Fig. 4 eine Schnittansicht einer Struktur der ersten
erfindungsgemäßen Ausführungs form;
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Fig. 5A bis 5D Schnittansichten der Struktur der ersten
erfindungsgemäßen Ausführungsform zur Darstellung des
Herstellungsverfahren;
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Fig. 6 eine Kurve, die den Zusammenhang zwischen den Dicken
der Gateoxidfilme der MOSFETs und den
Verfahrensverstärkungskoeffizienten derselben zeigt;
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Fig. 7 eine Schnittansicht einer Struktur einer zweiten
erfindungsgemäßen Ausführungsform;
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Fig. 8A bis 8D Schnittansichten der Struktur der zweiten
erfindungsgemäßen Ausführungsform, zur Darstellung
der Herstellungsschritte;
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Fig. 9 eine Kurve, die den Zusammenhang zwischen der Dosis
der Diffusionsschichten mit niedriger
Verunreinigungskonzentration der MOSFETs einer
LDD-Konfiguration und die Verfahrensverstärkungskoeffizienten
derselben zeigt;
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Fig. 10A bis 10C Schnittansichten einer Struktur einer
dritten erfindungsgemäßen Ausführungsform, zur
Darstellung der Herstellungsschritte;
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Fig. 11 eine Kurve, die den Zusammenhang zwischen der Dosis
der Ionenimplantationen und den
Stromzufuhrkapazitäten zeigt; und
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Fig. 12 eine Schnittansicht einer Struktur einer vierten
erfindungsgemäßen Ausführungsform zur Darstellung
der Herstellungsschritte.
Beschreibung der bevorzugten Ausführungsformen
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Nun werden einige der bevorzugten erfindungsgemäßen
Ausführungsformen unter Bezug auf die beiliegenden Zeichnungen
erläutert. Es sei angemerkt, daß durchgehend durch die
folgende Erläuterung ähnliche Bezugssymbole oder Nummern die
gleichen oder ähnliche Elemente in allen Figuren der
Zeichnungen bezeichnen.
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Fig. 4 ist eine Schnittansicht, die eine Zellenstruktur
einer ersten erfindungsgemäßen Ausführungsform zeigt. Die in
Fig. 4 gezeigte Struktur enthält einen p-Well 1, einen
Feldoxidfilm 2, einen Gate-Oxidfilm 3a und eine
Gateelektrode 4a eines Treiber-MOSFET, einen Gateoxidfilm 3b und
eine Gateelektrode 4b eines Zugriff-MOSFET und eine
Diffusionsschicht 5 vom n-Typ, die einen
Source-/Drain-Bereich
bildet. Wie in Fig. 4 gezeigt wird, ist die Dicke des
Gateoxidfilms 3d des Zugriff-MOSFET in dieser
Ausführungsform kleiner ausgebildet als jene des Gateoxidfilms 3a des
Treiber-MOSFET.
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Als nächstes wird ein Verfahren zur Herstellung der
Zellenstruktur der ersten erfindungsgemäßen Ausführungsform unter
Bezug auf die Figuren 5A bis 5D beschrieben. Als erstes
wird, wie es in Fig. 5A gezeigt ist, mit den herkömmlichen
Verfahren die nötigen Feldoxidfilme 2 für die
Vorrichtungsisolation auf dem p-Well 1 ausgebildet. Anschließend wird,
wie es in Fig. 5B gezeigt ist, der Gateoxidfilmvorläufer 3c
mit einer Dicke von 70 Å (7 nm) über der gesamten
Oberfläche mittels eines thermischen Oxidationsverfahrens
ausgebildet.
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Dann wird, wie es in Fig. 5C gezeigt ist, eine Fotoresist-
Schicht 8a auf den Gateoxidfilmvorläufer 3c aufgebracht,
und der Oxidfilm wird weggeätzt, nachdem die Fotoresist-
Schicht im Abschnitt des Zugriffs-MOSFET aufrechterhalten
wird.
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Anschließend wird der Fotoresist 8a entfernt und erneut die
thermische Oxidation durchgeführt, wodurch das Aufwachsen
eines Oxidfilms mit der nötigen Gateoxidfilmdicke von 180 Å
für den Treiber-MOSFET verursacht wird, und dann wird ein
Gateoxidfilm 3a ausgebildet, wie es in Fig. 5D gezeigt ist.
Demzufolge ist die Dicke des Gateoxidfilms 3b des Zugriff-
MOSFET in der Summe gleich 250 Å, nämlich aus der Dicke 70Å
des Gateoxidfilmvorläufers 3c und der Dicke 180 Å des
Gateoxidfilms 3a des Treiber-MOSFET.
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Als nächstes wird ein Film aus Polysilizium auf der sie
umgebenden Oberfläche abgelagert. Der Film wird mit einem
Muster versehen, die Gateelektroden 4a und 4b werden
ausgebildet, und eine Anordnung, wie sie in Fig. 4 gezeigt ist,
wird anschließend an das Durchführen der Ionenimplantation
und der thermischen Oxidationsverfahren ausgebildet.
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Nun wird das Ausmaß der Verbesserung des Zellenverhältnis
in der ersten Ausführungsform unter Bezug auf Fig. 6
erläutert.
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Fig. 6 ist eine Kurve, die zeigt, wie der
Verfahrensverstärkungskoeffizient K als ein Index der Fähigkeit des
MOSFET sich zu den Dicken des Gateoxidfilms verhält, und wobei
die Gateoxidfilmdicken auf der Abszisse und der
Verfahrensverstärkungskoeffizient auf der Ordinate angegeben ist. Bei
der ersten Ausführungsform ist die Dicke des Gateoxidfilms
3a des Treiber-MOSFET gleich 180 Å und jene des
Gateoxidfilms 3b des Zugriff-MOSFET gleich 250 Å, so daß der
Verfahrensverstärkungskoeffizient des Treiber-MOSFET in etwa
320 µS (Mikrosiemens) / V ist, und jener des
Zugriffs-MOSFET in etwa gleich 240 µS/V ist.
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Das Zellenverhältnis ist durch das Produkt des
Verfahrensverstärkungskoeffizenzverhältnisses und des
Gateansichtsverhältnisses gegeben, aber - wenn das Verhältnis des
Ansichtsverhältnisses der Gateelektrode 4a und jenes der
Gateelektrode 4b gleich 3 angenommen wird - wird das
Zellenverhältnis r gleich:
-
r = (320/240) x 3 = 4
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Da andererseits das Verhältnis in dem Fall, in dem der
Speicher mit derselben Gategröße wie bei der ersten
Ausführungsform entsprechend dem bekannten Verfahren gebildet
ist, gleich 3 ist, kann gesagt werden, daß die Verbesserung
des Zellenverhältnisses in dieser Ausführungsforrn 33%
beträgt.
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Fig. 7 ist eine Schnittansicht, die eine Struktur einer
zweiten erfindungsgemäßen Ausführungsforrn zeigt. Die
gezeigte Struktur ist ein MOSFET einer leicht dotierten
Drainstruktur (im Folgenden als "LDD-Struktur" bezeichnet)
der ausgebildet wurde, wobei der Tatsache Beachtung
geschenkt wurde, daß als einzige Charakteristiken der LDD-
Struktur die Stromzufuhrfähigkeit in Abhängigkeit der
Verunreinigungskonzentration des Bereichs mit niedriger
Verunreinigungskonzentration variiert. Bei dieser Struktur wird
die Verunreinigungskonzentration der Diffusionsschicht mit
niedriger Verunreinigungskonzentration des Zugriff-MOSFET
kleiner als die Verunreinigungskonzentration der
Diffusionsschicht mit niedriger Verunreinigungskonzentration des
Treiber-MOSFET bildet, und auf diese Art wird das
Verhältnis großgemacht.
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Die in Fig. 7 gezeigte Struktur enthält ein p-Well 1, einen
Feldoxidfilm 2, einen Gateoxidfilm 3, eine Gateelektrode 4a
des Treiber-MOSFET, eine Gateelektrode 4b des
Zugriffs-MOSFET, eine Diffusionsschicht vom n&spplus;-Typ 5, eine
Diffusionsschicht vom n&supmin;-Typ 6a, eine Diffusionsschicht vom n&supmin;&supmin;-Typ
6b und eine Seitenwand 7.
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Nun wird ein Verfahren zur Herstellung der Struktur der
zweiten erfindungsgemäßen Ausführungsform unter Bezug auf
die Figuren 8A bis 8C erläutert.
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Zunächst folgt die Herstellung bis zur Ausbildung der
Gateelektroden 4a und 4b derselben Prozedur wie bei dem
bekannten Herstellungsverfahren (siehe Fig. 8A). Dann wird unter
Verwendung der Gateelektroden als Masken die gesamte
Oberfläche der Ionenimplantation mit einer Dosis von 1 x
10¹³/cm&supmin;² ausgesetzt, so daß die
n&supmin;&supmin;-Typ-Diffusionsschichten 6b ausgebildet werden, und so daß die
Verunreinigungskonzentration derselben gleich jenen werden, die für die
Diffusionsschicht mit niedriger
Verunreinigungskonzentration des Zugriff-MOSFET benötigt werden (siehe Fig. 8B).
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Als nächstes wird ein Fotoresist 8a so aufgebracht, daß der
Fotoresist an einem Abschnitt des Zugriffs-MOSFET
verbleibt, wobei die n&supmin;-Typ-Diffusionsschichten 6a durch
Ionenimplantation mit einer Dosis von 2 x 10¹³/cm&supmin;²
ausgebildet werden, um so die niedrige Verunreinigungskonzentration
des Treiber-MOSFET zu ergeben. Somit wird die Dosis der n&supmin;-
Typ-Diffusionsschicht 6a gleich 3 x 10¹³/cm&supmin;².
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Nach der Entfernung des Fotoresist 8a wird dann die
Seitenwand 7 gebildet, und die n&spplus;-Typ-Diffusionsschicht 5 wird
durch Ionenimplantation mit hoher
Verunreinigungskonzentration ausgebildet, wodurch die Anordnung, wie sie in Fig. 7
gezeigt ist, erhalten wird.
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Als nächstes wird das Ausmaß der Verbesserung des
Zellenverhältnis bei der zweiten Ausführungsform unter Bezug auf
Fig. 9 erläutert.
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Fig. 9 ist eine Kurve, die den Zusammenhang zeigt, den die
Stromzufuhrfähigkeit des MOSFET mit der LDD-Struktur und
die Verunreinigungskonzentration der Diffusionsschicht mit
niedriger Verunreinigungskonzentration haben. Das Ausmaß
der Verunreinigungsionenimplantation in die
Diffusionsschicht mit niedriger Verunreinigungskonzentration ist
durch die Abszisse gegeben, und der
Verfahrensverstärkungskoeffizient K ist durch die Ordinate gegeben.
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Bei der obengenannten zweiten Ausführungsform ist die
Ionenimplantationsdosis der n&supmin;-Diffusionsschicht 6a des
Treiber-MOSFET gleich 3 x 10¹³/cm², und die
Ionenimplantationsdosis der n&supmin;&supmin;-Typ-Diffusionsschicht 6b des Zugriff-MOSFET
gleich 1 x 10¹³/cm&supmin;², so daß der
Verfahrensverstärkungskoeffizient K des Treiber-MOSFET gleich 347 S/V ist, und
jener des Zugriff-MOSFET gleich 220 µS/V ist.
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Hier sei angenommen, daß das Verhältnis der
Ansichtsverhältnisse der Gateelektroden 4a und 4b gleich 3 ist, so daß
das Zellenverhältnis r gleich
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r = (347/220) x 3 = 4,7
-
wird. Das heißt, daß die Verbesserung im Zellenverhältnis
57% im Vergleich mit dem Verhältnis 3 beim Stand der
Technik ist.
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Fig. 10C zeigt eine Schnittansicht, die eine Zellenstruktur
einer dritten erfindungsgemäßen Ausführungsform zeigt, und
die Figuren 10A und 10B sind Schnittansichten der Struktur
zur Darstellung der Herstellungsschritte.
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Wie es in Fig. 10A gezeigt ist, wird, nachdem der
Gateoxidfilm 3 teilweise entfernt wurde, polykristallines Silizium
abgelagert, gefolgt von der Dotierung mit Verunreinigungen
und der Musterausbildung, wodurch die Gateelektrode 4b des
Zugriff-MOSFET, und eine polykristalline
Siliziumzwischenverbindung 4, die mit der Gateelektrode des Treiber-MOSFET
(nicht gezeigt) verbunden ist, und mit einem Ende Kontakt
mit der n-Typ-Diffusionsschicht 9 auf dem Substrat steht,
ausgebildet werden.
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Als nächstes wird auf der Seite der Source-Drain-Bereiche
des Zugriff-MOSFET, die mit der Gateelektrode des Treiber-
MOSFET verbunden ist, d.h. in einem Bereich der
Speicherknotenseite, der Fotoresist 8b ausgebildet, gefolgt durch
die Ionenimplantation mit Arsen (As) bei einer
Beschleunigungsenergie von 50 kev und einer Dosis von 5 x 10¹&sup5;/cm²,
wodurch die n&spplus;-Typ-Diffusionsschichten 5 ausgebildet
werden, die als ein Source-Drain-Bereich auf der
Bitleitungsseite des Zugriff-MOSFET und als ein Source-Drain-Bereich
(nicht gezeigt) des Treiber-MOSFET dienen.
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Dann wird, nachdem, wie es in Fig. 10B gezeigt ist, der
Fotoresist 8b entfernt wurde, die Ionenimplantation mit As
erneut mit einer Beschleunigungsenergie van 50 keV und
einer Dosis von 5 x 10¹&sup4;/cm² ausgeführt, wodurch eine n&supmin;-Typ-
Diffusionsschicht 6a als ein Source-/Drainbereich des
Zugriffs-MOSFET auf der Speicherknotenseite gebildet wird.
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Anschließend wird ein Zwischenschichtisolierungsfilm 10
ausgebildet und - nach Ausbildung von Kontaktierlöchern in
diesem - werden Polysilizium-Zwischenverbindungen 11, die
Hochwiderstandselemente und Speicherknotenabschnitte
verbinden, ausgebildet, und ebenfalls werden ein
Zwischenschichtisolierfilm 12 und eine Aluminium-Zwischenverbindung
13 Al, welche eine Bitleitung bildet, ausgebildet.
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Bei der dritten Ausführungsform ist unter der Annahme, daß
die Verunreinigungskonzentrationen der
n-Typ-Diffusionsschicht 9, der n&spplus;-Typ-Diffusionsschicht 5 bzw. der n&supmin;-Typ-
Diffusionsschicht 6a jeweils gleich A, B und C sind, die
Beziehung B » A ≥ C erfüllt. Somit ist die
Verunreinigungskonzentration des Source-/Drain-Bereichs auf der
Speicherknotenseite des Zugriff-MOSFET vermindert, wodurch die
Stromzufuhrfähigkeit dieses Transistors vermindert ist. An
dieser Stelle sei jedoch angemerkt, daß, obwohl die
Verunreinigungskonzentration in diesem Bereich exzessiv
abgesenkt wird, das Zellenverhältnis besser wird, aber der
Widerstandswert hoch wird, wodurch die Geschwindigkeit des
Datenschreibens abgesenkt wird, was bedeutet, daß eine
Grenze in der Absenkung der Verunreinigungskonzentration
vorliegt.
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Nun wird das Ausmaß der Verbesserung im Zellenverhältnis
bei der dritten Ausführungsform unter Bezug auf Fig. 11
erläutert. Wie Fig. 11 zeigt, wird, wenn die Dosis der
Ionenimplantation eines der Source-Drain-Bereiche des
Zugriff-MOSFET von 5 x 10¹&sup5;/cm² auf 5 x 10¹&sup4;/cm² abgesenkt
wird, die Stromzufuhrfähigkeit des Zugriff-MOSFET um 84%
abgesenkt. Das führt zu einem Zellenverhältnis von:
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r = 3/0,84 = 3,57
-
was bedeutet, daß die Verbesserung im Zellenverhältnis 19%
im Vergleich mit dem Verhältnis 3 des Standes der Technik
beträgt.
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Fig. 12C ist eine Schnittansicht, die eine Zellenstruktur
einer vierten erfindungsgemäßen Ausführungsform zeigt, die
Figuren 12A und 12B zeigen Schnittansichten der Struktur,
die die Herstellungsschritte derselben darstellen. Diese
Ausführungsform bezieht sich auf ein Beispiel, bei dem der
Source-/Drainbereich auf die Bitleitungsseite des Zugriff-
MOSFET und der Source-/Drain-Bereich des Treiber-MOSFET in
LDD-Konfiguration ausgebildet sind.
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Wie in Fig. 12A gezeigt wird, werden eine Gateelektrade 4b
des Zugriff-MOSFET und eine polykristalline
Siliziumzwischenverbindung 4, die mit der Gateelektrode des Treiber-
MOSFET verbunden ist, ausgebildet, und anschließend wird
eine n&supmin;-Typ-Diffusionsschicht 6a durch Ionenimplantation
von Phosphor (P) mit einer Beschleunigungsenergie von 35
keV und einer Dosis von 3 x 10¹³/cm² ausgebildet.
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Als nächstes wird eine Seitenwand 7 auf jedem der
Seitenwandabschnitte der Gateelektrode 4b und der Gateelektrode
des Treiber-MOSFET, die in den Zeichnungen nicht gezeigt
ist, ausgebildet, und ein Fotoresist 8b wird auf dem
Source-Drainbereich der Speicherknotenseite desselben
gebildet. Dann wird Arsen (As) mit einer
Beschleunigungsenergie von 50 keV und einer Dosis von 5 x 10¹&sup5;/cm²
implantiert, wobei eine n&spplus;-Typ-Diffusionsschicht 5 als ein
Source-Drain-Bereich auf der Bitleitungsseite des Zugriff-
MOSFET und ein Source-Drain-Bereich des Treiber-MOSFET
gebildet werden, wie es in Fig. 12B gezeigt ist. Anschließend
wird der Fotoresist 8b entfernt, wie es in Fig. 12C
dargestellt ist.
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Die anschließenden Schritte sind diesselben wie jene der
bereits erläuterten Ausführungsformen.
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Die vorangehende Beschreibung war auf bevorzugte
Ausführungsformen gerichtet, aber sie ist nicht auf diese
Ausführungsformen beschränkt. Z.B. kann die erste Ausführungsform
unter Verwendung eines Nitritfilms als Gateisolierfilm für
den Treiber-MOSFET abgeändert werden, während als
Gateisolierfilm für den Zugriff-MOSFET der Oxidfilm beibehalten
wird (in diesem Fall können die Dicken der Gateisolierfilme
der zwei Transistoren in etwa einander gleich sein). Auch
die zweite Ausführungsform kann durch Annahme einer
Doppeldiffusion-Drainstruktur (die sog. "DDD-Struktur) anstelle
des MOSFET mit der LDD-Struktur abgeändert werden.
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Außerdem ist es möglich, die dritte Ausführungsform so
abzuändern, daß der Source-/Drain-Bereich der
Bitleitungsseite durch eine n&supmin;-Typ-Diffusionsschicht gebildet wird
(wobei die Speicherknotenseite als ein
n&spplus;-Typ-Diffusionsschicht gebildet ist), oder es ist möglich, die
Verunreinigungskonzentrationen der Source-/Drain-Bereiche sowohl der
Bitleitungsseite als auch der Speicherknotenseite
abzusenken (in welchem Fall der Source-/Drain-Bereich auf einer
Seite durch einen Bereich gebildet ist, dessen
Verunreinigungskonzentration höher als die
Verunreinigungskonzentration des Source-/Drain-Bereichs der anderen Seite ist,
welche zu dem Bereich mit niedriger
Verunreinigungskonzentration gebildet ist). Die vierte Ausführungsform kann auch
abgeändert werden, um so die Verunreinigungskonzentration
der n&supmin;-Typ-Diffusionsschicht der LDD-Struktur an der
Bitleitungsseite von jener der n&supmin;-Typ-Diffusionsschicht
unterschiedlich zu machen, welche als Source-/Drain-Bereich der
Speicherknotenseite dient.
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Hier wird der Einfluß betrachtet, den die obengenannte
Modifikation der vierten Ausführungsform in Bezug auf die
Verschlechterung durch heiße Ladungen oder
Unterdrückungseffekte hat. Im allgemeinen werden, wenn die
LDD-Konfiguration angenommen wird, um mit heißen Ladungen in der MOSFET
zurechtzukommen, die Diffusionsschichten mit gleichen
Konzentrationen jeweils an beiden Seiten des
Source-Drain-Bereich vorgesehen, wobei die Verunreinigungskonzentration
der n&supmin;-Typ-Diffusionsschicht eine optimale Konzentration in
Abhängigkeit der Anordnungsdimension ist. Bei der
obengenannten Modifikation jedoch wird die
Verunreinigungskonzentration der n&supmin;-Typ-Diffusionsschicht der Bitleitungsseite
angesichts der Handhabung der heißen Ladungen bestimmt, wie
es vorangehend erwähnt wurde, und die
Verunreinigungskonzentration des Source-/Drain-Bereichs der
Speicherknotenseite wird bestimmt, wobei der Betriebsstabilität und der
Betriebsgeschwindigkeit der Speicherzelle Rechnung getragen
wird.
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Zunächst werden im Auslesemodus alle Bitleitungen in den H-
Pegel gebracht, so daß die Bitleitungsseiten in beiden
Zugriffs-MOSFETs zu Drains werden. In diesem Fall sind die
Drains in der LDD-Konfiguration, wobei die Struktur
diesselbe sein kann, wie jene beim Stand der Technik angesichts
der heißen Ladungen. Als nächstes werden im Schreibmodus,
in dem der Speicherknoten in dem L-Pegel und die Bitleitung
in dem H-Pegel ist, die Bitleitungsseiten zu Drains, so daß
das gleiche wie im obengenannten Auslesemodus gilt, und
wobei andererseits die Speicherknotenseite zu Drains werden,
wobei der Strom, welcher in dem Zugriffs-MOSFET fließt, die
Ladung ist, die in der Kapazität auf der
Speicherknotenseite angesammelt wurde, so daß heiße Ladungen im
wesentlichen nicht berührt werden. Deshalb kann, auch wenn die
obengenannte Modifikation auf eine miniaturisierte oder
herunterskalierte Struktur angewendet wird, die
Verunreinigungskonzentration von Source-Drain auf der
Speicherknotenseite unabhängig von der Konzentration bestimmt werden, die
normalerweise zum Handhaben von heißen Ladungen in Betracht
gezogen wird.
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Wie vorangehend erläutert wurde, ist erfindungsgemäß das
Zellenverhältnis der Speicherzelle größer als das
Verhältnis der Ansichtsverhältnisse des Treiber-MOSFET und des
Zugriffs-MOSFETs, und im Ergebnis ist es möglich, die
Stabilität der Speicherzelle zu erhöhen, ohne die Notwendigkeit
der Erhöhung der Chipgröße und ohne Verlust bei der
Herstellung und der Betriebstoleranzen.
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Desweiteren sei angemerkt, daß erfindungsgemäß nicht nur
bei den zweiten bis vierten Ausführungsformen, sondern auch
bei der ersten Ausführungsform die Schwellenspannung VT des
Zugriff-MOSFET nahezu ohne Änderung gegenüber jener der
bekannten Struktur ist. Dies hat einen beachtlichen Einfluß
auf die Betriebsstabilität aus einem anderen Aspekt. Um die
Stromzufuhrfähigkeit des Zugriff-MOSFET zu senken, kann
z.B. versucht werden, die Kanaldotierung durchzuführen,
aber in einem solchen Fall wird die Schwellenspannung VT
sehr groß. Somit wird der H-Pegel der Speicherzelle sofort
nach dem Schreiben abgesenkt, so daß, beim Auslesen ohne
Ablauf einer hinreichenden Zeit nach dem Schreiben die
Gefahr der Dateninversion der Speicherzelle besteht.
Erfindungsgemäß jedoch tritt, da die Stromzufuhrfähigkeit
abgesenkt wird, wobei die Schwellenspannung im wesentlichen so
bleibt wie beim Stand der Technik, das Problem der
Inversion der Speicherzelle nicht auf.
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In den vergangenen Jahren sind die Dichte der
Halbleiterspeicher und ihre Kapazität ständig erhöht worden, und zur
Verbesserung desselben besteht Bedarf nach weiter
verbesserter Technologie für die Herstellung miniaturisierter
Strukturen. Kürzlich kann der Trend gesehen werden, daß
angesichts der Grenzen der optischen Lithographie die
Verfahrenspräzisian nicht in dem großen Ausmaß verbessert werden
kann wie bisher. Deshalb besteht gesteigerte Notwendigkeit
in der Technik, den asymmetrischen Charakter der statischen
Speicherzellen zu erzielen, was inhärent einen sehr genauen
symmetrischen Charakter verlangt, und damit verbunden wird
die Verbesserung des Zellenverhältnis sehr wichtig, was die
Stabilität der Speicherzellen sicherstellt. Die Erfindung
wurde gemacht, um den Bedarf und die Notwendigkeit, die
oben ausgedrückt wurden, zu erfüllen, und sie wird
betrachtet, als großer Beitrag zum Fortschritt der Technik der
zugehörigen Industrie.
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Während die Erfindung in ihren bevorzugten
Ausführungsformen beschrieben wurde, ist zu verstehen, daß die
verwendeten Worte zur Beschreibung und nicht der Beschränkung
dienen, und daß Änderungen innerhalb des Wirkungskreises der
beiliegenden Ansprüche vorgenommen werden können, ohne von
dem wahren Rahmen der Erfindung abzuweichen.