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JP2001203347A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2001203347A
JP2001203347A JP2000008998A JP2000008998A JP2001203347A JP 2001203347 A JP2001203347 A JP 2001203347A JP 2000008998 A JP2000008998 A JP 2000008998A JP 2000008998 A JP2000008998 A JP 2000008998A JP 2001203347 A JP2001203347 A JP 2001203347A
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JP
Japan
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film
semiconductor device
region
manufacturing
insulating film
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JP2000008998A
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Inventor
Kiyoshi Mori
喜代志 森
Akinobu Teramoto
章伸 寺本
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 ＭＯＳトランジスタを含む半導体装置の製造
方法に関し、ＤＲＡＭの製造プロセスなどに伴う熱処理
を経た後に、所望の特性を発揮するＭＯＳトランジスタ
を製造することを目的とする。 【解決手段】 シリコン基板１０に分離領域１２を設け
て、ＮＭＯＳトランジスタを形成すべきＮＭＯＳ領域
と、ＰＭＯＳトランジスタを形成すべきＰＭＯＳ領域と
を設ける。シリコン基板１０の上にゲート絶縁膜用のシ
リコン酸化膜１４およびアモルファスシリコン膜１６を
形成する。ＮＭＯＳ領域にＮ型不純物を注入する（図１
（Ａ））。アモルファスシリコン膜１６の上にＷＳｉ膜
２２を形成し、ＰＭＯＳ領域にのみＮ型不純物を注入す
る（図１（Ｃ））。ＷＳｉ膜２２の上にシリコン酸化膜
２８およびシリコン窒化膜３０を形成した後、エッチン
グによってゲート電極を形成する（図１（Ｅ））。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に、ＭＯＳ（Metal Oxide Semi
conductor）トランジスタを含む半導体装置と、そのよ
うな半導体装置の製造に好適な製造方法とに関する。
【０００２】
【従来の技術】図４は、従来のＭＯＳトランジスタの製
造方法および構造を説明するための断面図を示す。図４
に示す製造方法は、タングステンシリサイド（ＷＳｉ）
とポリシリコンとの積層膜をゲート電極内に有するＭＯ
Ｓトランジスタ、すなわち、WSi-Polycide構造のＭＯＳ
トランジスタを形成するための方法であり、かつ、同一
基板上にＮＭＯＳトランジスタとＰＭＯＳトランジスタ
とを隣接して形成するための方法である。
【０００３】図４（Ａ）に示すように、従来の製造方法
では、先ず、シリコン基板１０に、酸化膜などの絶縁膜
により、深さ４０００オングストロームの分離領域１２
が形成される。分離領域１２は、ＮＭＯＳトランジスタ
を形成すべきＮＭＯＳ領域や、ＰＭＯＳトランジスタを
形成すべきＰＭＯＳ領域が、シリコン基板１０上でそれ
ぞれ区分されるように形成される（ステップ１）。シリ
コン基板１０は、ＮＭＯＳ領域がＰ型半導体となり、か
つ、ＰＭＯＳ領域がＮ型半導体となるように調整される
（ステップ２）。シリコン基板１０の表面に、後にゲー
ト絶縁膜となるシリコン酸化膜１４が、４０オングスト
ロームの膜厚で形成される（ステップ３）。シリコン酸
化膜１４の上層に、減圧ＣＶＤの手法でポリシリコンが
堆積される。その結果、１０００オングストロームの膜
厚を有するポリシリコン膜１６が形成される（ステップ
４）。ポリシリコン膜１６の上層に、ＮＭＯＳ領域を露
出させ、かつ、ＰＭＯＳ領域を覆うレジスト膜１８がパ
ターニングされる（ステップ５）。レジスト膜１８をマ
スクとして、ポリシリコン膜１６のＮＭＯＳ領域に、８
×１０15atom/cm2の密度で、かつ、１０keVのエネルギ
ーで、Ｎ型不純物であるＰ（リン）が注入される（ステ
ップ６）。
【０００４】図４（Ｂ）に示すように、ポリシリコン膜
１６の上層には、次に、ＰＭＯＳ領域を露出させ、か
つ、ＮＭＯＳ領域を覆うレジスト膜２０がパターニング
される（ステップ７）。レジスト膜２０をマスクとし
て、ポリシリコン膜１６のＰＭＯＳ領域に、６×１０15
atom/ cm2の密度で、かつ、１０keVのエネルギーで、Ｐ
型不純物であるＢＦ2が注入される（ステップ８）。
【０００５】図４（Ｃ）に示すように、ポリシリコン膜
１６の上層には、１０００オングストロームの膜厚を有
するＷＳｉ膜２２が形成される（ステップ９）。ＷＳｉ
膜２２の上層に、ＮＭＯＳ領域を露出させ、かつ、ＰＭ
ＯＳ領域を覆うレジスト膜２４がパターニングされる
（ステップ１０）。レジスト膜２４をマスクとして、Ｗ
Ｓｉ膜２２のＮＭＯＳ領域に、２×１０15atom/cm2の密
度で、かつ、３０keVのエネルギーで、Ｎ型不純物であ
るＰ（リン）が注入される（ステップ１１）。
【０００６】図４（Ｄ）に示すように、ＷＳｉ膜２２の
上層には、次に、ＰＭＯＳ領域を露出させ、かつ、ＮＭ
ＯＳ領域を覆うレジスト膜２６がパターニングされる
（ステップ１２）。レジスト膜２６をマスクとして、Ｗ
Ｓｉ膜２２のＰＭＯＳ領域に、４×１０15atom/ cm2の
密度で、かつ、１０keVのエネルギーで、Ｐ型不純物で
あるＢが注入される（ステップ１３）。
【０００７】図４（Ｅ）に示すように、ＷＳｉ膜２２の
上層には、１０００オングストロームの膜厚でシリコン
酸化膜２８が形成される（ステップ１４）。更に、シリ
コン酸化膜２８の上層に、５００オングストロームの膜
厚でシリコン窒化膜３０が形成される（ステップ１
５）。シリコン窒化膜３０の上にはレジスト膜３２が形
成される。レジスト膜３２は、写真製版によりゲート電
極の形状にパターニングされる（ステップ１６）。
【０００８】図４（Ｆ）に示すように、シリコン窒化膜
３０は、レジスト膜３２をマスクとするエッチングによ
って、ゲート電極の形状にパターニングされる（ステッ
プ１７）。パターニングされたシリコン窒化膜３０をマ
スクとして異方性エッチングが行われることにより、シ
リコン酸化膜２８、ＷＳｉ膜２２、ポリシリコン膜１
６、およびシリコン酸化膜１４が順次ゲート電極の形状
にパターニングされる（ステップ１８）。シリコン基板
のＮＭＯＳ領域には、ＬＤＤ（Lightly Doped Drain)領
域を形成するためのＮ型不純物が注入される。一方、シ
リコン基板のＰＭＯＳ領域には、同様の目的でＰ型不純
物が注入される（ステップ１９）。シリコン酸化膜など
の絶縁膜をウェハ全面に堆積させ、その絶縁膜に異方性
エッチングを施すことにより、ゲート電極の側壁を保護
するためのサイドウォール３２が形成される（ステップ
２０）。シリコン基板のＮＭＯＳ領域にＮ型不純物が注
入され、ＮＭＯＳトランジスタのソースドレイン領域が
形成される。また、シリコン基板のＰＭＯＳ領域にＰ型
不純物が注入され、ＰＭＯＳトランジスタのソースドレ
イン領域が形成される（ステップ２１）。
【０００９】上述の如く、従来の製造方法では、ポリシ
リコン膜１６およびＷＳｉ膜２２の双方にＮ型不純物
（Ｐなど）、またはＰ型不純物（ＢやＢＦ2など）が注
入される。これらの不純物は、後に所定の熱処理が行わ
れることにより活性化して、電気伝導に大きく寄与し得
る状態となる。
【００１０】
【発明が解決しようとする課題】ところで、近年では、
情報処理の多様化に伴って、半導体メモリとロジックＬ
ＳＩとを組み合わせたシステムＬＳＩの開発が進められ
ている。例えば、ＤＲＡＭ（Dynamic Random Access Me
mory）とロジックＬＳＩとを組み合わせたｅＤＲＡＭ
は、高速で大容量の画像処理を行い得るシステムＬＳＩ
として知られている。
【００１１】ＤＲＡＭとロジックＬＳＩとを組み合わせ
てシステムＬＳＩ（ｅＤＲＡＭ）を製造する工程では、
そのシステムＬＳＩに含まれるＭＯＳトランジスタが形
成された後、数多くの熱処理が行われることがある。そ
れらの熱処理の過程では、ＭＯＳトランジスタのゲート
電極に含まれる不純物がゲート絶縁膜などに拡散して、
ゲート電極中の不純物濃度が低下することがある。
【００１２】ゲート電極中の不純物濃度が低下したり、
或いは、ゲート電極中の不純物が非活性状態のまま維持
されたりすると、ゲート電極中に占める空乏層の割合が
過大となる現象、すなわち、いわゆるゲート電極の空乏
化が起きる。ゲート電極中の不純物の拡散、或いはゲー
ト電極の空乏化は、ＭＯＳトランジスタの特性を変化さ
せる原因となる。このため、従来の方法は、特にシステ
ムＬＳＩの製造に適用された場合に、ＭＯＳトランジス
タの特性を変動させ易いという問題を有していた。
【００１３】本発明は、上記のような課題を解決するた
めになされたもので、ＤＲＡＭの製造プロセスなどに伴
う熱処理を経た後に、所望の特性を発揮することのでき
るＭＯＳトランジスタを提供することを第１の目的とす
る。また、本発明は、上記のＭＯＳトランジスタを製造
するための製造方法を提供することを第２の目的とす
る。
【００１４】
【課題を解決するための手段】請求項１記載の発明は、
ＭＯＳトランジスタを含む半導体装置であって、シリコ
ン基板と、前記シリコン基板の上に形成されたゲート絶
縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極
とを備え、前記ゲート電極は、前記ゲート絶縁膜の上に
形成されたアモルファスシリコン膜と、前記アモルファ
スシリコン膜の上に形成されたタングステンシリサイド
膜と、前記タングステンシリサイド膜の上に形成された
絶縁膜とを備えることを特徴とするものである。
【００１５】請求項２記載の発明は、請求項１記載の半
導体装置であって、前記シリコン基板は、ＮＭＯＳトラ
ンジスタを形成する領域として分離酸化膜で区分された
ＮＭＯＳ領域を備え、前記ＮＭＯＳ領域では、前記ゲー
ト電極にＮ型不純物が含有され、前記Ｎ型不純物は、主
として前記アモルファスシリコン膜の中に含まれている
ことを特徴とするものである。
【００１６】請求項３記載の発明は、請求項１または２
記載の半導体装置であって、前記シリコン基板は、ＰＭ
ＯＳトランジスタを形成する領域として分離酸化膜で区
分されたＰＭＯＳ領域を備え、前記ＰＭＯＳ領域では、
前記ゲート電極にＰ型不純物が含有され、前記Ｐ型不純
物は、主として前記タングステンシリサイド膜の中に含
まれていることを特徴とするものである。
【００１７】請求項４記載の発明は、請求項１乃至３の
何れか１項記載の半導体装置であって、前記アモルファ
スシリコン膜と、前記タングステンシリサイド膜との間
に、２０〜４０オングストロームの膜厚で、窒化膜、或
いは窒素化合物の膜を備えることを特徴とするものであ
る。
【００１８】請求項５記載の発明は、請求項１乃至４の
何れか１項記載の半導体装置であって、前記ゲート絶縁
膜は、酸化窒化膜であることを特徴とするものである。
【００１９】請求項６記載の発明は、ＭＯＳトランジス
タを含む半導体装置の製造方法であって、シリコン基板
に分離領域を設けて、ＭＯＳトランジスタを形成すべき
複数のＭＯＳ領域を区分するステップと、前記シリコン
基板の上にゲート絶縁膜用の第１絶縁膜を形成するステ
ップと、前記第１絶縁膜の上にアモルファスシリコン膜
を形成するステップと、前記アモルファスシリコン膜の
上にタングステンシリサイド膜を形成するステップと、
前記タングステンシリサイド膜の上に第２絶縁膜を形成
するステップと、前記第１絶縁膜、前記アモルファスシ
リコン膜、前記タングステンシリサイド膜、および前記
第２絶縁膜を、ゲート電極の形状に加工するステップ
と、を含むことを特徴とするものである。
【００２０】請求項７記載の発明は、請求項６記載の半
導体装置の製造方法であって、前記複数のＭＯＳ領域
は、ＮＭＯＳトランジスタを形成するためのＮＭＯＳ領
域を含み、前記タングステンシリサイド膜は、前記アモ
ルファスシリコン膜の前記ＮＭＯＳ領域にＮ型不純物が
注入された後に形成され、前記第２絶縁膜は、前記タン
グステンシリサイド膜のＮＭＯＳ領域に、Ｎ型不純物が
注入されていない状態で形成されることを特徴とするも
のである。
【００２１】請求項８記載の発明は、請求項７記載の半
導体装置の製造方法であって、前記Ｎ型不純物が前記ア
モルファスシリコン膜に注入された後に、前記シリコン
基板に、加熱炉により、８００〜８５０℃の熱処理を施
すステップを更に含むことを特徴とするものである。
【００２２】請求項９記載の発明は、請求項６または７
記載の半導体装置の製造方法であって、前記複数のＭＯ
Ｓ領域は、ＰＭＯＳトランジスタを形成するためのＰＭ
ＯＳ領域を含み、前記タングステンシリサイド膜は、前
記アモルファスシリコン膜の前記ＰＭＯＳ領域にＰ型不
純物が注入されていない状態で形成され、前記第２絶縁
膜は、前記タングステンシリサイド膜のＰＭＯＳ領域
に、Ｐ型不純物が注入された後に形成されることを特徴
とするものである。
【００２３】請求項１０記載の発明は、請求項９記載の
半導体装置の製造方法であって、前記Ｐ型不純物が前記
タングステンシリサイド膜に注入された後に、前記シリ
コン基板に、ランプ加熱により、９５０〜１０００℃の
熱処理を施すステップを更に含むことを特徴とするもの
である。
【００２４】請求項１１記載の発明は、請求項６乃至１
０の何れか１項記載の半導体装置の製造方法であって、
前記アモルファスシリコン膜と、前記タングステンシリ
サイド膜との間に、ランプ加熱の手法で、２０〜４０オ
ングストロームの膜厚を有する窒化膜を形成するステッ
プを更に含むことを特徴とするものである。
【００２５】請求項１２記載の発明は、請求項６乃至１
０の何れか１項記載の半導体装置の製造方法であって、
前記アモルファスシリコン膜と、前記タングステンシリ
サイド膜との間に、Ｎ注入の手法で、２０〜４０オング
ストロームの膜厚を有する窒化化合物の膜を形成するス
テップを更に含むことを特徴とするものである。
【００２６】請求項１３記載の発明は、請求項６乃至１
２の何れか１項記載の半導体装置の製造方法であって、
前記第１絶縁膜を形成するステップは、Ｏ2とＮＯとの
混合ガス、或いはＯ2とＮ2Ｏとの混合ガスを用いて酸化
窒化膜を形成するステップを含むことを特徴とするもの
である。
【００２７】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【００２８】実施の形態１．図１は、本発明のＭＯＳト
ランジスタの製造方法および構造を説明するための断面
図を示す。図１に示す製造方法は、WSi-Polycide構造の
ＭＯＳトランジスタを形成するための方法であり、か
つ、同一基板上にＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタとを隣接して形成するための方法である。本実
施形態の製造方法は、ポリシリコン膜１６のＰＭＯＳ領
域にＰ型不純物を注入するステップ（図４におけるステ
ップ７，８）、およびＷＳｉ膜２２のＮＭＯＳ領域にＮ
型不純物を注入するステップ（図４におけるステップ１
０，１１）が省略される点を除き、図４を参照して説明
した従来の方法と同様である。
【００２９】図１（Ａ）に示すように、本実施形態の製
造方法では、先ず、シリコン基板１０に、酸化膜などの
絶縁膜により、深さ４０００オングストロームの分離領
域１２が形成される。分離領域１２は、ＮＭＯＳトラン
ジスタを形成すべきＮＭＯＳ領域や、ＰＭＯＳトランジ
スタを形成すべきＰＭＯＳ領域が、シリコン基板１０上
でそれぞれ区分されるように形成される（ステップ
１）。シリコン基板１０は、ＮＭＯＳ領域がＰ型半導体
となり、かつ、ＰＭＯＳ領域がＮ型半導体となるように
調整される（ステップ２）。シリコン基板１０の表面
に、後にゲート絶縁膜となるシリコン酸化膜１４が、４
０オングストロームの膜厚で形成される（ステップ
３）。シリコン酸化膜１４の上層に、減圧ＣＶＤの手法
でポリシリコンが堆積される。その結果、１０００オン
グストロームの膜厚を有するポリシリコン膜１６が形成
される（ステップ４）。ポリシリコン膜１６の上層に、
ＮＭＯＳ領域を露出させ、かつ、ＰＭＯＳ領域を覆うレ
ジスト膜１８がパターニングされる（ステップ５）。レ
ジスト膜１８をマスクとして、ポリシリコン膜１６のＮ
ＭＯＳ領域に、８×１０15atom/cm2の密度で、かつ、１
０keVのエネルギーで、Ｎ型不純物であるＰ（リン）が
注入される（ステップ６）。
【００３０】図１（Ｂ）に示すように、ポリシリコン膜
１６の上層には、１０００オングストロームの膜厚を有
するＷＳｉ膜２２が形成される（ステップ９）。上述の
如く、本実施形態においては、ポリシリコン層１６のＰ
ＭＯＳ領域に不純物が注入されていない状態で、その表
面にＷＳｉ膜２２が形成される。
【００３１】図１（Ｃ）に示すように、ＷＳｉ膜２２の
上層には、ＰＭＯＳ領域を露出させ、かつ、ＮＭＯＳ領
域を覆うレジスト膜２６がパターニングされる（ステッ
プ１２）。レジスト膜２６をマスクとして、ＷＳｉ膜２
２のＰＭＯＳ領域に、８×１０15atom/ cm2の密度で、
かつ、１０keVのエネルギーで、Ｐ型不純物であるＢが
注入される（ステップ１３）。
【００３２】図１（Ｄ）に示すように、ＷＳｉ膜２２の
上層には、１０００オングストロームの膜厚でシリコン
酸化膜２８が形成される（ステップ１４）。上述の如
く、本実施形態においては、ＷＳｉ膜２２のＮＭＯＳ領
域に不純物が注入されていない状態で、その表面にシリ
コン酸化膜２８が形成される。シリコン酸化膜２８の上
層には、５００オングストロームの膜厚でシリコン窒化
膜３０が形成される（ステップ１５）。シリコン窒化膜
３０の上にはレジスト膜３２が形成される。レジスト膜
３２は、写真製版によりゲート電極の形状にパターニン
グされる（ステップ１６）。
【００３３】図１（Ｅ）に示すように、シリコン窒化膜
３０は、レジスト膜３２をマスクとするエッチングによ
って、ゲート電極の形状にパターニングされる（ステッ
プ１７）。パターニングされたシリコン窒化膜３０をマ
スクとして異方性エッチングが行われることにより、シ
リコン酸化膜２８、ＷＳｉ膜２２、ポリシリコン膜１
６、およびシリコン酸化膜１４が順次ゲート電極の形状
にパターニングされる（ステップ１８）。
【００３４】図１（Ｆ）に示すように、シリコン基板の
ＮＭＯＳ領域には、ＬＤＤ（Lightly Doped Drain)領域
を形成するためのＮ型不純物が注入される。一方、シリ
コン基板のＰＭＯＳ領域には、同様の目的でＰ型不純物
が注入される（ステップ１９）。シリコン酸化膜などの
絶縁膜をウェハ全面に堆積させ、その絶縁膜に異方性エ
ッチングを施すことにより、ゲート電極の側壁を保護す
るためのサイドウォール３２が形成される（ステップ２
０）。シリコン基板のＮＭＯＳ領域にＮ型不純物が注入
され、ＮＭＯＳトランジスタのソースドレイン領域が形
成される。また、シリコン基板のＰＭＯＳ領域にＰ型不
純物が注入され、ＰＭＯＳトランジスタのソースドレイ
ン領域が形成される（ステップ２１）。上述した一連の
処理が実行されることにより、本実施形態のＭＯＳトラ
ンジスタが形成される。
【００３５】上述の如く、本実施形態の製造方法では、
ＮＭＯＳトランジスタのゲート電極に注入すべきＮ型不
純物（Ｐ）が、ポリシリコン膜１６にだけ注入される。
従って、ポリシリコン膜１６には、ＷＳｉ膜２２に比し
て高い濃度でＮ型不純物が含まれている。また、本実施
形態の製造方法では、ＰＭＯＳトランジスタのゲート電
極に注入すべきＰ型不純物（Ｂ）が、ＷＳｉ膜２２にだ
け注入される。従って、ＷＳｉ膜２２には、ポリシリコ
ン膜１６に比して高い濃度でＰ型不純物が含まれてい
る。
【００３６】ＮＭＯＳ領域に注入されるＰ（Ｎ型不純
物）は、不純物注入の際にシリコン酸化膜１４を突き抜
け難い性質を有している。このため、Ｐについては、ポ
リシリコン膜１６への注入を行っても、ゲート絶縁膜
（シリコン酸化膜１４）への突き抜け量を抑制すること
ができる。一方、ＰＭＯＳ領域に注入されるＢ（Ｐ型不
純物）は、不純物注入の際にシリコン酸化膜１４を突き
抜け易い性質を有している。このため、ポリシリコン膜
１６に対してＢが注入されると、ゲート絶縁膜（シリコ
ン酸化膜１４）への突き抜け量が多量となり易い。本実
施形態では、Ｂの注入膜がＷＳｉ膜２２に限定されてい
る。従って、本実施形態の構造によれば、ＮＭＯＳ領域
およびＰＭＯＳ領域の双方において、ゲート絶縁膜への
不純物の突き抜け量を十分に抑制することができる。
【００３７】ＮＭＯＳ領域に注入されるＰは、熱処理な
どの際にＷＳｉ膜２２に吸収され易い特性を有してい
る。このため、ポリシリコン膜１６に高い濃度でＰを含
有させるためには、熱処理に先立ってポリシリコン膜１
６中に高い濃度でＰを注入しておくことが必要である。
一方、ＰＭＯＳ領域に注入されるＢは、熱処理の際にＷ
Ｓｉ膜２２中からポリシリコン膜１６中に拡散する特性
を有している。このため、熱処理に先立ってＷＳｉ膜２
２中に高い濃度でＢを注入しておけば、熱処理の過程で
ポリシリコン膜１６中のＢ濃度を十分に高めることがで
きる。従って、本実施形態の構造によれば、熱処理後に
おけるポリシリコン膜１６内の不純物濃度を、ＮＭＯＳ
領域およびＰＭＯＳ領域の双方において十分に高い値と
することができる。
【００３８】本実施形態の製造方法により製造されたＭ
ＯＳトランジスタに、ＤＲＡＭプロセスで実行される種
々の熱処理（６５０℃〜８５０℃程度の熱処理）を順次
施し、その後、ゲート電極の空乏化率、およびゲート絶
縁膜の不純物濃度を測定した。尚、ゲート電極の空乏化
率とは、ゲート電極に所定の電圧を印加した際に発生す
る空乏層が、そのゲート電極内に占める割合を表す特性
値であり、具体的には以下の手法で測定される。
【００３９】空乏化率を求める際には、先ず、ゲート電
極と基板との間に発生する容量を、ゲート電極を陽極と
する場合と、基板を陽極とする場合との双方について測
定する。ＮＭＯＳトランジスタの場合は、ゲート電極が
Ｎ型半導体であるため、ゲート電極に負の電圧が印加さ
れる場合は、ゲート電極内に空乏層は発生しない。従っ
て、上記の接続によれば、空乏層が存在しないときの容
量を測定することができる。一方、ＮＭＯＳトランジス
タのゲート電極に正の電圧が印加される場合は、ゲート
電極内に空乏層が発生しない。従って、その場合は、空
乏層が存在する場合の容量が測定できる。ゲート電極と
基板との間の容量は、空乏層が発生することで低下す
る。本実施形態では、その低下の割合（例えば、空乏層
が存在する時の容量が、空乏層が存在しない時の容量に
対して２０％少量である場合は、その２０％）が空乏化
率として求められる。
【００４０】従来の方法で製造されたＮＭＯＳトランジ
スタでは、ＤＲＡＭプロセスに伴う熱処理の後に、空乏
化率が４５％程度となる。また、従来のＰＭＯＳトラン
ジスタでは、その空乏化率が３５％程度となる。本実施
形態のＭＯＳトランジスタでは、従来のＭＯＳトランジ
スタと比較して、熱処理後の空乏化率が僅かながら改善
されることが確認された。また、ゲート絶縁膜中への不
純物の拡散量については、本実施形態の製造方法を採用
することで、従来の場合に比して明確な効果が得られる
ことが確認された。従って、本実施形態のＭＯＳトラン
ジスタによれば、ＤＲＡＭプロセスの後において、従来
のＭＯＳトランジスタに比して安定した特性を発揮する
ことができる。
【００４１】実施の形態２．次に、図２を参照して本発
明の実施の形態２について説明する。図２は、本発明の
ＭＯＳトランジスタの製造方法および構造を説明するた
めの断面図を示す。図２（Ａ）に示すように、本実施形
態の製造方法では、先ず、実施の形態１の場合と同じ手
順で、ポリシリコン膜１６のＮＭＯＳ領域にＰ型不純物
が注入される（ステップ１〜６）。
【００４２】図２（Ｂ）に示すように、本実施形態で
は、次にシリコン基板１０の熱処理が行われる。上記の
熱処理は、ポリシリコン膜１６に注入されたＰを活性化
させるためのもので、加熱炉により、８００〜８５０℃
の温度で行われる（ステップ２２）。
【００４３】次に、図２（Ｃ）および図２（Ｄ）に示す
ように、実施の形態１の場合と同じ手順で、ＷＳｉ膜２
２が形成され、更にそのＰＭＯＳ領域にＢが注入される
（ステップ９、１２および１３）。
【００４４】図２（Ｅ）に示すように、本実施形態で
は、次にシリコン基板１０の熱処理が行われる。今回の
熱処理は、ＷＳｉ膜２２に注入されたＢの活性化を主目
的とするもので、ランプ加熱の手法で、９５０〜１００
０℃の温度で行われる（ステップ２３）。
【００４５】以後、図２（Ｆ）に示すように、実施の形
態１の場合と同じ手順で、ゲート電極のパターニングや
不純物の注入、或いはサイドウォール３２の形成が行わ
れる（ステップ１４〜２１）。
【００４６】本実施形態の方法で製造されたＭＯＳトラ
ンジスタに、ＤＲＡＭプロセスで実行される種々の熱処
理（６５０℃〜８５０℃程度の熱処理）を順次施し、そ
の後、ゲート電極の空乏化率、およびゲート絶縁膜の不
純物濃度を測定した。その結果、本実施形態の製造方法
によると、ＮＭＯＳトランジスタおよびＰＭＯＳトラン
ジスタの双方において、空乏化率を２５％程度に抑え得
ることが認められた。従って、本実施形態のＭＯＳトラ
ンジスタによれば、実施の形態１のトランジスタに比し
て、更に安定した特性を得ることができる。
【００４７】実施の形態３．次に、再び図２を参照し
て、本発明の実施の形態３について説明する。本実施形
態の製造方法では、ステップ４の処理で、シリコン酸化
膜１４の上に、ポリシリコン膜１６に代えてアモルファ
スシリコン膜３４が形成される。上記の点を除き、本実
施形態の製造方法は、実施の形態２の製造方法と同じで
ある。従って、本実施形態では、ゲート電極にアモルフ
ァスシリコン膜３４を含むＭＯＳトランジスタが製造さ
れる。
【００４８】本実施形態の方法で製造されたＭＯＳトラ
ンジスタに、ＤＲＡＭプロセスで実行される種々の熱処
理（６５０℃〜８５０℃程度の熱処理）を順次施し、そ
の後、ゲート電極の空乏化率、およびゲート絶縁膜の不
純物濃度を測定した。その結果、本実施形態の製造方法
によると、ＮＭＯＳトランジスタおよびＰＭＯＳトラン
ジスタの双方において、実施の形態２の場合に比して更
に空乏化率を抑制できることが認められた。特に、ＮＭ
ＯＳトランジスタにおいては、本実施形態の製造方法を
用いることで、空乏化率が１０％程度にまで抑制できる
ことが確認された。従って、本実施形態のＭＯＳトラン
ジスタによれば、実施の形態２のトランジスタに比し
て、更に安定した特性を得ることができる。
【００４９】実施の形態４．次に、図３を参照して本発
明の実施の形態４について説明する。図３は、本発明の
ＭＯＳトランジスタの製造方法および構造を説明するた
めの断面図を示す。図３（Ａ）および図３（Ｂ）に示す
ように、本実施形態の製造方法では、先ず、実施の形態
３の場合と同じ手順で、アモルファスシリコン膜３４の
ＮＭＯＳ領域にＰ型不純物が注入され、更に、そのＰ型
不純物を活性化させるための熱処理が行われる（ステッ
プ１〜６、２２）。
【００５０】図３（Ｃ）に示すように、本実施形態で
は、次にアモルファスシリコン膜３４の上に、２０〜４
０オングストローム程度の膜厚で窒化膜３６が形成され
る。窒化膜３６は、例えば、ＲＴＮ（Rapid Thermal Ni
tride）の手法で、すなわち、窒素ガスを含む雰囲気中
でシリコン基板１０をランプ加熱することにより形成す
ることができる（ステップ２４）。
【００５１】以後、図３（Ｄ）〜図３（Ｆ）に示すよう
に、実施の形態３の場合と同じ手順で、ＷＳｉ膜２２の
形成、不純物（Ｂ）の注入および活性化、ゲート電極の
パターニング、およびサイドウォール３２の形成などが
行われる（ステップ９，１２，１３，２３，１４〜２
１）。
【００５２】本実施形態の方法で製造されたＭＯＳトラ
ンジスタに、ＤＲＡＭプロセスで実行される種々の熱処
理（６５０℃〜８５０℃程度の熱処理）を順次施し、そ
の後、ゲート電極の空乏化率、およびゲート絶縁膜の不
純物濃度を測定した。その結果、本実施形態の製造方法
によると、ＮＭＯＳトランジスタおよびＰＭＯＳトラン
ジスタの双方において、実施の形態３の場合に比して更
に効果的に空乏化が抑制されていることが確認された。
従って、本実施形態のＭＯＳトランジスタによれば、実
施の形態３のトランジスタに比して、更に安定した特性
を得ることができる。
【００５３】ところで、上述した実施の形態４において
は、アモルファスシリコン３４とＷＳｉ膜２２との間
に、ＲＴＮの手法で薄い窒化膜３６を形成することとし
ているが、本発明はこれに限定されるものではない。具
体的には、Ｎ注入の手法により、アモルファスシリコン
３４とＷＳｉ膜２２との間に窒素化合物の膜を形成する
ことによっても、両者間に窒化膜３６が形成される場合
と同等の効果を得ることができる。
【００５４】実施の形態５．次に、再び図３を参照し
て、本発明の実施の形態５について説明する。本実施形
態の製造方法では、ステップ３の処理で、シリコン基板
１０の上に、シリコン酸化膜１４に代えて酸化窒化膜３
８が形成される。上記の点を除き、本実施形態の製造方
法は、実施の形態４の製造方法と同じである。従って、
本実施形態では、窒化酸化膜３８をゲート絶縁膜として
備えるＭＯＳトランジスタが製造される。
【００５５】酸化窒化膜３８は、実施の形態１乃至４に
おけるシリコン酸化膜１４と同様に４０オングストロー
ム程度の膜厚を有している。このような窒化酸化膜３８
は、例えば、Ｏ2とＮＯとの混合ガス中で、或いはＯ2と
Ｎ2Ｏとの混合ガス中でシリコン基板１０を熱処理する
ことにより成膜できる。
【００５６】Ｏ2とＮＯとの混合ガスを用いて形成され
た酸化窒化膜３８を有するＭＯＳトランジスタ、および
Ｏ2とＮ2Ｏとの混合ガスを用いて形成された酸化窒化膜
３８を有するＭＯＳトランジスタのそれぞれを対象とし
て、ＤＲＡＭプロセスで実行される種々の熱処理を順次
実行し、その後、ゲート電極の空乏化率、およびゲート
絶縁膜の不純物濃度を測定した。その結果、不純物の拡
散を抑制するうえで、酸化窒化膜３８はシリコン酸化膜
１４と比較して明らかに有効であることが確認された。
特に、Ｏ2とＮ2Ｏとの混合ガスを用いて形成された酸化
窒化膜３８は、Ｏ2とＮＯとの混合ガスを用いて形成さ
れた酸化窒化膜３８と比べても、不純物の拡散を抑制す
るうえで有効であることが確認された。従って、本実施
形態のＭＯＳトランジスタによれば、実施の形態４のト
ランジスタに比して、更に安定した特性を得ることがで
きる。
【００５７】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
または６記載の発明によれば、ゲート電極の導電層が、
アモルファスシリコンとタングステンシリサイドとによ
り形成される。アモルファスシリコンは、ゲート電極の
空乏化や不純物の拡散を抑制するうえで、ポリシリコン
に比して優れている。従って、本発明によれば、ＤＲＡ
Ｍプロセスなどに伴う熱処理の後に、安定して所望の特
性を発揮するＭＯＳトランジスタを実現することができ
る。
【００５８】請求項２または７記載の発明によれば、Ｎ
ＭＯＳ領域には、主としてアモルファスシリコン膜にＮ
型不純物が注入される。Ｎ型不純物は、熱処理の過程で
タングステンシリサイド膜に吸収され易いが、本発明で
は、予めアモルファスシリコン中に多量にＮ型不純物が
確保されているため、ゲート電極の空乏化を有効に抑制
することができる。
【００５９】請求項３または９記載の発明によれば、Ｐ
ＭＯＳ領域には、主としてタングステンシリサイド膜に
Ｐ型不純物が注入される。Ｐ型不純物は、注入される際
にゲート絶縁膜を突き抜け易い性質と、熱処理の過程で
アモルファスシリコン膜に拡散し易い性質とを有してい
る。本発明によれば、ゲート絶縁膜を突き抜ける不純物
量を抑制し、かつ、ゲート電極内に十分な不純物濃度が
確保できるため、ＭＯＳトランジスタの特性を安定化す
ることができる。
【００６０】請求項４、１１または１２記載の発明によ
れば、アモルファスシリコン膜とタングステンシリサイ
ド膜との間に形成された窒化膜または窒素化合物の膜に
より、ＤＲＡＭプロセス等に伴う熱処理の際に、ゲート
電極内で不純物が拡散するのを有効に抑制することがで
きる。従って、本発明によれば、それらの熱処理の後に
安定した特性を示すＭＯＳトランジスタを実現すること
ができる。
【００６１】請求項５または１３記載の発明によれば、
ゲート絶縁膜として形成された酸化窒化膜が、ＤＲＡＭ
プロセス等に伴う熱処理の際に、有効に不純物の拡散を
防止する。このため、本発明によれば、それらの熱処理
の後に安定した特性を示すＭＯＳトランジスタを実現す
ることができる。
【００６２】請求項８記載の発明によれば、ＮＭＯＳト
ランジスタのゲート電極に含まれるＮ型不純物を効率的
に活性化させることができる。従って、本発明によれ
ば、ゲート電極の空乏化を有効に防止することができ
る。
【００６３】請求項１０記載の発明によれば、ＰＭＯＳ
トランジスタのゲート電極に含まれるＰ型不純物を効率
的に活性化させることができる。従って、本発明によれ
ば、ゲート電極の空乏化を有効に防止することができ
る。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置の製造方
法および構造を説明するための図である。
【図２】 本発明の実施の形態２および３の半導体装置
の製造方法および構造を説明するための図である。
【図３】 本発明の実施の形態４および５の半導体装置
の製造方法および構造を説明するための図である。
【図４】 従来の半導体装置の製造方法および構造を説
明するための図である。
【符号の説明】
１０ シリコン基板、 １２ 分離領域、 １４
シリコン酸化膜、１６ ポリシリコン膜、 １８，２
０，２４，２６ レジスト膜、 ２２タングステンシ
リサイド膜、 ２８ シリコン酸化膜、 ３０ シ
リコン窒化膜、 ３４ アモルファスシリコン膜、
３６ 窒化膜、 ３８ 酸化窒化膜。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB36 BB40 CC05 DD04 DD43 DD55 DD80 DD91 EE03 EE14 FF13 FF14 GG10 GG16 HH04 5F040 DA00 DA06 DB03 DC01 EA08 EC01 EC02 EC04 EC07 EC13 EC28 ED03 EF02 EK05 FA16 FA17 FA19 FC00 5F058 BA20 BB04 BC08 BC11 BD01 BD04 BD10 BE07 BF52 BF62 BF64 BJ02

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＳトランジスタを含む半導体装置で
    あって、 シリコン基板と、 前記シリコン基板の上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されたゲート電極とを備
    え、 前記ゲート電極は、 前記ゲート絶縁膜の上に形成されたアモルファスシリコ
    ン膜と、 前記アモルファスシリコン膜の上に形成されたタングス
    テンシリサイド膜と、 前記タングステンシリサイド膜の上に形成された絶縁膜
    とを備えることを特徴とする半導体装置。
  2. 【請求項２】 前記シリコン基板は、ＮＭＯＳトランジ
    スタを形成する領域として分離酸化膜で区分されたＮＭ
    ＯＳ領域を備え、 前記ＮＭＯＳ領域では、前記ゲート電極にＮ型不純物が
    含有され、 前記Ｎ型不純物は、主として前記アモルファスシリコン
    膜の中に含まれていることを特徴とする請求項１記載の
    半導体装置。
  3. 【請求項３】 前記シリコン基板は、ＰＭＯＳトランジ
    スタを形成する領域として分離酸化膜で区分されたＰＭ
    ＯＳ領域を備え、 前記ＰＭＯＳ領域では、前記ゲート電極にＰ型不純物が
    含有され、 前記Ｐ型不純物は、主として前記タングステンシリサイ
    ド膜の中に含まれていることを特徴とする請求項１また
    は２記載の半導体装置。
  4. 【請求項４】 前記アモルファスシリコン膜と、前記タ
    ングステンシリサイド膜との間に、２０〜４０オングス
    トロームの膜厚で、窒化膜、或いは窒素化合物の膜を備
    えることを特徴とする請求項１乃至３の何れか１項記載
    の半導体装置。
  5. 【請求項５】 前記ゲート絶縁膜は、酸化窒化膜である
    ことを特徴とする請求項１乃至４の何れか１項記載の半
    導体装置。
  6. 【請求項６】 ＭＯＳトランジスタを含む半導体装置の
    製造方法であって、 シリコン基板に分離領域を設けて、ＭＯＳトランジスタ
    を形成すべき複数のＭＯＳ領域を区分するステップと、 前記シリコン基板の上にゲート絶縁膜用の第１絶縁膜を
    形成するステップと、 前記第１絶縁膜の上にアモルファスシリコン膜を形成す
    るステップと、 前記アモルファスシリコン膜の上にタングステンシリサ
    イド膜を形成するステップと、 前記タングステンシリサイド膜の上に第２絶縁膜を形成
    するステップと、 前記第１絶縁膜、前記アモルファスシリコン膜、前記タ
    ングステンシリサイド膜、および前記第２絶縁膜を、ゲ
    ート電極の形状に加工するステップと、 を含むことを特徴とする半導体装置の製造方法。
  7. 【請求項７】 前記複数のＭＯＳ領域は、ＮＭＯＳトラ
    ンジスタを形成するためのＮＭＯＳ領域を含み、 前記タングステンシリサイド膜は、前記アモルファスシ
    リコン膜の前記ＮＭＯＳ領域にＮ型不純物が注入された
    後に形成され、 前記第２絶縁膜は、前記タングステンシリサイド膜のＮ
    ＭＯＳ領域に、Ｎ型不純物が注入されていない状態で形
    成されることを特徴とする請求項６記載の半導体装置の
    製造方法。
  8. 【請求項８】 前記Ｎ型不純物が前記アモルファスシリ
    コン膜に注入された後に、前記シリコン基板に、加熱炉
    により、８００〜８５０℃の熱処理を施すステップを更
    に含むことを特徴とする請求項７記載の半導体装置の製
    造方法。
  9. 【請求項９】 前記複数のＭＯＳ領域は、ＰＭＯＳトラ
    ンジスタを形成するためのＰＭＯＳ領域を含み、 前記タングステンシリサイド膜は、前記アモルファスシ
    リコン膜の前記ＰＭＯＳ領域にＰ型不純物が注入されて
    いない状態で形成され、 前記第２絶縁膜は、前記タングステンシリサイド膜のＰ
    ＭＯＳ領域に、Ｐ型不純物が注入された後に形成される
    ことを特徴とする請求項６または７記載の半導体装置の
    製造方法。
  10. 【請求項１０】 前記Ｐ型不純物が前記タングステンシ
    リサイド膜に注入された後に、前記シリコン基板に、ラ
    ンプ加熱により、９５０〜１０００℃の熱処理を施すス
    テップを更に含むことを特徴とする請求項９記載の半導
    体装置の製造方法。
  11. 【請求項１１】 前記アモルファスシリコン膜と、前記
    タングステンシリサイド膜との間に、ランプ加熱の手法
    で、２０〜４０オングストロームの膜厚を有する窒化膜
    を形成するステップを更に含むことを特徴とする請求項
    ６乃至１０の何れか１項記載の半導体装置の製造方法。
  12. 【請求項１２】 前記アモルファスシリコン膜と、前記
    タングステンシリサイド膜との間に、Ｎ注入の手法で、
    ２０〜４０オングストロームの膜厚を有する窒化化合物
    の膜を形成するステップを更に含むことを特徴とする請
    求項６乃至１０の何れか１項記載の半導体装置の製造方
    法。
  13. 【請求項１３】 前記第１絶縁膜を形成するステップ
    は、Ｏ2とＮＯとの混合ガス、或いはＯ2とＮ2Ｏとの混
    合ガスを用いて酸化窒化膜を形成するステップを含むこ
    とを特徴とする請求項６乃至１２の何れか１項記載の半
    導体装置の製造方法。
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