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KR20030003690A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20030003690A
KR20030003690A KR1020027011358A KR20027011358A KR20030003690A KR 20030003690 A KR20030003690 A KR 20030003690A KR 1020027011358 A KR1020027011358 A KR 1020027011358A KR 20027011358 A KR20027011358 A KR 20027011358A KR 20030003690 A KR20030003690 A KR 20030003690A
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왕시아오동
우마이클피.
래그크레이그에스.
티안홍
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모토로라 인코포레이티드
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Abstract

반도체 장치 및 그 제조 방법은 공표 되어 왔다. 상기 방법은 반도체 기판(100)에서 제 1 웰 영역(104)의 형성을 포함한다. 상기 반도체 기판(100)은 상기 제 1 웰 영역(104) 아래에 제 1 도핑된 영역(102)을 포함한다. 상기 제 1 웰 영역(104) 및 상기 제 1 도핑된 영역(102)은 제 1 형 도펀트를 통해 도핑되고, 상기 제 1 웰 영역(104)은 상기 제 1 도핑된 영역(102)에 전기적으로 접속된다. 아이솔레이션 영역(206)은 상기 제 1 웰 영역(104) 및 상기 제 1 도핑된 영역(102)의 사이에 형성된다. 상기 아이솔레이션 영역(206)은 제 2 웰 영역(404)에 전기적으로 접속된다. 상기 아이솔레이션 영역(206) 및 상기 제 2 웰 영역(404)은 제 2 도펀트 형을 통해 도핑된다. 상기 제 2 도펀트 형은 상기 제 1 도펀트 형과 반대된다. 일 실시예에서, 상기 제 1 형 도펀트는 p형 도펀트를 포함하고, 상기 제 2 형 도펀트는 n형 도펀트를 포함한다. 상기 방법은 추가로, 상기 제 1 웰 영역(104) 내에서 및 상기 아이솔레이션 영역(206) 아래에서, 제 2 도핑된 영역(310)의 형성을 포함한다. 상기 제 1 형 도펀트를 갖는 제 3 도핑된 영역(312)은 상기 아이솔레이션 영역(206) 위에 형성된다. 상기 방법은 추가로, 상기 반도체 기판(100) 위의 게이트 구조의 형성(504), 상기 게이트(504)에 인접한 소스/드레인 영역들(604)의 형성, 및 상기 게이트 구조(504) 및 상기 소스/드레인 영역들(604) 아래의 보호 전하 재결합 영역(610)의 형성을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method of fabrication}
반도체 메모리 제품들은 일반적으로, 소프트 에러들이라 언급되는 데이터 손실 현상에 쉽게 노출된다. 반도체 제품들에서의 소프트 에러들은 스태틱 랜덤 액세스 메모리(SRAM) 또는 다이내믹 랜덤 액세스 메모리(DRAM) 장치와 같은, 반도체 회로에 저장된 전하량을 변경하는 환경 방사로 발생될 수 있다. SRAM들 및 DRAM들을 포함하는 많은 집적 회로들에서, 상기 집적 회로의 논리 상태는 매우 적은 저장된 전하량에 의존한다. 다양한 소스들로부터 발생하는 환경적 입자의 방사는 메모리 장치의 셀 또는 요소에 저장된 전하량을 변경할 수 있다. 상기 소프트 에러율이 상기 메모리 장치의 저장 노드(node)에 저장된 전하량에 따라 변경된다는 것은 명백하다. 메모리 장치들의 전력 공급 전압 및 셀 크기가 감소함에 따라서, 상기 저장된 전하량이 감소되고 따라서, 소프트 에러가 발생될 확률이 증가된다. 그러므로, 프로세스의 단가 또는 복잡성을 현저히 증가시키지 않고 상기 소프트 에러율을 실질적으로 감소시킬 수 있는 프로세스 및 장치를 제공하는 것이 매우 요망되고 있다.
본 발명은 반도체 제조 분야 특히, 반도체 회로에서 소프트 에러율(soft error rate)을 감소시키기 위한 방법 및 구조에 관한 것이다.
도 1은 반도체 기판의 부분 단면도,
도 2는 상기 반도체 기판의 선택 영역들에서 n형 아이솔레이션층이 p형 기판에 주입되는, 도 1의 상기 프로세싱 단계에 이어지는 프로세싱 단계,
도 3은 제 2 p웰 불순물이 상기 반도체 기판으로 주입되는, 도 2의 상기 프로세싱 단계에 이어지는 프로세싱 단계를 도시하는 부분 단면도,
도 4는 상술된 불순물들이 주입되는 상기 영역들 이외의 상기 반도체 기판의 영역들에 n웰 불순물이 주입되는, 도 3의 상기 프로세싱 단계에 이어지는 프로세싱 단계를 도시하는 단면도,
도 5는 게이트 구조 및 소스/드레인 영역들을 포함하는 트랜지스터가 상기 반도체 기판에서 제조되는, 도 4의 상기 프로세싱 단계에 이어지는 프로세싱 단계,
도 6은 보호 전하 콜렉션층이 상기 반도체 기판으로 주입되는, 도 5의 상기 프로세싱 단계에 이어지는 프로세싱 단계,
도 7은 실리콘 영역들이 도 5의 상기 트랜지스터의 활성 및 게이트 영역들에 형성되는, 도 6의 상기 프로세싱 단계에 이어지는 프로세싱 단계,
도 8은 상기 반도체 웨이퍼의 부분 평면도,
도 9는 도 8의 상기 반도체 웨이퍼의 부분 단면도.
본 기술 분야의 기술자들은 상기 도면들에는 요소들이 간단 명료하게 예시되고, 필연적으로 축소 비율에 따라 크기 조정을 하지 않았음을 충분히 이해할 것이다. 예를 들어, 상기 도면들에서 일부 상기 요소의 크기는 본 발명의 실시예에 따른 이해를 돕기 위해서 다른 요소들과 관련하여 확대될 수 있다.
본 발명은 첨부 도면들을 참조하여 설명하며, 동일 요소에 대해서는 동일한 부호를 병기한다.
도면 중, 도 1은 반도체 웨이퍼(100)의 부분 단면도를 나타낸다. 바람직하게는, 반도체 기판(100)은 실리콘 또는 다른 적절한 반도체 재료의 단결정 웨이퍼를 포함한다.
실시예에서, 웨이퍼(100)는 필드 구조들(106)이 기판(102)의 제 1 웰 영역(p웰 영역)(104)의 양측부에 형성된, p형 기판(102)의 형태의 제 1 도핑된 영역을 포함한다. 필드 구조들(106)은 얕은 트렌치 아이솔레이션[STI; (shallow trench isolation)] 구조들, 실리콘의 국부적 산화(LOCOS) 구조들, 또는 반도체 제조 분야에서 공지된 다른 적절한 아이솔레이션 구조를 포함한다. 반도체 기판(102)의 상술된 실시예는 p형 기판에 대해서만 설명할지라도, 본 발명은 n형 기판을 포함한 초기 물질을 사용하는 프로세스에서 사용하기에 적절하다는 것은 명백하다.
도 1은 반도체 기판(102)의 상부 표면(103)위에 형성된 희생 산화물층(108)을 또한, 도시한다. 희생 산화물층(108)은 연속되는 프로세싱 동안 반도체 기판(102)에 대한 손상을 최소화하도록 형성된다. 희생 산화물층(108)은 열 산화 단계 또는 저온 침착 단계를 통해 제조될 수 있다.
도 2에서는, 도 1의 상기 웨이퍼(100)의 부가의 프로세싱을 도시한다. 상기 실시예에서, n형 불순물 분포(아이솔레이션 영역)(206)는 제 1 주입(202)을 포함하는 p웰 영역(104)과 반도체 기판(102)사이의 웨이퍼(100)에 주입된다. 상기 양호한 실시예에서, 제 1 주입(202)은 약 1E17 내지 1E19 atoms/㎤ 범위의 최대 불순물 농도를 얻기 위해 약 1E13 내지 10E13 atoms/㎠의 도즈(dose)를 갖고 약 500 내지 1000 KeV 범위의 에너지에서 실행되는, 인(phosphorus) 주입을 나타낸다. 상기 제 1 주입(202)은 반도체 기판(102)의 상부 표면(주면)(103) 아래에 아이솔레이션 영역(206) 웰을 형성하는데 적절하다. 본 발명에서도 주목하고 있는 것처럼, 상기 n형 아이솔레이션 영역(206)은 p웰 영역(104)으로부터 p형 기판 영역(102)을 국부적으로 아이솔레이션 시킨다. p웰 영역(104)으로부터 상기 p형 기판(102)의 아이솔레이션은 효과적으로, 웨이퍼(100)의 p웰 영역(104)에서 나중에 형성되는 트랜지스터들의 상호 작용으로 인한 환경 방사에 의하여, 기판(102)에서 발생되는(또는, 다른 메카니즘에 의해서 발생되는) 전자(electron)-정공(hole) 쌍들을 막는 전기적 장벽을 제공함으로써 소프트 에러율을 감소시킨다.
도 2에 도시된 것처럼, 참조 번호 204로 표시한 제 2 주입은 n형 불순물층(206)과 접해서 p형 불순물층(208)을 형성하도록 실행된다. 양호한 실시예에서, 상기 제 2 주입(204)은 약 1E13 내지 10E13 atoms/㎠ 범위의 주입 도즈를 갖고 약 100 내지 400 KeV 범위의 에너지를 사용하는 붕소 주입을 통해 실행된다. 보다 양호하게는, 상기 제 2 주입(204)은 200 KeV의 주입 에너지 및 3.2E13 atoms/㎠의 주입 도즈를 이용한다. 상기 제 1 및 제 2 주입들(202, 204)은 양호하게, 희생산화물층(108)위의 참조 번호 200으로 표시한 주입 마스크의 형성에 따라 실행된다. 상기 주입 마스크(200)는 종래의 포토리소그래피 프로세싱 단계들을 통해 형성되고, 불순물 분포들(206, 208)을 동시에 웨이퍼(100)의 p웰 영역(104) 아래에 형성되도록 하는 동안, 아이솔레이션 (필드) 영역들(106) 아래에 기판(102)의 침투 영역들로부터 주입(202, 204)을 막는다. 상기 웨이퍼(100)가 SRAM들 및 DRAM들과 같은 메모리 장치들의 제조를 위해 이용되는 본 발명의 실시예들에서, 주입 마스크(200)는 또한, 불순물 분포들(206, 208)을 웨이퍼(100)의 상기 메모리 어레이 부분들에 형성시키면서, 제 1 및 2 주입들(202, 204)이 상기 메모리 장치들의 주변 부분들에 불순물 분포들이 형성되는 것을 방지할 수 있다. 상술된 실시예는 p형 기판(102) 및, 제 1 및 제 2 주입들(202, 204)에 대한 상술된 불순물 형태들만을 나타낼 지라도, 상기 제 2 불순물 분포가 n형인 경우, 상기 제 1 불순물 분포(206)는 p형인 것처럼, 제 1 및 제 2 주입들(202, 204)의 상기 도펀트 형이 반대인 경우, 기판(102)은 n형 기판을 포함한다는 것은 명백하다. 또한, 본 명세서에서 사용되는 도펀트 형은 원소 주기율표에서, 같은 도펀트들의 집합(즉, 3 타입 그룹 또는 5 타입 그룹 도펀트들)으로부터 다른 도펀트들을 포함하기 위해 확산될 수 있다.
아이솔레이션 영역(206)의 상기 형성에 따라, 주입 마스크(200)는 웨이퍼(100)로부터 제거되고, 웨이퍼(100)는 반도체 기판(102)을 다시 결정화하고 제 1 및 제 2 불순물 분포들(206, 208)을 활성화시키도록 열 처리된다(어닐링된다). 상기 양호한 실시예에서, 웨이퍼(100)에 가해지는 상기 열처리에는 반도체 기판(102)이 약 5 내지 60 초의 범위 동안, 약 900˚ 내지 1100˚의 온도 범위에서 가열되는 급속 열 어닐 처리가 있다. 상기 열 처리 단계의 상기 양호한 실시예에서, 상기 급속 열 어닐의 상기 단 시간은 상기 불순물 분포들의 실질적인 재분포를 막는 동안, 제 1 및 제 2 불순물 분포들(206, 208)을 활성화하기에 충분하다. 대안적인 일 실시예에 있어서, 상기 열 처리는 종래의 노(furnace)의 어닐을 포함한다. 현재까지의 다른 실시예에서, 상기 어닐은 도 4를 참조로 후술된 것처럼, n웰 영역들(404)의 형성 후 까지 지연될 수 있다. 이 실시예는 효과적으로, 상기 프로세스에서 어닐 싸이클들의 전체 수를 감소시킨다.
도 3에서, 제 2 마스크(301)는 웨이퍼(100)의 희생 산화물층(108) 위에 형성된다. 제 2 마스크 층(301)은 실질적으로, 도 2에 대해서 상술된 상기 프로세스 단계에서 도시된 상기 제 1 마스크(200)처럼, 상기 어레이에서 상기 웨이퍼(100)와 같은 부분들에 나타난다. 또한, 제 2 마스크(301)는 상기 장치의 주변 부분들(즉, 어레이가 아닌 영역들)에서 p웰 영역들(도시되지 않음)을 나타낸다. 제 2 마스크(301)의 상기 형성에 따라, 참조 번호들 302, 304, 306 및 308로 표시한 주입들의 일련의 세트는 여러 p형 불순물 분포들을 기판(102) 및 p웰 영역(104)에 주입하기 위한 본 발명의 일 실시예에 따라 실행된다. 일 실시예에서, 제 3 주입(302)은 참조 번호 310으로 표시한 제 2 p형 불순물 분포(도핑된 영역)를 p형 기판(102)에 주입하기 위해 실행된다. 상기 양호한 실시예에서, 상기 제 2 p형 불순물 분포(310)는 제 2 p형 분포(310)의 깊이가 n형 불순물 분포(206)의 깊이 보다 큰 주입 단계 및, 상기 불순물 분포(310)의 최대 농도가 약 1E17 내지 1E19 atoms/㎤의 범위에 있는 주입 단계를 통해 이루어진다. 상기 p형 불순물 분포(310)는 n형 아이솔레이션 영역(206)과 p형 기판(102) 사이에 형성된 상기 p-n 결합의 상기 전기적 장벽 특성들을 좀 더 향상시키기 위해 최대 불순물 분포(206) 아래에서 최대 분포를 만든다. 도 3에서 도시된, 제 4 주입(304)은 제 3 불순물 분포(도핑된 영역)(312)를 만드는데, 도 2의 제 1 불순물 분포(208)와 결합되고, 아이솔레이션 영역 분포(206)의 깊이보다 적은, 기판(102)의 상부 표면(103) 아래의 깊이에서 최대 농도를 갖는 p형 불순물 분포를 만든다[즉, 제 3 불순물 분포(312)는 아이솔레이션 영역들(206)위에 있다]. 상기 양호한 실시예에서, 제 4 주입 단계(304)는 약 150 내지 250 KeV 범위의 주입 에너지를 사용하는 붕소 주입이다. 상기 양호한 실시예에서, 제 4 주입 단계(304)를 위해 사용되는 상기 주입 에너지는 도 2에 도시된 것처럼, 제 2 주입 단계(204)를 위해 사용되는 상기 주입 에너지와 대략적으로 같다. 주입 단계들(204, 304)을 위해 동일한 주입 에너지를 사용할 때, 불순물 분포(206)의 상기 최대 불순물 농도 위에 위치하는 최대 불순물 농도를 갖는 불순물 분포(312)를 만들고, 양호하게, 약 1E17 내지 1E19 atoms/㎤의 범위에 있다. 상기 양호한 실시예에서, 제 2 주입 단계(204) 및 제 3 주입 단계(304)로부터 만들어지는 상기 불순물 분포의 상기 최대 불순물 농도는 약 1E17 내지 1E19 atoms/㎤의 범위에 있다. 더욱 양호한 경우, 상기 최대 불순물 농도는 약 1E18 atoms/㎤이다. 제 5 및 제 6 주입 단계들(306, 308)은 웨이퍼(100)의 p웰 영역(104)에서 p웰 불순물 분포(314)를 만들기 위해 p형 불순물 분포의 상대적으로 낮은 에너지 주입을 적절하게 실행한다. 상기 양호한 실시예에서, 상기 제 5 주입(306)은 약 50 내지 150KeV 범위의 에너지 및 약 2E12 내지 3E12 atoms/㎠ 범위의 주입 도즈를 사용하는 붕소 주입이다. 더욱 양호한 경우, 제 5 주입(306)은 약 100 KeV의 주입 에너지 및 약 2.5E12 atoms/㎠의 도즈를 사용한다. 상술된 실시예에서, 상기 p웰 불순물 분포(314)는 25 내지 75 KeV 범위의 에너지 및 약 2E12 내지 3E12 atoms/㎠의 주입 도즈를 갖는 붕소 주입을 포함하는, 제 6 주입(308)에 의해 추가로 형성된다. 상기 양호한 실시예에서, 상기 주입 도즈가 약 2.5E12 atoms/㎠인 경우, 제 6 주입(308)을 위한 상기 에너지는 약 50 KeV이다. 이 실시예에서, 제 5 및 제 6 주입들(306, 308)의 상기 조합은 웨이퍼(100)의 상부 표면(103)부터 약 250㎚의 깊이까지 확산되는 상대적으로 균일한 p웰 불순물 분포를 만든다.
도 4에서, 제 3 마스킹 단계는 웨이퍼(100)의 희생 산화물층(108) 위에 제 3 마스크(400)를 만들기 위해 사용된다. 상기 제 3 마스크(400)는 n형 불순물 분포가 웨이퍼(100)의 n웰 영역들(404)을 형성하도록 주입되는, 기판(102)의 영역들을 규정한다. 상기 양호한 실시예에서, 상기 n웰 영역들(404)의 여러 부분들은 상기 아이솔레이션 영역(206)을 지나서 각각에 전기적으로 접속된다. 제 2 불순물 분포(206)의 양측부에 있는 상기 n웰 영역들(404)의 조합은 국부적으로, p-기판(102)으로부터 각각의 p웰 영역(104)을 아이솔레이션시킨다. p-기판(102)으로부터 p웰(104)의 상기 국부적 아이솔레이션은 p웰 영역(104)에 침투하여 형성된 장치들의 동작에 영향을 미치는 환경 방사에 의해, 기판(102)에서 발생되는 전자-정공 쌍들을 실질적으로 막는 효과적인 장벽을 제공한다. p웰 영역들(104)은 웨이퍼(100)의 상기 어레이 부분들에서, p-기판 영역들(102)로부터 국부적으로 아이솔레이션될 지라도, 각각의 p웰 영역(104)은 p웰 접촉(도 4에서 도시되지 않음)을 통해 p-기판 영역(102)에 전기적으로 접속된다.
도 8에서, 웨이퍼(100) 부분의 평면도는 n웰 영역들(404)과 p웰 불순물 분포들(314) 사이에 형성된 p웰 접촉 영역(800)을 나타내도록 도시되었다. 접촉 영역들(800) 이외의 웨이퍼(100)의 모든 영역들에서, 상기 n형 불순물 영역(206)은 p웰 불순물 분포(314) 아래로 확산된다. 그러나, 영역들(800)에서, 상기 제 2 형 불순물 분포(206)는 웨이퍼(100)로 유입되지 못한다. n형 불순물 분포(206)의 상기 결여로부터, p웰 불순물 분포(314)는 전기적으로 p형 기판(102)에 접속되는 것은 명백하다. 본 발명에서, p웰 영역(314)과 p형 기판(102)사이의 이같은 전기적 접속은 각각의 p웰 불순물 분포(314)의 일련의 저항을 효과적으로 감소시키고, 각각의 p웰 불순물 분포(314)를 전기적으로 접지하는 메카니즘을 제공한다.
도 9의 부분 단면도를 참조하면, 상기 영역(800)은 상기 n형 불순물 분포(206)가 p웰 불순물 분포(314)를 p형 기판(102)에 전기적으로 접촉하지 못하도록 하는 윈도우를 규정한다. 상기 양호한 실시예에서, 상기 영역(800)은 도 2에서 도시된 것처럼, 상기 제 1 마스크(200)에 의해 규정된다. 다시 말해서, 제 1 마스크(200)는 포토레지스트가 상기 하부 기판에 제 1 및 제 2 주입들(202, 204)의 유입을 막는, 영역들(800)을 포함한다.
도 4로 돌아가서, n형 불순물 분포(206)의 양측부에서 상기 n웰 영역들을 형성하는 것 이외에, 주입(402)은 상기 어레이 및 상기 반도체 웨이퍼(100)의 주변 부분들에 상기 p형 트랜지스터들에 대한 상기 n웰 영역을 형성한다. 다른 실시예에서, 추가적 포토 단계(제시되지 않음)는 상기 장치(100)의 상기 주변 부분들에서 상기 n웰 형성을 제어하는 분리 주입 단계를 제공하기 위해 이용된다.
도 5에서는, 도 4에 도시된 것처럼, 주입 단계(402) 이후의 프로세싱을 예시하는 웨이퍼(100)의 부분 단면도를 도시한다. 도 4에서, 주입(402) 이후, 상기 마스크 층(400) 및 상기 희생 산화물층(108)은 웨이퍼(100)에서 제거된다. 그 후, 열 산화 단계는 웨이퍼의 상기 상부 표면 위에 게이트 산화물(502)을 형성하기 위해 실행된다. 일반적으로, 게이트 산화물(502)의 두께는 약 20 내지 75 옹스트롱(Å)의 범위에 있다. 게이트 산화물(502)의 상기 형성 후, 게이트 구조(504)는 게이트 산화물(502) 위에 형성된다. 상기 게이트 구조(504)는 웨이퍼(100)의 상기 p웰 영역(104)에서의 소스/드레인 영역들(508)로부터 채널 영역(506)의 경계를 규정한다. 일 실시예에서, 상기 게이트 구조(504)는 폴리실리콘으로 구성된다. 대안적으로, 상기 게이트 구조(504)는 내열성 금속들 및 이들의 합금과 같은, 금속 함유 물질들을 사용하여 형성될 수 있다. 상기 게이트 구조(504)를 형성하기 위해 사용된 상기 층의 침착층에 뒤따라서, 마스킹 및 에칭 단계는 상기 게이트 구조(504)를 만들기 위해 실행된다. 게이트 구조(504)의 상기 형성 후, 재-산화 단계는 게이트 구조(504)의 외부 영역들에 절연성 물질로된 좁은 영역(참조 번호 510에 표시됨)을 형성하기 위해 실행된다. 게이트 구조(504)의 상기 재-산화에 따라, 소스/드레인 확산 주입은 채널 영역(506)의 양측부에 소스/드레인 확산 영역들(512)을 형성하기 위한 주입 마스크처럼, 게이트 구조(504)를 사용하여 실행된다. 상기 양호한 실시예에서, 소스/드레인 확산 영역들(512)을 형성하기 위해 사용되는 상기 소스/드레인 확산 주입은 인 또는 비소와 같은, n형 불순물 주입을 통해 실행된다. 일 실시예로, 헤일로(halo) 주입은 상대적으로 적게 도핑된 p형 불순물 분포를 p웰 영역(104)에 있는 상기 소스/드레인 영역들(508)로 주입시키기 위해 실행된다.
지금부터 도 6을 참조하면, 스페이서 구조들(602)은 게이트 구조(504)의 측벽들상에 형성된다. 일 실시예에서, 상기 스페이서 구조들(602)의 형성은 비등방성 에칭 프로세스의 다음 단계인 실리콘 질화물의 화학 증착법을 통해 실행된다. 스페이서 구조들(602)의 상기 형성에 따라서, 소스/드레인 불순물 분포들(604)은 도 6의 참조 번호 606으로 표시한 소스/드레인 주입을 포함하는 p웰 영역들(104)의 소스/드레인 영역들(508)에 주입된다. 양호하도록, 소스/드레인 주입(606)은 많이 도핑된 소스/드레인 영역(604)(즉, 약 1E19 atoms/㎤를 초과하는 도핑 농도를 가진 소스/드레인 영역)을 만들기 위한 충분한 n형 주입 도즈를 포함한다.
일 실시예에 따라, 상기 소프트 에러율은 보호 전하 콜렉션층(610)의 형성을 통해, 더욱 감소 될 수 있다. 상기 보호 전하 콜렉션층(610)은 본 발명의 실시예들, 또는 소프트 에러율을 줄이기 위한 종래의 반도체 장치 구조들과 결합하여 사용될 수 있다. 상기 보호 전하 콜렉션층(610)은 참조 번호 608로 표시한 보호 전하 콜렉션층 주입을 갖는 p웰 영역(314)으로 주입된다. 상기 보호 전하 콜렉션층(610)은 양호하게, 환경 방사에 의해 발생되는 전자-정공 쌍들의 간접적 재결합을 촉진하는 p웰 영역(104)에서 불순물 분포를 포함한다. 일 실시예에서, 상기 보호 전하 콜렉션층(또한, 보호 전하 재결합 영역으로 언급됨)(610)은 게이트 구조(504) 아래의 제 1 부분 및 소스/드레인 영역들(512) 아래의 제 2 부분을 포함한다. 이 실시예에서, 웨이퍼(100)의 상부 표면(103) 아래에 있는 보호 전하 콜렉션층(610)의 상기 제 1 부분의 깊이는 상기 제 2 부분의 깊이보다 작다. 일 실시예에서, 보호 전하 콜렉션층(610)은 아르곤, 실리콘, 게르마늄, 질소, 산소, 또는 재결합을 촉진하기 위한 다른 적절한 주입 종류와 같은, 불순물 주입을 통해 제조된다. 보호 전하 콜렉션층(610)의 상기 주입을 위한 적절한 도즈는 약 1E12 내지 1E15 atoms/㎠의 범위에 있다. 일 실시예에 따라, 상기 보호 전하 콜렉션층 주입(608)은 약 1E13 내지 5E13 atoms/㎠ 범위의 도즈, 및 약 200 내지 800 KeV 범위의 에너지를 갖는 아르곤 주입을 이용한다.
일 실시예에 따라, 급속 열 어닐들은 소스/드레인 확산 영역(512)의 상기 형성 후, 및 소스/드레인 영역들(604)의 상기 형성 후에 실행된다. 일 특정 실시예에서, 소스/드레인 확산 영역들(512)의 상기 급속 열 어닐은 약 950℃ 에서 실행되고, 소스/드레인 영역들(604)의 상기 급속 열 어닐은 약 1025℃의 어닐을 통해 적절하게 실행된다. 소스/드레인 확산 영역들(512) 및 소스/드레인 불순물 분포들(604)의 상기 급속 열 어닐은 상기 대응하는 불순물 분포들을 활성화하고, p웰 불순물 분포(314)의 심각한 재분포를 막기에 충분히 짧은 어닐 시간을 통해 양호하게 실행된다. 일 실시예에서, 상기 보호 전하 콜렉션층 주입(608)은 소스/드레인 불순물 분포(604)의 상기 급속 열 어닐보다 먼저 실행될 수 있다. 이 실시예에서, 보호 전하 콜렉션층 주입(608)에 의한 격자 손상은 상기 급속 열 어닐 프로세스에 의해 외부에 어닐링될 수 있다. 다른 실시예에서, 상기 보호 전하 콜렉션층 주입(608)은 보호 전하 콜렉션층(610)의 어떤 심각한 재분포를 막기 위한 소스/드레인 영역들(604)의 상기 급속 열 어닐에 따라, 실행될 수 있다.
도 7에서는, 웨이퍼(100)의 프로세싱이 좀 더 도시된다. 도 7에서, 소스/드레인 불순물 분포들(604) 및 게이트 구조(504)의 노출 부분들은 상기 웨이퍼 전체 위에 코발트와 같은 전도성 물질을 침착시킨 후, 상대적으로 낮은 온도(즉, 400 내지 600℃의 범위의 온도)에서의 어닐링을 통해 실리콘화 된다. 상기 실리콘화 어닐링에 따라서, 산화물 또는 질화물 같은 절연성 물질과 접하는 상기 침착된 금속의 부분들은 종래의 에칭 프로세스들을 사용하여 제거된다. 실리콘과 접하는 상기 전도성 물질의 상기 부분들은 상기 에칭 단계에 영향받지 않는 CoSi처럼, 전도성 물질을 형성하기 위해 상기 어닐 프로세스 동안 상기 실리콘과 결합한다. 이것은 약 700 내지 900℃에서의 또다른 급속 열 어닐 단계 후의 단계이다. 도 1 내지 7에서 도시된, 상기 반도체 제조 프로세스에 따라서, 상기 실리콘화 형성은 향상된 소프트 에러 여유도를 갖는 장치(700)의 상기 형성을 만든다. 웨이퍼(100)의 p형 기판(102)으로부터 상기 p웰 영역(104)을 국부적으로 격리시킴으로써, 기판(102)에서 발생되는 전자-정공 쌍은 상기 p웰 영역(104) 및 장치(700)의 상기 소스/드레인 영역들로부터 전기적으로 절연된다. 추가로, p웰 영역(104)에서 발생되는 전자-정공 쌍들의 간접적 재결합을 촉진하는 보호 전하 콜렉션층(610)을 주입해서, 소프트 에러율들을 좀 더 감쇠시킨다. 상기 보호 전하 콜렉션층(610) 및 상기 아이솔레이션을 위한 n웰/n형 불순물 분포 구조의 상기 조합은 종래의 반도체 장치보다 탁월한 소프트 에러율의 감쇠를 제공한다.
상술된 명세서에서, 본 발명은 특정 실시예들을 참조로 기술되었다. 그러나, 종래 기술의 숙련자는 청구항에 기술된 것처럼, 다양한 수정들 및 변경들이 본 발명의 범위에서 벗어나지 않고 가능하다는 것을 충분히 이해할 것이다. 따라서, 본 명세서와 도면들은 제한적이지 않은 예시적인 것이고, 모든 그러한 수정 사항들은 본 발명의 범위에 포함되도록 의도된다.
이익들, 다른 이점들, 및 문제점들에 대한 해결책들은 특정 실시예들을 통해 상술되었다. 그러나, 나타날 수 있는 어떤 이익, 이점, 또는 해결책을 제시할 수 있거나 좀 더 공지될 수 있는, 상기 이익들, 이점들, 문제점들에 대한 해결책들, 및 다른 요소(들)는 특정 또는 모든 청구항의 중요한, 필요한, 또는 본질적인 특징 및 요소로써 고려되지 않는다. 본 명세서에 쓰인, 용어들 "comprises", "comprising", 또는 상기 용어들의 다른 변형들은 포괄적인 포함을 의미하는데, 프로세스, 방법, 물품, 또는 장치와 같은 것은 그것들의 기본 요소들만을 포함하는 것이 아니라, 그것들에 대해 명확히 구분되지 않거나 고유하지 않은, 다른 요소들의 리스트 또한 포함한다.

Claims (10)

  1. 제 1 웰 영역(104)을 반도체 기판(100)에 형성하는 단계로서, 상기 반도체 기판(100)은 상기 제 1 웰 영역(104)의 아래에 제 1 도핑된 영역(102)을 갖고, 상기 제 1 웰 영역(104) 및 상기 제 1 도핑된 영역(102)은 p형 도펀트 및 n형 도펀트로 이루어진 그룹으로부터 선택된 제 1형 도펀트로부터의 도펀트들을 포함하고, 상기 제 1 웰 영역(104)은 상기 제 1 도핑된 영역(102)에 전기적으로 접속되는, 상기 제 1 웰 영역 형성 단계 및,
    상기 제 1 웰 영역(104)과 상기 제 1 도핑된 영역(102) 사이에 아이솔레이션 영역(206)을 형성하는 단계로서, 상기 아이솔레이션 영역(206)은 제 2 웰 영역(404)에 전기적으로 접속되고, 상기 아이솔레이션 영역(206) 및 상기 제 2 웰 영역(404)은 제 2형 도펀트로부터의 도펀트들을 포함하고, 상기 제 2형 도펀트는 상기 제 1형 도펀트와 반대인, 상기 아이솔레이션 영역 형성 단계를 포함하는, 반도체 장치의 형성 방법.
  2. 제 1 항에 있어서,
    상기 아이솔레이션 영역(206)의 최대 도펀트 농도는 약 1E17 내지 1E19 atoms/㎤의 범위에 있고, 상기 제 2 웰 영역(404)의 최대 도펀트 농도는 약 1E17 내지 1E19 atoms/㎤의 범위에 있으며;
    상기 아이솔레이션 영역(206)과 상기 제 1 도핑된 영역(102) 사이에 제 2 도핑된 영역(310)을 형성하는 단계로서, 상기 제 2 도핑된 영역(310)은 상기 제 1형 도펀트를 포함하고, 상기 제 2 도핑된 영역(310)의 최대 농도는 약 1E17 내지 1E19 atoms/㎤의 범위에 있는, 상기 제 2 도핑된 영역을 형성하는 단계 및,
    상기 아이솔레이션 영역(206) 위에 제 3 도핑된 영역(312)을 형성하는 단계로서, 상기 제 3 도핑된 영역(312)은 상기 제 1형 도펀트를 포함하고, 상기 제 3 도핑된 영역(312)의 최대 농도는 약 1E17 내지 1E19 atoms/㎤의 범위에 있는, 상기 제 3 도핑된 영역의 형성 단계를 더 포함하는, 반도체 장치의 형성 방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판(100)위에 게이트 구조(504)를 형성하는 단계,
    상기 게이트 구조(504)에 인접한 소스/드레인 영역들(604)을 형성하는 단계 및,
    상기 게이트 구조(504) 및 상기 소스/드레인 영역들(604) 아래에 보호 전하 재결합 영역(610)을 형성하는 단계를 더 포함하는, 반도체 장치의 형성 방법.
  4. 제 3 항에 있어서, 상기 보호 전하 재결합 영역(610)은 아르곤, 실리콘, 게르마늄, 질소, 및 산소로 이루어진 그룹으로부터 선택된 원소들을 포함하는, 반도체 장치의 형성 방법.
  5. 제 4 항에 있어서, 상기 보호 전하 재결합 영역(610)은 아르곤을 포함하고,상기 보호 전하 재결합 영역(610)을 형성하기 위해 사용되는 이온 주입 프로세스는 약 1E12 내지 1E15 atoms/㎠ 범위의 도즈(dose)를 갖는, 반도체 장치의 형성 방법.
  6. 반도체 기판(100) 위에 게이트 구조(504)를 형성하는 단계,
    상기 게이트 구조(504)에 인접한 소스/드레인 영역들(604)을 형성하는 단계 및,
    상기 게이트 구조(504) 아래에 제 1 보호 전하 재결합 영역(610)과 상기 소스/드레인 영역들(604) 아래에 제 2 보호 전하 재결합 영역(610)을 형성하는 단계로서, 상기 제 1 및 제 2 보호 전하 재결합 영역들(610)은 아르곤, 실리콘, 게르마늄, 질소, 및 산소로 이루어진 그룹으로부터 선택된 원소들을 포함하는, 제 1 및 제 2 보호 전하 재결합 영역을 형성하는 단계를 포함하는, 반도체 장치의 형성 방법.
  7. 제 6 항에 있어서, 상기 반도체 기판(100)의 주표면에 대해 상기 제 1 보호 전하 재결합 영역(610)의 최대 농도 깊이는 상기 주표면에 대해 상기 제 2 보호 전하 재결합 영역(610)의 최대 농도 깊이보다 작은, 반도체 장치의 형성 방법.
  8. 반도체 기판(100)에 있는 제 1 웰 영역(104)으로서, 상기 반도체 기판(100)은 상기 제 1 웰 영역(104) 아래에 제 1 도핑된 영역(102)을 갖고, 상기 제 1 웰 영역(104) 및 상기 제 1 도핑된 영역(102)은 p형 도펀트 및 n형 도펀트로 이루어진그룹으로부터 선택된 제 1형 도펀트로부터의 도펀트들을 포함하고, 상기 제 1 웰 영역(104)은 상기 제 1 도핑된 영역(102)에 전기적으로 접속되는, 상기 제 1 웰 영역 및,
    상기 제 1 웰 영역(104)과 상기 제 1 도핑된 영역(102) 사이에 있는 아이솔레이션 영역(206)으로서, 상기 아이솔레이션 영역(206)은 제 2 웰 영역(404)에 전기적으로 접속되고, 상기 아이솔레이션 영역(206) 및 상기 제 2 웰 영역(404)은 제 2형 도펀트로부터의 도펀트들을 포함하고, 상기 제 2형 도펀트는 상기 제 1형 도펀트와 반대인, 상기 아이솔레이션 영역(206)을 포함하는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 반도체 기판(100) 위에 게이트 구조(504),
    상기 게이트 구조(504)에 인접한 소스/드레인 영역들(604) 및,
    상기 게이트 구조(504) 및 상기 소스/드레인 영역들(604) 아래에 아르곤, 실리콘, 게르마늄, 질소, 및 산소로 이루어진 그룹으로부터 선택된 도펀트들을 포함하는 보호 전하 재결합 영역(610)을 더 포함하는, 반도체 장치.
  10. 반도체 기판(100) 위에 게이트 구조(504),
    상기 게이트 구조(504)에 인접한 소스/드레인 영역들(604) 및,
    상기 게이트 구조(504) 아래에 제 1 보호 전하 재결합 영역(610) 및 상기 소스/드레인 영역들(604) 아래에 제 2 보호 전하 재결합 영역(610)을 포함하고, 상기제 1 및 제 2 보호 전하 재결합 영역들(610)은 아르곤, 실리콘, 게르마늄, 질소, 및 산소로 이루어진 그룹으로부터 선택된 원소들을 포함하는, 반도체 장치.
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