JP2001068564A

JP2001068564A - 半導体装置およびその製造方法

Info

Publication number: JP2001068564A
Application number: JP24363699A
Authority: JP
Inventors: Yoshiyuki Ishigaki; 佳之石垣
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-08-30
Filing date: 1999-08-30
Publication date: 2001-03-16
Also published as: US6404024B1

Abstract

(57)【要約】【課題】本発明はトランジスタの動作しきい値を抑制
するうえで好適な構造を有する半導体装置に関し、動作
しきい値の低いトランジスタを安価な製造コストで製造
することを目的とする。【解決手段】耐酸化性マスクを用いてLOCOS法により
フィールド酸化膜２８を形成する。シリコン基板２４上
に活性領域４４および４６をソースドレイン領域とし、
活性領域４３をチャネル領域とするアクセストランジス
タＡ１を形成する。フィールド酸化膜２８に、活性領域
４３側張り出した凸部５７を形成する。フィールド酸化
膜２８の形成過程で成長するバーズビークは凸部５７に
おいて成長しにくいため、凸部５７と活性領域４３との
境界部に溝５８が形成される。この場合、アクセストラ
ンジスタＡ１の動作しきい値は、そのチャネル幅が狭く
設定されることで低い値となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に、トランジスタの動作しきい
値を抑制するうえで好適な構造を有する半導体装置、お
よびその製造方法に関する。

【０００２】

【従来の技術】従来、トランジスタを含む半導体装置の
一例としてＳＲＡＭ(Static Random Access Memory)が
知られている。ＳＲＡＭは揮発性の半導体メモリであ
り、マトリクス状に配置される複数のビット線およびワ
ード線と、それらの交点に配置される複数のメモリセル
とを備えている。

【０００３】個々のメモリセルには、２つのアクセスト
ランジスタと、２つのドライバトランジスタとが含まれ
ている。２つのドライバトランジスタのそれぞれには、
電源電圧の供給を受ける負荷素子が接続されている。そ
れらのドライバトランジスタおよび負荷素子は、２つの
記憶ノードを有し、それらの記憶ノードの状態を２つの
安定状態の何れかに設定するフリップフロップを構成し
ている。

【０００４】アクセストランジスタは、上述した記憶ノ
ードとビット線対との間に配置されている。以下、ビッ
ト線対の一方を「ＢＩＴ」で、またその他方を「／ＢＩ
Ｔ」で表す。ＳＲＡＭは、個々のメモリセルに対してア
クセストランジスタを介してビット線対からデータを供
給することでデータをフリップフロップ（記憶ノード）
に記憶する。また、アクセストランジスタを介して記憶
ノードの電位をビット線対に導くことで個々のメモリセ
ルに記憶されているデータを読み出す。

【０００５】ＳＲＡＭを安定に動作させるためには、ア
クセストランジスタの動作しきい値Ｖathを小さな値と
し、また、ドライバトランジスタの動作しきい値Ｖdth
を大きな値とすることが有効であることが知られてい
る。このためＳＲＡＭでは、例えば特開平４−６１３７
７号公報に開示されるように、ドライバトランジスタの
動作しきい値Ｖdthをアクセストランジスタの動作しき
い値Ｖathに比して大きく設定するのが通常である。

【０００６】従来のＳＲＡＭにおいて、トランジスタの
動作しきい値は半導体基板に対する不純物の注入量によ
り制御されている。より具体的には、ドライバトランジ
スタのゲート電極直下のＰ型不純物の濃度を、アクセス
トランジスタのそれよりも高くすることでＶdthをＶath
より高い値に制御している。

【０００７】

【発明が解決しようとする課題】しかし、半導体基板に
対する不純物の注入濃度を部分的に異ならせるために
は、その濃度を低くすべき個所が覆われるようにフォト
レジストをパターニングし、そのフォトレジストをマス
クとして不純物を注入する必要が生ずる。この点、従来
の方法は、ＳＲＡＭの製造コストを増大させるという問
題を有していた。

【０００８】また、ＳＲＡＭの集積化が進んでアクセス
トランジスタやドライバトランジスタが微細化される
と、それらの間隔が狭まって写真製版のマージンが減少
し、フォトレジストの開口部がアクセストランジスタの
領域に形成され易くなる。この場合、アクセストランジ
スタの動作しきい値Ｖathが上昇してＳＲＡＭの動作が
不安定になるという問題が生ずる。

【０００９】本発明は、上記のような課題を解決するた
めになされたもので、動作しきい値の低いトランジスタ
を安価な製造コストで製造するうえで好適な半導体装
置、およびその製造方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】請求項１記載の発明は、
複数の活性領域を絶縁するフィールド酸化膜を備える半
導体装置であって、トランジスタのソースドレイン領域
として機能する第１活性領域および第２活性領域と、前
記第１活性領域と前記第２活性領域との間に配置され、
前記トランジスタのチャネル領域として機能する第３活
性領域とを備え、前記フィールド酸化膜は、前記第１乃
至第３活性領域との境界を成す部分に前記第３活性領域
側に張り出した凸部を有すると共に、前記凸部と前記第
３活性領域との境界部分に溝を有することを特徴とする
ものである。

【００１１】請求項２記載の発明は、請求項１記載の半
導体装置であって、前記フィールド酸化膜の凸部は、前
記第１活性領域の最少幅および前記第２活性領域の最少
幅に比して、前記第３活性領域の最少幅が狭くなるよう
に形成されていることを特徴とするものである。

【００１２】請求項３記載の発明は、請求項１記載の半
導体装置であって、前記フィールド酸化膜の凸部は、前
記第３活性領域側に張り出した円弧状の形状を有するこ
とを特徴とするものである。

【００１３】請求項４記載の発明は、請求項１記載の半
導体装置であって、前記フィールド酸化膜の凸部の全幅
は、前記第１乃至第３活性領域の幅の総和に比して狭い
ことを特徴とするものである。

【００１４】請求項５記載の発明は、請求項１記載の半
導体装置であって、前記フィールド酸化膜の凸部は、前
記フィールド酸化膜の形成過程で前記第３活性領域との
境界部に生成されるバーズビークが、前記第１活性領域
または前記第２活性領域との境界部に生成されるバーズ
ビークに比して小さくなるように形成されていることを
特徴とするものである。

【００１５】請求項６記載の発明は、請求項１乃至５の
何れか１項記載の半導体装置であって、前記フィールド
酸化膜の凸部および前記溝は、前記第３活性領域の両側
に形成されていることを特徴とするものである。

【００１６】請求項７記載の発明は、請求項１乃至６の
何れか１項記載の半導体装置であって、前記トランジス
タは、アクセストランジスタとドライバトランジスタと
を含むＳＲＡＭのアクセストランジスタであり、前記フ
ィールド酸化膜は、前記ドライバトランジスタのチャネ
ル領域として機能する活性領域との境界部分に、そのチ
ャネル長に比して長い直線部分を有することを特徴とす
るものである。

【００１７】請求項８記載の発明は、請求項７記載の半
導体装置であって、前記アクセストランジスタのチャネ
ル幅は、前記ドライバトランジスタのチャネル幅に比し
て狭いことを特徴とするものである。

【００１８】請求項９記載の発明は、複数の活性領域を
絶縁するフィールド酸化膜を備える半導体装置の製造方
法であって、シリコン基板上にシリコン酸化膜のパッド
膜を形成するステップと、前記パッド膜の上層に所定パ
ターンの耐酸化性マスクを形成するステップと、前記シ
リコン基板に熱酸化処理を施して前記耐酸化性マスクか
ら露出している部分にフィールド酸化膜を形成するステ
ップと、前記耐酸化性マスクを除去した後に、そのマス
クに覆われていた活性領域を利用してトランジスタを形
成するステップとを含み、前記耐酸化性マスクは、特定
のトランジスタのソースドレイン領域およびチャネル領
域を覆う部分に、平面視で前記チャネル領域側に窪む凹
部を有するように形成されることを特徴とするものであ
る。

【００１９】請求項１０記載の発明は、請求項９記載の
半導体装置の製造方法であって、前記耐酸化性マスク
は、前記トランジスタのソースドレイン領域の最少幅に
比して、そのトランジスタのチャネル領域の最少幅が狭
くなるように形成されていることを特徴とするものであ
る。

【００２０】請求項１１記載の発明は、請求項９記載の
半導体装置の製造方法であって、前記耐酸化性マスク
は、前記凹部が平面視で円弧状となるように形成される
ことを特徴とするものである。

【００２１】請求項１２記載の発明は、請求項９乃至１
１の何れか１項記載の半導体装置の製造方法であって、
前記耐酸化性マスクは、前記チャネル領域の両側に前記
凹部を有するように形成されることを特徴とするもので
ある。

【００２２】請求項１３記載の発明は、請求項９乃至１
２の何れか１項記載の半導体装置の製造方法であって、
活性領域にトランジスタを形成するステップは、ＳＲＡ
Ｍに含まれるアクセストランジスタとドライバトランジ
スタとを形成するステップを含み、前記特定のトランジ
スタは、それらのトランジスタのうち前記アクセストラ
ンジスタであることを特徴とするものである。

【００２３】請求項１４記載の発明は、請求項１３記載
の半導体装置の製造方法であって、前記耐酸化性マスク
は、前記アクセストランジスタのチャネル幅が、前記ド
ライバトランジスタのチャネル幅に比して狭くなるよう
に形成されることを特徴とするものである。

【００２４】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。

【００２５】実施の形態１．図１は一般的なＳＲＡＭに
おける１つのメモリセルの電気的構造を表す回路図であ
る。本実施形態のＳＲＡＭは、個々のメモリセルに対応
して図１に示す回路を有している。図１に示すＳＲＡＭ
は、揮発性の半導体メモリであり、マトリクス状に配置
された複数のビット線およびワード線を備えている。個
々のメモリセルには、一対のビット線対と一本のワード
線が導通している。以下、図１に示すメモリセルと導通
しているビット線対のそれぞれを「ＢＩＴ１０」および
「／ＢＩＴ１２」と、また、そのメモリセルと導通して
いるワード線を「ＷＬ１４」と称す。

【００２６】個々のメモリセルには、２つのアクセスト
ランジスタＡ１およびＡ２が設けられている。アクセス
トランジスタＡ１およびＡ２のゲート端子は、ＷＬ１４
と導通している。また、アクセストランジスタＡ１が備
えるソースドレイン領域はＢＩＴ１０または記憶ノード
Ｎ１と、アクセストランジスタＡ２が備えるソースドレ
イン領域は／ＢＩＴ１２または記憶ノードＮ２と、それ
ぞれ導通している。

【００２７】記憶ノードＮ１には、負荷Ｌ１を介して電
源電圧ＶCCが供給されていると共に、ドライバトランジ
スタＤ１の一方のソースドレイン領域が接続されてい
る。同様に、記憶ノードＮ２には、負荷Ｌ２を介して電
源電圧ＶCCが供給されていると共に、ドライバトランジ
スタＤ２の一方のソースドレイン領域が接続されてい
る。ドライバトランジスタＤ１およびＤ２の他方のソー
スドレイン領域には接地電位ＶEEが供給されている。更
に、記憶ノードＮ１はドライバトランジスタＤ２のゲー
ト電極と、記憶ノードＮ２はドライバトランジスタＤ１
のゲート電極と、それぞれ導通している。

【００２８】図２は、上述した負荷Ｌ１，Ｌ２および２
つのドライバトランジスタＤ１，Ｄ２を含む電気的構成
の等価回路を示す。負荷Ｌ１およびドライバトランジス
タＤ１は図２に示すインバータ回路ＩＮＶ１と、負荷Ｌ
２およびドライバトランジスタＤ２は図２に示すインバ
ータ回路ＩＮＶ２と、それぞれ等価である。図１に示す
負荷Ｌ１，Ｌ２およびドライバトランジスタＤ１，Ｄ２
を含む回路、および、図２に示すＩＮＶ１およびＩＮＶ
２を含む回路は、記憶ノードＮ１およびＮ２を（High,
Low)とする安定状態と、それらを（Low, High)とする安
定状態とを選択的に実現するフリップフロップ１６を構
成している。フリップフロップ１６は、ＳＲＡＭに対し
て所定の電源電圧が供給されている限り、何れかの安定
状態を保持し続ける。

【００２９】次に、図１に示すメモリセルの動作につい
て説明する。メモリセルに対して書き込みおよび読み出
しが何れも要求されていない場合、すなわち、メモリセ
ルがスタンバイ状態である場合は、アクセストランジス
タＡ１およびＡ２が何れもオフ状態に維持される。この
場合、記憶ノードＮ１およびＮ２の値は（High, Low)ま
たは（Low, High)にセットされたまま保持される。

【００３０】メモリセルに記憶されているデータを読み
出す際には、アクセストランジスタＡ１およびＡ２をオ
ン状態として、記憶ノードＮ１およびＮ２をそれぞれＢ
ＩＴ１０および／ＢＩＴ１２に導通させる。ＢＩＴ１０
および／ＢＩＴ１２は、データの読み出し時にHighレベ
ルに制御されている。このため、ＢＩＴ１０および／Ｂ
ＩＴ１２のうち、Lowレベルにセットされている記憶ノ
ードＮ１またはＮ２と導通するビット線の電位は一時的
に低下する。ＳＲＡＭは、そのようなビット線の電圧変
化をセンスアンプ（図示せず）で増幅することによりメ
モリセルに記憶されているデータを読み出す。

【００３１】メモリセルに対してデータを書き込む際に
は、アクセストランジスタＡ１およびＡ２をオン状態と
して、ＢＩＴ１０および／ＢＩＴ１２の一方を強くプル
ダウンする。例えば、／ＢＩＴ１２がプルダウンされる
場合は、書き込み処理が行われることにより記憶ノード
Ｎ１にHigh信号が、また、記憶ノードＮ２にLow信号が
供給される。この場合、負荷Ｌ１，Ｌ２およびドライバ
トランジスタＤ１，Ｄ２からなるフリップフロップ１６
がそれらの信号に対応した安定状態にセットされ、記憶
ノードＮ１，Ｎ２に（High, Low)が記憶される。

【００３２】ＳＲＡＭが安定に動作するためには、アク
セストランジスタＡ１およびＡ２の動作しきい値Ｖath
が低いことが望ましく、また、ドライバトランジスタＤ
１およびＤ２の動作しきい値Ｖdthが高いことが望まし
い。以下、図３乃至図６を参照して、それらの理由につ
いて説明する。

【００３３】図３はフリップフロップ１６に含まれるＩ
ＮＶ１およびＩＮＶ２の入出力伝達特性を示す。より具
体的には、図３に示す曲線１８は記憶ノードＮ２の電位
が入力電位となり、記憶ノードＮ１の電位が出力電位と
なるＩＮＶ１の特性を示す。また、曲線２０は、記憶ノ
ードＮ１の電位が入力電位となり、記憶ノードＮ２の電
位が出力電位となるＩＮＶ２の特性を示す。ＩＮＶ１お
よびＩＮＶ２の特性曲線１８，２０は、それらに接続さ
れている負荷の状態等に応じて後述の如く変化する。

【００３４】フリップフロップ１６は、ＩＮＶ１の特性
曲線１８とＩＮＶ２の特性曲線２０とが交差する点Ｓ１
およびＳ２において安定状態を実現する。ＩＮＶ１およ
びＩＮＶ２が安定したフリップフロップ１６として機能
するためには、それらの特性曲線１８および２０で囲ま
れる領域が大きいことが好ましい。その大きさを表す指
標としては、例えば、特性曲線１８および２０で囲まれ
る領域内に示し得る円の直径が用いられる。以下、その
指標をＳＮＭ（Static Noise Margin)と称す。

【００３５】図４は、スタンバイ時におけるＩＮＶ１お
よびＩＮＶ２の特性曲線１８および２０を示す。スタン
バイ時には、上記の如くアクセストランジスタＡ１およ
びＡ２がオフ状態に制御されるため、ドライバトランジ
スタＤ１およびＤ２に、十分に高いインピーダンスを有
する負荷Ｌ１およびＬ２のみが接続されているのと等価
な状態が実現される。

【００３６】上記の状況下ではドライバトランジスタＤ
１およびＤ２を流れる電流が僅かに変化するだけで記憶
ノードＮ１およびＮ２の電位には大きな変化が現れる。
従って、ＩＮＶ１およびＩＮＶ２の特性曲線１８および
２０は、図４に示すように、遷移部分で急峻な傾きを示
し、十分に大きなＳＮＭを確保できるものとなる。この
ため、メモリセルは、スタンバイ時には安定にデータを
保持することができる。

【００３７】図５は、データ読み出し時におけるＩＮＶ
１およびＩＮＶ２の特性曲線１８および２０を示す。デ
ータの読み出し時にはアクセストランジスタＡ１および
Ａ２がオン状態となり、ＢＩＴ１０または／ＢＩＴ１２
からLow状態にセットされている記憶ノードＮ１または
Ｎ２にカラム電流（セル電流）が流入する。この場合、
ドライバトランジスタＤ１およびＤ２に、負荷Ｌ１およ
びＬ２と並列にインピーダンスの低い負荷が接続された
のと等価な状態が実現される。

【００３８】ドライバトランジスタＤ１およびＤ２に低
インピーダンスの負荷が接続されていると、それらを流
れる電流の変化に伴って記憶ノードＮ１およびＮ２の電
位に現れる変化は少量となる。従って、ＩＮＶ１および
ＩＮＶ２の特性曲線１８および２０は、図５に示すよう
に、スタンバイ時の特性に比して遷移部分の傾きが緩や
かなものとなる。

【００３９】更に、アクセストランジスタＡ１およびＡ
２がオン状態である場合は、High状態の記憶ノードＮ１
またはＮ２の電位が、電源電位ＶCCからアクセストラン
ジスタＡ１およびＡ２の動作しきい値Ｖathを減じた電
位、すなわち、ＶCC−Ｖathとなる（図５参照）。この
ため、アクセストランジスタＡ１およびＡ２がオン状態
となるデータ読み出し時におけるＳＮＭは、スタンバイ
時におけるＳＮＭに比して小さなものとなる。

【００４０】ＳＮＭが上記の如く小さな値となる時期
は、メモリセルのデータが最も破壊され易い時期の一つ
である。従って、メモリセルを安定に動作させるために
は、データの書き込みに伴ってアクセストランジスタＡ
１およびＡ２がオン状態となった場合に十分に大きなＳ
ＮＭを確保することが必要である。

【００４１】データの書き込みに伴ってアクセストラン
ジスタＡ１およびＡ２がオン状態となった場合のＳＮＭ
（以下、「書き込み時ＳＮＭ」と称す）は、アクセスト
ランジスタＡ１およびＡ２の動作しきい値Ｖathを小さ
くして、High状態の記憶ノードＮ１またはＮ２の電位Ｖ
CC−Ｖathを十分に高い値とすることで改善できる。ま
た、書き込み時ＳＮＭは、ドライバトランジスタＤ１お
よびＤ２のゲート幅をアクセストランジスタＡ１および
Ａ２のゲート幅より広くして、ベータ比、すなわち、ド
ライバトランジスタＤ１およびＤ２とアクセストランジ
スタＡ１およびＡ２のコンダクタンス比を大きくするこ
とで改善ができる。

【００４２】ＳＲＡＭの高集積化が進み個々のメモリセ
ルの占有面積が減少するに連れて、ドライバトランジス
タＤ１およびＤ２のゲート幅を大きくすることが困難と
なっている。すなわち、上述した後者の方法で書き込み
時ＳＮＭを改善することが困難となっている。このた
め、書き込み時ＳＮＭを十分に確保するためには、アク
セストランジスタＡ１およびＡ２の動作しきい値Ｖath
を低くすることが重要である。

【００４３】図６は、データ書き込み時におけるＩＮＶ
１およびＩＮＶ２の入出力伝達特性を示す。より具体的
には、図６は、記憶ノードＮ１およびＮ２に（High, Lo
w）を書き込む際に実現されるＩＮＶ１およびＩＮＶ２
の入出力伝達特性を示す。上述の如く、メモリセルに対
するデータの書き込みは、アクセストランジスタＡ１お
よびＡ２をオン状態としてＢＩＴ１０または／ＢＩＴ１
２をプルダウンすることで行われる。

【００４４】図６において、曲線Ｃ１は、アクセストラ
ンジスタＡ１およびＡ２がオン状態とされた後のＩＮＶ
２の特性曲線である。アクセストランジスタＡ２がオン
状態である場合に／ＢＩＴ１２がプルダウンされると、
記憶ノードＮ２の電位は強制的に接地電位近傍に引き下
げられる。この場合、ＩＮＶ２の出力電位（Ｎ２の電
位）は、その入力電位（Ｎ１の電位）に関わらず接地電
位近傍に維持される。従って、ＩＮＶ２の入出力特性
は、図６中に符号Ｃ２を付して表す特性となる。

【００４５】ＩＮＶ２の特性が曲線Ｃ２で表される場
合、フリップフロップ１６は、図６に示すＳ１′に対応
する点においてのみ安定状態となる。従って、上記の如
く／ＢＩＴ１２がプルダウンされると、メモリセルに
は、記憶ノードＮ１をHigh、記憶ノードＮ２をLowとす
るデータが書き込まれる。

【００４６】上述した手順でメモリセルにデータが書き
込まれた直後において、High状態にセットされた記憶ノ
ードＮ１の電位は、電源電位ＶCCからアクセストランジ
スタＡ１およびＡ２の動作しきい値Ｖathを減じた電
位、すなわち、ＶCC−Ｖathとなる（図６参照）。メモ
リセルに書き込まれたデータは、ＶCC−Ｖathが小さな
値であるほど外部ノイズの影響やα線によるソフトエラ
ーなどにより破壊されやすい。

【００４７】尚、α線によるソフトエラーとは、α線が
メモリセル内のHigh状態の記憶ノードＮ１またはＮ２
（以下、「Highノード」と称す）に入射することにより
データが破壊される現象をいい、以下の原理で発生す
る。すなわち、メモリセルのHighノードにα線が入射す
ると、α線の入射経路に沿って電子／正孔対が発生す
る。空乏層内で発生した電子はHigh状態のノードに引き
寄せられる。その結果、Highノードの電位が低下してフ
リップフロップ１６に反転が生じデータ破壊が生ずる。

【００４８】アクセストランジスタＡ１およびＡ２の動
作しきい値Ｖathが、Highノードの電位ＶCC−Ｖathに与
える影響は、電源電位ＶCCの低電位化が進むに連れて大
きくなる。近年では、ＳＲＡＭの省電力化等の要求に応
じて電源電位ＶCCの低電位化が要求されている。このた
め、上述したデータ破壊を防止するうえでは、アクセス
トランジスタＡ１およびＡ２の動作しきい値Ｖathを小
さな値とすることが重要である。

【００４９】上述の如く、アクセストランジスタＡ１お
よびＡ２の動作しきい値Ｖathは、データの読み出し時
にＳＲＡＭを安定に動作させるためにも、また、データ
の書き込み時にＳＲＡＭを安定に動作させるためにも小
さな値であることが望ましい。

【００５０】次に、ＳＲＡＭを安定に動作させるために
はドライバトランジスタＤ１およびＤ２の動作しきい値
Ｖdthが高いほど有利である理由について説明する。Ｓ
ＲＡＭのスタンバイ時には、上記の如く、ドライバトラ
ンジスタＤ１およびＤ２に、それぞれ負荷素子Ｌ１およ
びＬ２のみが接続しているのと等価の状態が実現され
る。

【００５１】この場合、Highノード（Ｎ１またはＮ２）
の電位をHigh状態に維持するためには、ドライバトラン
ジスタＤ１およびＤ２のオフリーク、すなわち、サブス
レッショルドリークが、負荷素子Ｌ１およびＬ２を流れ
る電流よりも小さいことが必要である。より具体的に
は、記憶ノードＮ１をHigh状態に維持するためには、ド
ライバトランジスタＤ１のオフリークが負荷素子Ｌ１を
流れる電流よりも小さいことが必要である。また、記憶
ノードＮ２をHigh状態に維持するためには、ドライバト
ランジスタＤ２のオフリークが負荷素子Ｌ２を流れる電
流よりも小さいことが必要である。

【００５２】ドライバトランジスタＤ１およびＤ２のオ
フリークは、それらの動作しきい値Ｖdthが高いほど少
量となる。従って、ＳＲＡＭを安定に動作させるために
は、ドライバトランジスタＤ１およびＤ２の動作しきい
値Ｖdthを高い値とすることが有効である。

【００５３】上述の如く、個々のメモリセルに図１に示
す電気的構造を有するＳＲＡＭを安定に動作させるため
には、アクセストランジスタＡ１およびＡ２の動作しき
い値Ｖathを低い値とし、かつ、ドライバトランジスタ
Ｄ１およびＤ２の動作しきい値Ｖdthを高い値とするこ
とが必要である。換言すると、動作の安定したＳＲＡＭ
を構成するためには、同一の基板上に動作しきい値の低
いアクセストランジスタと、動作しきい値の高いドライ
バトランジスタとを形成することが必要である。

【００５４】動作しきい値の異なる複数種のトランジス
タは、例えば基板に対する不純物の注入濃度を局部的に
相違させることにより同一基板上に形成することができ
る。しかしながら、そのような方法によると、不純物の
注入濃度を異ならせるための工程が必要となり製造工程
が全体として複雑化する。本実施形態のＳＲＡＭは、簡
単な製造工程で、同一基板上に動作しきい値の異なる複
数種のトランジスタを形成するうえで好適な構造を有し
ている。以下、図７乃至図１６を参照して本実施形態の
ＳＲＡＭの構造、製造方法および特性について説明す
る。

【００５５】図７は、本実施形態のＳＲＡＭの製造過程
における一状態を表す平面図である。図７にはＳＲＡＭ
が備える複数のメモリセルのうち６つ（３×２）のセル
に対応する領域が表されている。また、図７において破
線で囲まれた領域は、単一のメモリセル２２に対応する
部分を示す。

【００５６】図８（Ａ）は、図７に示すメモリセル２２
の部分を拡大して表したＳＲＡＭの平面図を示す。ま
た、図８（Ｂ）および図８（Ｃ）は、本実施形態のＳＲ
ＡＭを図８（Ａ）に示すＡ−Ａ′直線、またはＢ−Ｂ′
直線に沿って切断することで得られる断面図である。

【００５７】図８（Ｂ）および図８（Ｃ）に示すよう
に、本実施形態のＳＲＡＭは、ＰやＡｓ等のＮ型不純物
を低濃度で含有するＮ_-型のシリコン基板２４を備えて
いる。シリコン基板２４には、Ｂ等のＰ型不純物を低濃
度で含有するＰ_-型のウェル領域５が形成されている。
ウェル領域５の表面近傍には、複数のトランジスタの活
性領域を区分するためのフィールド酸化膜２８が形成さ
れている。

【００５８】図８（Ａ）に示すように、単一のメモリセ
ル２２に対応する部分には、２つのアクセストランジス
タＡ１およびＡ２を形成するための活性領域と、２つの
ドライバトランジスタＤ１およびＤ２を形成するための
活性領域とが確保されている。図８（Ａ）乃至図８
（ｃ）に示す状態において、シリコン基板２４に形成さ
れた活性領域、すなわち、フィールド酸化膜２８で覆わ
れていない領域はシリコン酸化膜３０で覆われている。

【００５９】シリコン酸化膜３０の上層には、単一のメ
モリセル２２に対応して、互いに平行な方向に延在する
ように２本のワード線３２および３４と２本のゲート電
極３６および３８とが形成されている。本実施形態にお
いて、それらのワード線およびゲート電極は、Ｐを含有
するドープトポリシリコン膜４０と金属シリサイド膜４
２との積層構造を有している。

【００６０】ワード線３２は、アクセストランジスタＡ
１のゲート電極を兼ねる構成要素であり、アクセストラ
ンジスタＡ１を形成すべき部位において活性領域と交差
するように形成される。同様に、ワード線３４はアクセ
ストランジスタＡ２を形成すべき部位において、また、
ゲート電極３６および３８はそれぞれドライバトランジ
スタＤ１およびＤ２を形成すべき部位において活性領域
と交差するように形成される。

【００６１】その結果、ワード線３２の直下にアクセス
トランジスタＡ１のチャネル領域として機能する活性領
域４３が形成されると共に、ワード線３２の両側に、ア
クセストランジスタＡ１のソースドレイン領域として機
能する活性領域４４と、アクセストランジスタＡ１のソ
ースドレイン領域とドライバトランジスタＤ１のソース
ドレイン領域とを兼ねる活性領域４６とが形成される。
また、ワード線３４の直下にはアクセストランジスタＡ
２のチャネル領域として機能する活性領域４７が形成さ
れ、ワード線３４の両側には、アクセストランジスタＡ
２のソースドレイン領域として機能する活性領域４８
と、アクセストランジスタＡ２のソースドレイン領域と
ドライバトランジスタＤ２のソースドレイン領域とを兼
ねる活性領域５０とが形成される。

【００６２】更に、ゲート電極３６の直下にはドライバ
トランジスタＤ１のチャネル領域として機能する活性領
域５２が、ゲート電極３８の直下にはドライバトランジ
スタＤ２のチャネル領域として機能する活性領域５４
が、それぞれ形成される。そして、ゲート電極３６およ
び３８の間には、２つのドライバトランジスタＤ１およ
びＤ２のソースドレイン領域を兼ねる活性領域５６が形
成される。

【００６３】本実施形態において、フィールド酸化膜２
８は、その平面図上での形状、すなわち、図８（Ａ）に
おける形状が、アクセストランジスタＡ１およびＡ２の
チャネル領域となる活性領域４３，４７に向かって凸状
となるように形成されている。より具体的には、活性領
域４３，４７の最少幅（図中横方向の最少距離）が、活
性領域４４，４６の最少幅、または活性領域４８，５０
の最少幅よりも小さくなるように、滑らかな円弧を描く
凸状に形成されている。以下、フィールド酸化膜２８の
凸状の部分を「凸部５７」と称す。

【００６４】フィールド酸化膜２８は、更に、ドライバ
トランジスタＤ１およびＤ２のチャネル領域となる活性
領域５２，５４の幅（図中横方向の距離）が、アクセス
トランジスタＡ１およびＡ２のチャネル領域となる活性
領域４３，４７の幅に比して広くなるように形成されて
いる。

【００６５】図８（Ｂ）に示す断面図には、上述したフ
ィールド酸化膜２８の凸部５７と、アクセストランジス
タＡ１のチャネル領域として機能する活性領域４３との
境界が表されている。図８（Ｂ）に示すように、フィー
ルド酸化膜２８には、その境界部分に溝５８が形成され
ている。本実施形態のＳＲＡＭは、アクセストランジス
タＡ１およびＡ２のチャネル領域と、フィールド酸化膜
２８との境界部に、上記の溝５８が形成されていると共
に、その溝５８が簡単な工程で形成されている点に特徴
を有している。

【００６６】次に、図９を参照して、シリコン基板２４
上に、フィールド酸化膜２８と共に上記の溝５８が形成
されるまでの工程について説明する。図９（Ａ）乃至図
９（Ｃ）は、図８（Ｂ）に対応するＳＲＡＭのＡ−Ａ′
断面図である。

【００６７】本実施形態の製造方法では、先ず、Ｎ_-型
のシリコン基板２６の全面に例えば二酸化シリコン（Ｓ
ｉＯ₂）によりパッド膜６０が形成される。次に、パッ
ド膜６０の上に、窒化シリコン（Ｓｉ₃Ｎ₄）により耐酸
化性マスク６２が形成される（図９（Ａ））。この際、
耐酸化性マスク６２は、平面的な形状が図８（Ａ）に示
す活性領域の形状と同じになるように、すなわち、活性
領域４３および４７を覆う部分が滑らかな円弧状の凹部
となるように形成される。

【００６８】上記の如く耐酸化性マスク６２が形成され
た後、例えばLOCOS（Local Oxidation of Silicon)法に
よる熱酸化が行われる。その結果、耐酸化性マスク６２
に覆われていない部分に、選択的に３０００オングスト
ローム程度の膜厚でフィールド酸化膜２８が形成され
る。フィールド酸化膜２８が形成された後、リン酸を用
いて耐酸化性マスク６２が除去される（図９（Ｂ））。

【００６９】LOCOS法による酸化の過程では、フィール
ド酸化膜２８の端部が耐酸化性マスク６２の下層に入り
込むことによりバーズビーク（Bird's Beak)が形成され
る。このバーズビークは、フィールド酸化膜２８の端面
が平面的に直線状あるいは凹状である部位で大きく成長
し易く、また、その端面が平面的に凸状である部位で成
長し難い。このため、フィールド酸化膜２８の凸部５７
（活性領域４３に隣接する部分）に形成されるバーズビ
ークは、図９（Ｂ）に示すように、他の部位に形成され
るバーズビークに比して小さなものとなる。

【００７０】耐酸化性マスク６２が除去された後、シリ
コン基板２４の活性領域を覆っているパッド膜６０がフ
ッ酸を用いて除去される。その結果、図９（Ｃ）に示す
ように、活性領域４３とフィールド酸化膜２８との境界
部に、０．０２〜０．０５μｍ程度の深さで溝５８が形
成される。上述の如く、本実施形態の製造方法によれ
ば、耐酸化性マスク６２の一部に凹部を形成することを
除き何ら特別な処理を行うことなく溝５８を簡単に形成
することができる。

【００７１】上述した処理が終了すると、シリコン基板
２４の全面に、Ｂ等のＰ型不純物が、例えば２００〜７
００kevのエネルギーで、かつ、１．０×１０¹²〜１．
０×１０¹³個／ｃｍ²のドーズ量で注入される。次に、
Ｂ等のＰ型不純物が、例えば３０〜７０kevのエネルギ
ーで、かつ、３．０×１０¹²個／ｃｍ²程度のドーズ量
で注入される。これらの処理が行われることにより、
１．０×１０¹⁶〜１．０×１０¹⁸個／ｃｍ³程度の不純
物濃度を有するＰ_-型のウェル領域２６が形成される
（図９（Ｃ））。

【００７２】ウェル領域２６の形成されたシリコン基板
２４の表面には、熱酸化によって、その全面に４０〜１
００オングストローム程度の膜厚でシリコン酸化膜３０
が形成される。

【００７３】次に、LPCVD(Low Pressure Chemical Vapo
r Deposition)法により、ホスフィン（ＰＨ３）等のガ
スを混入させて堆積処理を行うことで、１０００オング
ストロームの膜厚を有し、かつ、１．０〜８．０×１０
²⁰個／ｃｍ³程度の不純物濃度を有するドープトポリシ
リコン膜４０が形成される。ドープトポリシリコン膜４
０の上に、タングステンシリサイド膜などの金属シリサ
イド膜４２が形成される。

【００７４】金属シリサイド膜４２の上に、写真製版に
よりフォトレジストが所定形状にパターニングされる。
そのレジストをマスクとして、ＲＩＥ（Reactive Ion E
tching) 法により金属シリサイド膜４２およびドープト
ポリシリコン膜４０がエッチングされることにより、ワ
ード線３２，３４およびゲート電極３６，３８が形成さ
れる。上述した一連の処理が実行されることにより図８
（Ａ）〜図８（Ｃ）に示す状態が形成される。尚、本実
施形態ではワード線３２，３４やゲート電極３６，３８
をポリシリコンと金属シリサイドとの積層構造、すなわ
ち、いわゆるポリサイド構造としているが、それらはポ
リシリコンの単層構造としてもよい。

【００７５】以下、図１０乃至図１４を参照して、本実
施形態のＳＲＡＭを完成させるための主要な工程につい
て説明する。図１０は、本実施形態のＳＲＡＭの製造過
程における一状態を表すＢ−Ｂ′断面図である。ワード
線３２，３４やゲート電極３６，３８が形成された後、
シリコン基板２４には、その全面にシリコン酸化膜３０
の上からＡｓなどのＮ型不純物が注入される。この際、
不純物の注入は、３０〜７０kevのエネルギーで、１．
０〜５．０×１０¹³個／ｃｍ²程度のドーズ量で、４５
°の注入角度で、かつ、シリコン基板２４を回転させな
がら行われる。その結果、シリコン基板２４の活性領域
には、ワード線３２，３４やゲート電極３６，３８で覆
われる部分を除き、１．０×１０¹⁷〜１．０×１０¹⁹個
／ｃｍ³程度の不純物濃度を有するＮ_-型のＬＤＤ（Ligh
tly Doped Drain)領域６４が形成される。

【００７６】次に、シリコン基板２４の全面に、LPCVD
法により５００〜１５００オングストローム程度の膜厚
でシリコン酸化膜が堆積される。そのシリコン酸化膜が
ＲＩＥ法でエッチングされることにより、ワード線３
２，３４の側面、およびゲート電極３６，３８の側面を
覆う側壁酸化膜６６が形成される。活性領域を覆ってい
たシリコン酸化膜３０は、ワード線３２，３４またはゲ
ート電極３６，３８に覆われている部分を除き、上記の
エッチングの過程で除去される。その結果、ワード線３
２，３４およびゲート電極３６，３８の下にのみゲート
絶縁膜として機能するシリコン酸化膜３０が残存する。

【００７７】次に、シリコン基板２４の全面に、Ａｓな
どのＮ型不純物が、３０〜７０kevのエネルギーで、か
つ、１．０〜５．０×１０¹⁵個／ｃｍ²程度のドーズ量
で注入される。その結果、ワード線３２，３４、ゲート
電極３６，３８、および側壁酸化膜６６で覆われる部分
を除き、１０×１０²⁰〜１０×１０²¹個／ｃｍ³程度の
不純物濃度を有し、０．０５〜０．１５μｍ程度の深さ
を有するするＮ₊型のソースドレイン領域６８が形成さ
れる。ソースドレイン領域６８とＬＤＤ領域６４は、ア
クセストランジスタＡ１およびＡ２やドライバトランジ
スタＤ１およびＤ２のソースドレイン領域として機能す
るＬＤＤ構造の活性領域（４４，４６，４８，５０，５
６：図８（Ａ）参照）を構成する。上述した一連の処理
が行われることにより図１０に示す状態が形成される。

【００７８】図１１（Ａ）は、本実施形態のＳＲＡＭの
製造過程において、図１０に示す状態に続いて実現され
る一状態を表す平面図である。また、図１１（Ｂ）は本
実施形態のＳＲＡＭを図１１（Ａ）に示すＢ−Ｂ′直線
に沿って切断することで得られる断面図である。図１１
（Ｂ）に示すように、シリコン基板２４の上部には、そ
の全面にLPCVD法により２０００〜１００００オングス
トロームの膜厚でシリコン酸化膜７０が堆積される。

【００７９】次に、シリコン酸化膜７０の上に、LPCVD
法により、２００〜１０００オングストロームの膜厚で
ポリシリコンが堆積される。そのポリシリコン膜には、
３０kevのエネルギーで、１．０×１０¹²〜１．０×１
０¹⁴個／ｃｍ²程度のドーズ量でリン等のＮ型不純物が
注入される。その後、写真製版およびＲＩＥ法によるエ
ッチングによりドープトポリシリコン膜が所定形状にパ
ターニングされることにより配線層７２が形成される。

【００８０】図１２（Ａ）は、本実施形態のＳＲＡＭの
製造過程において、図１１（Ａ）に示す状態に続いて実
現される一状態を表す平面図である。また、図１２
（Ｂ）は本実施形態のＳＲＡＭを図１２（Ａ）に示すＢ
−Ｂ′直線に沿って切断することで得られる断面図であ
る。図１２（Ｂ）に示すように、配線層７２の上層に
は、LPCVD法により１００〜３００オングストロームの
膜厚でシリコン酸化膜７４が堆積される。

【００８１】写真製版およびエッチングによって、コン
タクトホール７６〜８６が形成される。コンタクトホー
ル７６，８２は、それぞれアクセストランジスタＡ１，
Ａ２のソースドレイン領域となる活性領域４４，４８に
開口するように形成される。コンタクトホール４６，８
０は、それぞれアクセストランジスタＡ１，Ａ２のソー
スドレイン領域とドライバトランジスタＤ１，Ｄ２のソ
ースドレイン領域とを兼ねる活性領域４６，５０に開口
するように形成される。そして、コンタクトホール８
４，８６は、配線層７２の一部を貫通してドライバトラ
ンジスタＤ１，Ｄ２のゲート電極３６，３８（図８
（Ａ）参照）に開口するように形成される。

【００８２】図１３（Ａ）は、本実施形態のＳＲＡＭの
製造過程において、図１２（Ａ）に示す状態に続いて実
現される一状態を表す平面図である。また、図１３
（Ｂ）は本実施形態のＳＲＡＭを図１３（Ａ）に示すＢ
−Ｂ′直線に沿って切断することで得られる断面図であ
る。コンタクトホール７６〜８６が形成されると、次
に、LPCVD法により１０００〜２０００オングストロー
ムの膜厚で、１．０×１０²⁰〜８．０×１０²⁰個／ｃｍ
³程度の濃度でリンを含有するドープトポリシリコン膜
が堆積される。ドーズ量でリン等のＮ型不純物シリコン
酸化膜７４が堆積される。

【００８３】写真製版およびエッチングにより上記のド
ープトポリシリコン膜が所定形状にパターニングされる
ことにより、コンタクトプラグ８８，９０と、配線９
２，９４とが形成される。コンタクトプラグ８８，９０
は、それぞれコンタクトホール７６，７８を介してアク
セストランジスタＡ１，Ａ２のソースドレイン領域とし
て機能する活性領域４４，４８と導通している。

【００８４】配線９２は、コンタクトホール７８，８６
を利用して、アクセストランジスタＡ１のソースドレイ
ン領域とドライバトランジスタＤ１のソースドレイン領
域とを兼ねる活性領域４６をドライバトランジスタＤ２
のゲート電極３８に導通させている。更に、配線９４
は、コンタクトホール８０，８４を利用して、アクセス
トランジスタＡ２のソースドレイン領域とドライバトラ
ンジスタＤ２のソースドレイン領域とを兼ねる活性領域
５０をドライバトランジスタＤ１のゲート電極３６に導
通させている。

【００８５】図１３（Ａ）および図１３（Ｂ）に示す構
成において、配線層７２のうちドライバトランジスタＤ
２のゲート電極３８と重なる部分、配線９４、およびシ
リコン酸化膜７４のうちそれらの間に介在する部分は、
ドライバトランジスタＤ１と導通する負荷素子Ｌ１とな
るＴＦＴ（Thin Film Transistor)を構成している。こ
の際、配線９４はゲート電極として、シリコン酸化膜７
４のうち配線９４に覆われる部分はゲート酸化膜とし
て、また、配線層７２のうち配線９４の直下に位置する
部分はチャネル領域としてそれぞれ機能する。

【００８６】同様に、図１３（Ａ）および図１３（Ｂ）
に示す構成において、配線層７２のうちドライバトラン
ジスタＤ１のゲート電極３６と重なる部分、配線９２、
およびシリコン酸化膜７４のうちそれらの間に介在する
部分は、ドライバトランジスタＤ２と導通する負荷素子
Ｌ２となるＴＦＴを構成している。この際、配線９２は
ゲート電極として、シリコン酸化膜７４のうち配線９２
に覆われる部分はゲート酸化膜として、また、配線層７
２のうち配線９２の直下に位置する部分はチャネル領域
としてそれぞれ機能する。

【００８７】図１４（Ａ）は、本実施形態のＳＲＡＭの
製造過程において、図１３（Ａ）に示す状態に続いて実
現される一状態を表す平面図である。また、図１４
（Ｂ）は本実施形態のＳＲＡＭを図１４（Ａ）に示すＢ
−Ｂ′直線に沿って切断することで得られる断面図であ
る。図１４（Ｂ）に示すように、配線９２やコンタクト
プラグ８８の上には層間膜９６が形成される。層間膜９
６には、図１４（Ａ）に示すように、コンタクトプラグ
８８，９０に開口するコンタクトホール９８，１００が
形成される。

【００８８】層間膜９６の上層には、アルミニウム配線
によりＢＩＴ１０および／ＢＩＴ１２が形成される。Ｂ
ＩＴ１０は、コンタクトホール９８を介して、アクセス
トランジスタＡ１のソースドレイン領域（活性領域４
４）に通じるコンタクトプラグ８８と導通している。ま
た、／ＢＩＴ１２は、コンタクトホール１００を介し
て、アクセストランジスタＡ２のソースドレイン領域
（活性領域４８）に通じるコンタクトプラグ９０と導通
している。上記の如くＢＩＴ１０および／ＢＩＴ１２が
形成されることにより、図１に示すＳＲＡＭの電気的構
造が実現される。

【００８９】図１５は、図８（Ｂ）に示す溝５８の拡大
図を示す。上述の如く、本実施形態のＳＲＡＭは、アク
セストランジスタＡ１のチャネル領域となる活性領域４
４とフィールド酸化膜２８との境界部に溝５８を備えて
いる。アクセストランジスタＡ１の動作しきい値は、上
記の溝５８に起因する逆狭チャネル効果によって、チャ
ネル幅が狭まるに連れて低下する。

【００９０】以下、溝５８に起因して逆狭チャネル効果
が生ずる原理について説明する。アクセストランジスタ
Ａ１のチャネル領域（活性領域４４）には、ゲート電極
３２に電圧が印加されることによりゲート電界Ｅが発生
する。活性領域４４のうち溝５８から離れた部分には、
垂直成分のみを有するゲート電界Ｅが発生する。一方、
溝５８の近傍では、垂直成分と共に水平成分を有するデ
ート電界Ｅが発生する。このため、溝５８の近傍には溝
５８から離れた部分に比して強いゲート電界Ｅが作用す
る。従って、活性領域４４のうち溝５８に近い部分にい
は、溝５８から遠い部分に比して容易に反転層が形成さ
れる。

【００９１】アクセストランジスタＡ１の動作しきい値
Ｖathは、活性領域４４における反転層の形成が容易で
あるほど低い値となる。溝５８の近傍における活性領域
４４の特性は、活性領域４４の幅（図８（Ａ）における
横方向の距離）が狭くなるほど全体の特性に大きな影響
を与える。このため、活性領域４４の幅が狭くなるほど
活性領域４４には反転層が形成され易くなり、アクセス
トランジスタＡ１の動作しきい値Ｖathが低下する。

【００９２】図１６は、チャネル長Ｌ（ワード線の線幅
に相当）が０．２５μｍに設定されたトランジスタの動
作しきい値Ｖthとチャネル幅Ｗとの関係を示す。図１６
において、符号１０２を付して表す曲線はチャネル領域
の端部に溝５８が形成されていない場合の特性である。
また、符号１０４を付して表す曲線は、チャネル領域の
端部に溝５８が形成されている場合の特性である。曲線
１０４に示すように、チャネル領域の端部に溝５８が形
成されている場合は、チャネル幅Ｗが０．８μｍより狭
くなるに連れて動作しきい値Ｖthが低下傾向を示す。そ
の低下傾向は、チャネル幅が０．６μｍより狭くなる領
域で顕著に現れる。

【００９３】本実施形態のＳＲＡＭでは、ドライバトラ
ンジスタＤ１およびＤ２のチャネル長Ｌ、およびアクセ
ストランジスタＡ１およびＡ２のチャネル長Ｌが何れも
０．２５μｍに設定されている。従って、ドライバトラ
ンジスタＤ１およびＤ２は、曲線１０２で示される特性
を示し、また、アクセストランジスタＡ１およびＡ２は
曲線１０４で示される特性を示す。

【００９４】また、本実施形態において、アクセストラ
ンジスタＡ１およびＡ２のチャネル幅ＷＡは０．４μｍ
に設定されており、一方、ドライバトランジスタＤ１お
よびＤ２のチャネル幅ＷＤは、ＷＡに比して広い０．８
μｍに設定されている。このため、ドライバトランジス
タＤ１およびＤ２の動作しきい値Ｖdth、およびアクセ
ストランジスタＡ１およびＡ２の動作しきい値Ｖath
は、それぞれ０．７０Ｖおよび０．６３Ｖとなる。

【００９５】上述の如く、本実施形態のＳＲＡＭは、同
一の基板上に動作しきい値Ｖathの低いアクセストラン
ジスタＡ１およびＡ２と、動作しきい値Ｖdthの高いド
ライバトランジスタＤ１およびＤ２とを備えている。こ
のため、本実施形態のＳＲＡＭによれば、スタンバイ
時、データ書き込み時、およびデータ読み出し時の何れ
においても安定した動作特性を実現することができる。

【００９６】また、本実施形態のＳＲＡＭは、アクセス
トランジスタＡ１およびＡ２のチャネル領域の端部に溝
５８を備えることでそれらの動作しきい値Ｖathを小さ
な値としている。このため、本実施形態のＳＲＡＭは、
アクセストランジスタＡ１およびＡ２を形成すべき領域
に注入する不純物の濃度と、ドライバトランジスタＤ１
およびＤ２を形成すべき領域に注入する不純物の濃度と
を異ならせること無く、簡単な工程で製造することがで
きる。

【００９７】更に、本実施形態のＳＲＡＭにおいて、上
記の溝５８は、耐酸化性膜６２（図９（Ａ）参照）に凸
部５７を設けるだけで、特別な工程を追加することなく
形成することができる。従って、本実施形態のＳＲＡＭ
は、同一基板上に動作しきい値の同じトランジスタのみ
を形成する場合と同程度に簡単な工程で製造することが
できる。

【００９８】実施の形態２．次に、図１７を参照して本
発明の実施の形態２のＳＲＡＭについて説明する。図１
７（Ａ）は本実施形態のＳＲＡＭの製造過程における一
状態を表す平面図である。また、図１７（Ｂ）は、本実
施形態のＳＲＡＭを図１７（Ａ）に示すＡ−Ａ′直線に
沿って切断することで得られる断面図である。

【００９９】本実施形態のＳＲＡＭは、フィールド酸化
膜２８の凸部５７の形状が異なる点を除き、実施の形態
１のＳＲＡＭと同じ構成を有している。本実施形態にお
いて、凸部５７は、その幅がほぼアクセストランジスタ
Ａ１およびＡ２のチャネル長Ｌ（図１７における活性領
域４３，４７の上下方向の距離）と一致するように設け
られている。また、凸部５７は、活性領域４３，４７と
の境界が直線状となるように形成されている。本実施形
態のＳＲＡＭは、耐酸化性膜６２（図９（Ａ）参照）の
形状を凸部５７の形状に合わせる他は実施の形態１の場
合と同じ手順で製造することができる。

【０１００】フィールド酸化膜２８の形成時に生ずるバ
ーズビークは、フィールド酸化膜２８が平面図上で突出
する部分において抑制される。従って、本実施形態にお
いても、フィールド酸化膜２８の凸部５７と活性領域４
３との境界部には、実施の形態１の場合と同様に溝５８
が形成される。このため、本実施形態のＳＲＡＭによれ
ば、実施の形態１のＳＲＡＭと同等の効果を得ることが
できる。

【０１０１】ところで、フィールド酸化膜２８の凸部の
形状は、実施の形態１または２に示す形状に限定される
ものではない。例えば、凸部５７の形状は、実施の形態
２における凸部５７の端面を円弧状としたもの、或い
は、実施の形態２における凸部５７の幅をある程度拡大
または縮小したものとしてもよい。

【０１０２】実施の形態３．次に、図１８を参照して本
発明の実施の形態３のＳＲＡＭについて説明する。図１
８（Ａ）本実施形態のＳＲＡＭの製造過程における一状
態を表す平面図である。また、図１８（Ｂ）は、本実施
形態のＳＲＡＭを図１８（Ａ）に示すＡ−Ａ′直線に沿
って切断することで得られる断面図である。

【０１０３】本実施形態のＳＲＡＭは、フィールド酸化
膜２８の凸部５７が活性領域４３，４７の両側に設けら
れており、その結果、活性領域４３，４７の両側に溝５
８が形成されている点を除き、実施の形態１のＳＲＡＭ
と同じ構成を有している。本実施形態のＳＲＡＭは、耐
酸化性膜６２（図９（Ａ）参照）の形状を凸部５７の形
状に合わせる他は実施の形態１の場合と同じ手順で製造
することができる。

【０１０４】活性領域４３，４７の両側に溝５８が形成
されていると、それらの片側にのみ溝５８が形成されて
いる場合に比して、活性領域４３，４７における反転層
が更に形成されやすくなる。従って、本実施形態のＳＲ
ＡＭによれば、アクセストランジスタＡ１およびＡ２の
動作しきい値Ｖathを実施の形態１または２の場合に比
して更に低下させることができる。

【０１０５】トランジスタの動作しきい値Ｖthとチャネ
ル幅Ｗとの関係を示す図１６において、符号１０６を付
して表す曲線はチャネル領域の両側に溝５８が形成され
たトランジスタの特性を示す。従って、本実施形態のＳ
ＲＡＭでは、ドライバトランジスタＤ１およびＤ２が曲
線１０２に対応する特性を示し、また、アクセストラン
ジスタＡ１およびＡ２が曲線１０６に対応する特性を示
す。

【０１０６】ドライバトランジスタＤ１およびＤ２のチ
ャネル幅ＷＤ、およびアクセストランジスタＡ１および
Ａ２のチャネル幅ＷＡは、それぞれ実施の形態１の場合
と同様に０．８μｍおよび０．４μｍである。従って、
本実施形態において、それらの動作しきい値Ｖdthおよ
びＶathは、それぞれ０／７Ｖおよび０／５７Ｖとな
る。このように、本実施形態のＳＲＡＭによれば、アク
セストランジスタＡ１およびＡ２の動作しきい値Ｖath
と、ドライバトランジスタＤ１およびＤ２の動作しきい
値Ｖdthとの差を、実施の形態１または２の場合に比し
て更に大きくすることができる。このため、本実施形態
のＳＲＡＭによれば、実施の形態１または２のＳＲＡＭ
に比して更に安定した動作特性を実現することができ
る。

【０１０７】尚、上述した実施の形態１乃至３では、活
性領域４４，４６，４８および５０が前記請求項１記載
の「第１活性領域および第２活性領域」に、活性領域４
３および４７が前記請求項１記載の「第３活性領域」
に、それぞれ相当している。また、実施の形態１乃至３
では、活性領域５２および５４が前記請求項７記載の
「ドライバトランジスタのチャネル領域として機能する
活性領域」に相当している。

【０１０８】

【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
記載の発明によれば、フィールド酸化膜の凸部とトラン
ジスタのチャネル領域との境界部分には、フィールド酸
化膜の形成過程で必然的に形成される溝が存在してい
る。チャネル領域の端部に溝が形成されていると、逆狭
チャネル効果を利用して、トランジスタの動作しきい値
を容易に下げることができる。従って、本発明によれ
ば、動作しきい値の調整が容易なトランジスタを含み、
かつ、簡単な工程で製造することのできる半導体装置を
実現することができる。

【０１０９】請求項２乃至５の何れか１項記載の発明に
よれば、フィールド酸化膜の形成過程でチャネル領域に
隣接する部分に形成されるバーズビークを抑制するうえ
で好適な状態を実現することができる。このため、本発
明によれば、チャネル領域と凸部との境界部に、容易か
つ確実に溝を形成するうえで好適な構造を有する半導体
装置を実現することができる。

【０１１０】請求項６記載の発明によれば、トランジス
タのチャネル領域の両側に溝が形成されているため、そ
のトランジスタの動作しきい値を十分に小さな値とする
ことができる。

【０１１１】請求項７記載の発明によれば、簡単な製造
工程で、動作しきい値の低いアクセストランジスタと、
その動作しきい値に比して高い動作しきい値を有するド
ライバトランジスタとを含むＳＲＡＭを実現することが
できる。

【０１１２】請求項８記載の発明によれば、ドライバト
ランジスタのチャネル幅が広いため、その動作しきい値
を高くすることができると共に、アクセストランジスタ
のチャネル幅が狭いため、その動作しきい値を低くする
ことができる。このため、本発明によれば、安定した動
作特性を示すＳＲＡＭが実現できる。

【０１１３】請求項９記載の発明によれば、チャネル領
域側に窪んだ凹部を有する耐酸化マスクを利用して熱酸
化を行うことで、そのチャネル領域側に張り出した凸部
を有し、かつ、その凸部の端部に溝を有するフィールド
酸化膜を容易に形成することができる。このため、本発
明によれば、逆狭チャネル効果を利用した動作しきい値
の調整が可能なトランジスタを含む半導体装置を簡単な
工程で製造することができる。

【０１１４】請求項１０または１１記載の発明によれ
ば、フィールド酸化膜の形成過程でチャネル領域に隣接
する部分に形成されるバーズビークを有効に抑制するこ
とができる。このため、本発明によれば、チャネル領域
と凸部との境界部に、容易かつ確実に溝を形成すること
ができる。

【０１１５】請求項１２記載の発明によれば、耐酸化性
マスクの両側に凹部が形成されているため、トランジス
タのチャネル領域の両側に必然的に溝を形成することが
できる。このため、本発明によれば、動作しきい値が十
分に小さなトランジスタを容易に製造することができ
る。

【０１１６】請求項１３記載の発明によれば、動作しき
い値の低いアクセストランジスタと、その動作しきい値
に比して高い動作しきい値を有するドライバトランジス
タとを含むＳＲＡＭを簡単な工程で製造することができ
る。

【０１１７】請求項１４記載の発明によれば、チャネル
幅を適切に調整することで、ドライバトランジスタの動
作しきい値を、アクセストランジスタの動作しきい値に
比して高い値とすることができる。このため、本発明に
よれば、安定した動作特性を示すＳＲＡＭを簡単な工程
で製造することができる。

【図面の簡単な説明】

【図１】ＳＲＡＭの１つのメモリセルの電気的構造を
表す回路図である。

【図２】図１に示すフリップフロップ部分の等価回路
である。

【図３】図１に示すフリップフロップの入出力伝達特
性の第１の例を示す図である。

【図４】図１に示すフリップフロップの入出力伝達特
性の第２の例を示す図である。

【図５】図１に示すフリップフロップの入出力伝達特
性の第３の例を示す図である。

【図６】図１に示すフリップフロップの入出力伝達特
性の第４の例を示す図である。

【図７】本発明の実施の形態１のＳＲＡＭの製造過程
における一状態を表す図である。

【図８】図７に示す複数のメモリセルのうちの１つを
拡大して表した平面図、およびそのメモリセルの断面図
である。

【図９】本発明の実施の形態１のＳＲＡＭの製造方法
を説明するための図（その１）である。

【図１０】本発明の実施の形態１のＳＲＡＭの製造方
法を説明するための図（その２）である。

【図１１】本発明の実施の形態１のＳＲＡＭの製造方
法を説明するための図（その３）である。

【図１２】本発明の実施の形態１のＳＲＡＭの製造方
法を説明するための図（その４）である。

【図１３】本発明の実施の形態１のＳＲＡＭの製造方
法を説明するための図（その５）である。

【図１４】本発明の実施の形態１のＳＲＡＭの製造方
法を説明するための図（その６）である。

【図１５】本発明の実施の形態１のＳＲＡＭの動作を
説明するための断面図である。

【図１６】本発明の実施の形態１または２のＳＲＡＭ
の特性を説明するための断面図である。

【図１７】本発明の実施の形態２のＳＲＡＭの構造を
説明するための平面図および断面図である。

【図１８】本発明の実施の形態３のＳＲＡＭの構造を
説明するための平面図および断面図である。

【符号の説明】

１０ビット線（ＢＩＴ）、１２ビット線（／Ｂ
ＩＴ）、１４，３２，３４ワード線（ＷＬ）、
１６フリップフロップ、Ａ１，Ａ２アクセスト
ランジスタ、Ｄ１，Ｄ２ドライバトランジスタ、
Ｎ１，Ｎ２記憶ノード、２２メモリセル、
２４シリコン基板、２６ウェル領域、２
８フィールド酸化膜、３６，３８ゲート電極、
４３，４４，４６，４７，４８，５０活性領域、
５７凸部、６０パッド膜、６２耐酸化
性マスク。

Claims

【特許請求の範囲】

【請求項１】複数の活性領域を絶縁するフィールド酸
化膜を備える半導体装置であって、トランジスタのソースドレイン領域として機能する第１
活性領域および第２活性領域と、前記第１活性領域と前記第２活性領域との間に配置さ
れ、前記トランジスタのチャネル領域として機能する第
３活性領域とを備え、前記フィールド酸化膜は、前記第１乃至第３活性領域と
の境界を成す部分に前記第３活性領域側に張り出した凸
部を有すると共に、前記凸部と前記第３活性領域との境
界部分に溝を有することを特徴とする半導体装置。
【請求項２】前記フィールド酸化膜の凸部は、前記第
１活性領域の最少幅および前記第２活性領域の最少幅に
比して、前記第３活性領域の最少幅が狭くなるように形
成されていることを特徴とする請求項１記載の半導体装
置。
【請求項３】前記フィールド酸化膜の凸部は、前記第
３活性領域側に張り出した円弧状の形状を有することを
特徴とする請求項１記載の半導体装置。
【請求項４】前記フィールド酸化膜の凸部の全幅は、
前記第１乃至第３活性領域の幅の総和に比して狭いこと
を特徴とする請求項１記載の半導体装置。
【請求項５】前記フィールド酸化膜の凸部は、前記フ
ィールド酸化膜の形成過程で前記第３活性領域との境界
部に生成されるバーズビークが、前記第１活性領域また
は前記第２活性領域との境界部に生成されるバーズビー
クに比して小さくなるように形成されていることを特徴
とする請求項１記載の半導体装置。
【請求項６】前記フィールド酸化膜の凸部および前記
溝は、前記第３活性領域の両側に形成されていることを
特徴とする請求項１乃至５の何れか１項記載の半導体装
置。
【請求項７】前記トランジスタは、アクセストランジ
スタとドライバトランジスタとを含むＳＲＡＭのアクセ
ストランジスタであり、前記フィールド酸化膜は、前記ドライバトランジスタの
チャネル領域として機能する活性領域との境界部分に、
そのチャネル長に比して長い直線部分を有することを特
徴とする請求項１乃至６の何れか１項記載の半導体装
置。
【請求項８】前記アクセストランジスタのチャネル幅
は、前記ドライバトランジスタのチャネル幅に比して狭
いことを特徴とする請求項７記載の半導体装置。
【請求項９】複数の活性領域を絶縁するフィールド酸
化膜を備える半導体装置の製造方法であって、シリコン基板上にシリコン酸化膜のパッド膜を形成する
ステップと、前記パッド膜の上層に所定パターンの耐酸化性マスクを
形成するステップと、前記シリコン基板に熱酸化処理を施して前記耐酸化性マ
スクから露出している部分にフィールド酸化膜を形成す
るステップと、前記耐酸化性マスクを除去した後に、そのマスクに覆わ
れていた活性領域を利用してトランジスタを形成するス
テップとを含み、前記耐酸化性マスクは、特定のトランジスタのソースド
レイン領域およびチャネル領域を覆う部分に、平面視で
前記チャネル領域側に窪む凹部を有するように形成され
ることを特徴とする半導体装置の製造方法。
【請求項１０】前記耐酸化性マスクは、前記トランジ
スタのソースドレイン領域の最少幅に比して、そのトラ
ンジスタのチャネル領域の最少幅が狭くなるように形成
されていることを特徴とする請求項９記載の半導体装置
の製造方法。
【請求項１１】前記耐酸化性マスクは、前記凹部が平
面視で円弧状となるように形成されることを特徴とする
請求項９記載の半導体装置の製造方法。
【請求項１２】前記耐酸化性マスクは、前記チャネル
領域の両側に前記凹部を有するように形成されることを
特徴とする請求項９乃至１１の何れか１項記載の半導体
装置の製造方法。
【請求項１３】活性領域にトランジスタを形成するス
テップは、ＳＲＡＭに含まれるアクセストランジスタと
ドライバトランジスタとを形成するステップを含み、前記特定のトランジスタは、それらのトランジスタのう
ち前記アクセストランジスタであることを特徴とする請
求項９乃至１２の何れか１項記載の半導体装置の製造方
法。
【請求項１４】前記耐酸化性マスクは、前記アクセス
トランジスタのチャネル幅が、前記ドライバトランジス
タのチャネル幅に比して狭くなるように形成されること
を特徴とする請求項１３記載の半導体装置の製造方法。