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JPH10223771A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

Info

Publication number
JPH10223771A
JPH10223771A JP9028132A JP2813297A JPH10223771A JP H10223771 A JPH10223771 A JP H10223771A JP 9028132 A JP9028132 A JP 9028132A JP 2813297 A JP2813297 A JP 2813297A JP H10223771 A JPH10223771 A JP H10223771A
Authority
JP
Japan
Prior art keywords
oxide film
mos transistor
gate oxide
gate electrode
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9028132A
Other languages
English (en)
Inventor
Harumitsu Fujita
晴光 藤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yamaha Corp
Original Assignee
Yamaha Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yamaha Corp filed Critical Yamaha Corp
Priority to JP9028132A priority Critical patent/JPH10223771A/ja
Priority to US09/021,519 priority patent/US6271572B1/en
Publication of JPH10223771A publication Critical patent/JPH10223771A/ja
Priority to US09/873,580 priority patent/US7022574B2/en
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 複数の電圧レベルを扱う半導体装置とその製
造方法に関し、製造工程の増加を抑制し、かつ低電圧回
路用のＭＯＳトランジスタの性能の低下も抑制すること
のできる多電源デバイスを提供する。 【解決手段】 比較的低電圧で駆動されるＭＯＳトラン
ジスタと比較的高電圧で駆動されるＭＯＳトランジスタ
とを同一半導体基板上に有する半導体装置であって、前
記比較的高電圧で駆動されるＭＯＳトランジスタは、前
記半導体基板中の第１導電型の第１活性領域と、前記第
１活性領域上に形成され、トランジスタの電流方向に関
し、側端部において中央部より増大した厚さを有する第
１ゲート酸化膜と、前記第１ゲート酸化膜上に形成さ
れ、第１導電型と逆の第２導電型不純物を比較的低濃度
にドープされた第１電極とを有し、前記比較的低電圧で
駆動されるＭＯＳトランジスタは、前記半導体基板中の
第１導電型の第２活性領域と、前記第２活性領域上に形
成された第２ゲート酸化膜と、前記第２ゲート酸化膜上
に形成され、比較的高濃度の第２導電型不純物をドープ
された第２電極とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に複数の電圧レベルを扱う半導体装
置とその製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置の駆動電圧は、省電
力化のため低くなる傾向にある。たとえば、ＴＴＬ等の
アナログ回路は５Ｖ電源で開発されたが、その後開発さ
れたデジタル回路は通常３．３Ｖ電源で駆動される。デ
ジタル回路の駆動電源は、さらに２．５Ｖに低減される
傾向にある。メモリ装置等においては、さらなる低電圧
化も行なわれている。信号レベルは、たとえば電源電圧
の７割以上が“１”、３割以下が“０”というように電
源電圧に依存する。
【０００３】何種類かの機能回路を含む集積回路装置に
おいては、複数の電圧レベルを扱うことを要求されるこ
とがある。このようなデバイスを便宜的に多電源デバイ
スと呼ぶ。多電源デバイスは、比較的に高電圧の電源で
駆動される高電圧回路と比較的低電圧の電源で駆動され
る低電圧回路とを含む。
【０００４】金属−酸化膜−半導体（ＭＯＳ）トランジ
スタにおいては、ソース電極は接地され、ドレイン電極
には電源電圧が印加される。ゲート電極には、接地電位
と電源電圧とが選択的に印加される。ゲート酸化膜は、
ソース電極の近傍においては、電源電圧に対応する耐圧
を有することが要求される。多電源デバイスにおいて
は、低電圧回路と高電圧回路おいて、ゲート電極に印加
される電圧レベルが異なる。
【０００５】ある種の多電源デバイスにおいては、低電
圧回路のＭＯＳトランジスタと高電圧回路のＭＯＳトラ
ンジスタとでゲート酸化膜の厚さを異ならせている。低
電圧回路用のＭＯＳトランジスタは薄いゲート酸化膜を
有し、高電圧回路用のＭＯＳトランジスタは厚いゲート
酸化膜を有する。このように、電源電圧に応じてゲート
酸化膜の厚さを異ならせることにより、低電圧回路でも
高電圧回路でも高性能のＭＯＳトランジスタを用いるこ
とができる。しかしながら、ゲート酸化膜の厚さを異な
らせるためには、ゲート酸化膜形成工程を別にする必要
がある。このため、製造工程が増加し、生産コストが上
昇してしまう。
【０００６】同一の厚さを有するゲート酸化膜を用いて
低電圧回路と高電圧回路を作成しようとする場合、低電
圧回路のＭＯＳトランジスタも高電圧回路のＭＯＳトラ
ンジスタと同一の厚さに形成することになる。高電圧回
路の耐圧を満たすゲート酸化膜厚は、低電圧回路では不
必要に厚いゲート酸化膜となり、ＭＯＳトランジスタの
性能が低下してしまう。
【０００７】
【発明が解決しようとする課題】以上説明したように、
多電源デバイスにおいて、同一の製造工程によって低電
圧回路と高電圧回路を作成しようとすると、低電圧回路
用のＭＯＳトランジスタの性能が低下してしまう。
【０００８】本発明の目的は、製造工程の増加を抑制
し、かつ低電圧回路用のＭＯＳトランジスタの性能の低
下も抑制することのできる多電源デバイスを提供するこ
とである。
【０００９】本発明の他の目的は、同一の製造工程で形
成し、かつ高電圧回路用のＭＯＳトランジスタにおいて
は、耐圧を向上させた絶縁ゲート電極を有する半導体装
置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】本発明の一観点によれ
ば、比較的低電圧で駆動されるＭＯＳトランジスタと比
較的高電圧で駆動されるＭＯＳトランジスタとを同一半
導体基板上に有する半導体装置であって、前記比較的高
電圧で駆動されるＭＯＳトランジスタは、前記半導体基
板中の第１導電型の第１活性領域と、前記第１活性領域
上に形成され、トランジスタの電流方向に関し、側端部
において中央部より増大した厚さを有する第１ゲート酸
化膜と、前記第１ゲート酸化膜上に形成され、第１導電
型と逆の第２導電型不純物を比較的低濃度にドープされ
た第１電極とを有し、前記比較的低電圧で駆動されるＭ
ＯＳトランジスタは、前記半導体基板中の第１導電型の
第２活性領域と、前記第２活性領域上に形成された第２
ゲート酸化膜と、前記第２ゲート酸化膜上に形成され、
比較的高濃度の第２導電型不純物をドープされた第２電
極とを有する半導体装置が提供される。
【００１１】本発明の他の観点によれば、第１導電型の
複数の活性領域を有する半導体基板を準備する工程と、
前記複数の活性領域上に第１ゲート酸化膜を形成する工
程と、前記第１ゲート酸化膜上に電極層を形成する工程
と、前記電極層をパターニングし、前記複数の活性領域
の各々の上にゲート電極パターンを形成する工程と、前
記ゲート電極パターンの表面を酸化し、前記第１ゲート
酸化膜と一体化し、ゲート電極パターンの側壁から中央
部に向かって次第に厚さの減少する第２ゲート酸化膜を
形成する工程と、前記ゲート電極パターンをマスクとし
て前記複数の活性領域に前記第１導電型と逆の第２導電
型の不純物を低濃度でドープし、前記ゲート電極パター
ンとその両側の活性領域を低濃度にドープする第１ドー
プ工程と、前記複数の活性領域の一部をマスクで覆い、
残りの活性領域に第２導電型不純物を高濃度にドープ
し、ゲート電極パターンとその両側の活性領域を高濃度
にドープする第２ドープ工程とを含む複数のＭＯＳトラ
ンジスタを有する半導体装置の製造方法が提供される。
【００１２】ゲート酸化膜の厚さを、端部において中央
部よりも厚くすることにより、電界の集中するゲート電
極端部における耐圧を向上させることができる。さら
に、高電圧回路用のＭＯＳトランジスタにおいては、シ
リコン電極の不純物ドープ量を低減させることにより、
シリコン電極中のチャンネル側において空乏層を発達さ
せることができる。空乏層が発達すると、実効的なゲー
ト絶縁膜の厚さが向上し、耐圧が向上する。
【００１３】
【発明の実施の形態】図１は、本発明の実施例による多
電源デバイスのＭＯＳトランジスタを概略的に示す断面
図である。
【００１４】図１（Ａ）において、左側に低電圧回路内
のＭＯＳトランジスタを示し、右側に高電圧回路内のＭ
ＯＳトランジスタを示す。たとえば、シリコン基板１の
表面上にフィールド酸化膜２が形成され、活性領域を画
定している。活性領域表面には、ゲート酸化膜３が形成
されている。ここで、ゲート酸化膜３は、ＭＯＳトラン
ジスタ内を流れる電流方向に関し、側端部３ｂから中央
部３ａに向かって次第に減少する厚さを有する。
【００１５】ゲート酸化膜３の上には、多結晶シリコン
電極４ａ、４ｂが形成されている。低電圧回路用の多結
晶シリコン電極４ａは、高電圧回路用の多結晶シリコン
電極４ｂよりも高濃度に不純物をドープされている。た
とえば、多結晶シリコン電極４ａの不純物濃度は１０20
ｃｍ-3台であり、多結晶シリコン電極４ｂの不純物濃度
は１×１０18ｃｍ-3〜５×１０19ｃｍ-3程度である。
【００１６】ゲート電極４ａ、４ｂの側端部には、酸化
シリコンからなる側壁スペーサが形成されている。基板
上では、低電圧回路内のＭＯＳトランジスタのゲート４
ａの側壁スペーサの下側には、浅く低濃度でゲート電極
と同一導電型の不純物がドープされた領域（ＬＤＤ）が
形成されており、ＬＤＤを挟んでゲート電極と反対側に
は、深く高濃度で不純物がドープされた領域５ａ、６ａ
（ｎ+ ）が形成されている。一方、高電圧回路内のＭＯ
Ｓトランジスタのゲート４ｂの側壁スペーサ下側および
それに隣接してゲート電極の反対側に、浅く低濃度でゲ
ート電極と同一導電型の不純物がドープされたソース、
ドレイン領域５ｂ、６ｂが形成されている。このソー
ス、ドレイン領域５ｂ、６ｂの不純物濃度は、高電圧回
路内のＭＯＳトランジスタのゲート電極中の不純物濃度
と同様であり、１×１０18ｃｍ-3〜５×１０19ｃｍ-3程
度である。
【００１７】なお、低電圧回路内のＭＯＳトランジスタ
および高電圧回路内のＭＯＳトランジスタのゲート酸化
膜３は、中央部においては、共に等しい厚さを有してい
る。ソース／ドレイン領域５、６間には、ゲート電極４
下にチャネル領域７が画定される。
【００１８】図１（Ｂ）は、ゲート電極、ソース／ドレ
イン領域に電圧を印加した状態を示す。ソース領域５
は、接地電位（０Ｖ）に接続され、ドレイン領域６は電
源電圧ＶD1、ＶD2に接続される。ゲート電極４には、ト
ランジスタをオン状態にするか、オフ状態にするかに依
存して変化するゲート電圧ＶGI、ＶG2が印加される。こ
こで、低電圧回路においては、オン状態のＶG1およびＶ
D1が低電圧レベルの電源電圧であり、高電圧回路におい
ては、オン状態のＶG2およびＶD2が高電圧回路用の電源
電圧である。
【００１９】左側に示す低電圧回路用のＭＯＳトランジ
スタにおいては、ゲート電極４ａに電源電圧ＶGIが印加
された時、チャネル７ａに反転層８ａが誘起される。ソ
ース領域５ａ、反転層８ａとゲート電極４ａとの間の電
圧をゲート酸化膜３ａで受ける。ゲート酸化膜３ａは低
電圧回路の電源電圧に適合するように選択される。
【００２０】高電圧回路用のＭＯＳトランジスタにおい
ては、ゲート電極４ｂに電源電圧Ｖ G2が印加された時、
チャネル領域７ｂに反転層８ｂが誘起されると共に、低
濃度にドープされたゲート電極４ｂのチャネル側におい
て空乏層ＤＰが形成される。空乏層ＤＰは実効的に絶縁
層として機能するため、ゲート電極４ｂ下のゲート絶縁
膜に印加される電界は緩和される。
【００２１】なお、オフ状態におけるゲート・ドレイン
間の耐圧は、ゲート酸化膜３が側端部において中央部よ
りも増大した厚さを有しているため、ゲート酸化膜に印
加される電界は緩和される。
【００２２】ゲート酸化膜３が側端部において中央部よ
りも増大した厚さを有し、かつゲート電極４ｂ内に空乏
層ＤＰが発生することにより、ゲート酸化膜３自体は低
電圧回路におけるゲート酸化膜３と同一の厚さを有する
ものであっても、高電圧回路用ＭＯＳトランジスタにお
いてゲート絶縁膜の耐圧が向上する。
【００２３】図１（Ｃ）は、高電圧回路用のＭＯＳトラ
ンジスタのソース領域５ｂとゲート電極４ｂの一部を拡
大して示す。ゲート電極４ｂがソース領域５ｂと同一電
位である場合、シリコンで形成されたゲート電極４ｂ全
体がゲート電極として機能する。
【００２４】ゲート電極４ｂに電源電圧を印加すると、
ソース領域５ｂ、チャネル領域７ｂとゲート電極４ｂと
の間に逆方向バイアスが働き、空乏層ＤＰが発達する。
ゲート電極４ｂは、実効的に破線で示す境界を有するこ
とになる。下端部においては、ゲート電極の実効位置が
ＸからＹの位置に移動する。このように、高電圧回路用
ＭＯＳトランジスタのゲート電極に高電圧を印加した
時、ゲート電極中の空乏層領域によりゲート酸化膜に印
加される電界が緩和するため、耐圧が向上する。
【００２５】さらに、ゲート酸化膜３が側端部において
中央部よりも厚く形成されているため、高電界が印加さ
れるゲート電極端部におけるゲート絶縁膜の厚さがさら
に向上する。また、ゲート酸化膜３とゲート電極４ｂの
境界が、ソース領域５ｂに向かって凸の滑らかな曲線を
描くことにより、電界集中が緩和される。
【００２６】図１（Ｄ）は、低電圧回路用のＭＯＳトラ
ンジスタのソース領域５ａとゲート電極４ａの一部を拡
大して示す断面図である。なお、ゲート電極４ａ側壁上
には、絶縁側壁スペーサ９が形成されている。また、ソ
ース領域５ａは、基板平面内においてゲート電極４ａと
一部重なり合う低不純物濃度の延長部（ＬＤＤ部）１０
と、絶縁スペーサ９の端部と位置整合した高不純物濃度
のソース領域１１とによって形成されている。高不純物
濃度のソース領域１１は、ソース領域全体としての実効
抵抗を低減させる。
【００２７】ゲート電極４ａは高濃度に不純物をドープ
されているため、高電圧を印加されても空乏層は発達し
ない。ゲート酸化膜３の厚さを最適の値に選択すること
により、高性能のＭＯＳトランジスタが形成される。
【００２８】以上説明した両トランジスタにおいて、ソ
ース／ドレイン領域に近い側端部において中央部よりも
厚さの厚いゲート酸化膜は、ゲート電極パターニング後
に熱酸化を行なうことにより、形成することができる。
【００２９】図２は、ゲート電極パターニング後に熱酸
化を行なった時、ゲート電極表面等に形成される酸化膜
形状をシミュレーションした結果を示す。シリコン基板
１表面上に、厚さ約９ｎｍのゲート酸化膜３を形成し、
その上に厚さ約３００ｎｍの多結晶シリコンゲート電極
４を形成する。多結晶シリコンゲート電極４をリソグラ
フィとエッチングによりパターニングした後、９５０℃
で６０分間の熱酸化を、Ｏ2 雰囲気中で行い、シリコン
基板１表面上で約３０ｎｍの酸化膜ＯＸを成長した。
【００３０】この時、ゲート電極側端部において、その
下部に酸化膜ＯＸが食い込み、ゲート電極４の側端部形
状が丸め込まれると共に、ゲート酸化膜３の厚さが増大
している。その後、ゲート電極４およびその表面上に形
成された酸化膜をマスクとしてイオン注入を行なうと、
図に示すように、ゲート電極４と一部重なり合うソース
／ドレイン領域５が形成される。なお、ゲート電極４側
壁上の酸化膜表面からソース／ドレイン領域５先端まで
の長さは５０ｎｍであり、ゲート電極４側壁からの長さ
は約３０ｎｍである。ゲート酸化膜の厚さの増加した部
分は、ソース／ドレイン領域５先端よりもゲート電極中
央部に向かって深く入り込んでいる。
【００３１】このように、多結晶シリコンゲート電極パ
ターニング後、熱酸化を行なうことにより、ゲート酸化
膜３を端部において中央部よりも厚くし、かつゲート電
極４端部の角を丸め込むことができる。図２の場合、ゲ
ート電極端部でのゲート酸化膜厚は約４０ｎｍであり、
中央部のゲート酸化膜厚９ｎｍの４倍以上であるが、少
なくとも２倍以上、より好ましくは３倍以上とすること
が好ましい。
【００３２】図３は、多電源デバイスの構成例を概略的
に示す。図３（Ａ）において、半導体集積回路チップＩ
Ｃ内には、低電圧回路ＣＫ１と高電圧回路ＣＫ２が形成
される。たとえば、低電圧回路ＣＫ１はデジタル回路で
あり、高電圧回路ＣＫ２はアナログ回路である。低電圧
回路ＣＫ１と、高電圧回路ＣＫ２との間には、電圧レベ
ル変換用回路ＣＫ３が配置されている。
【００３３】周辺部には入力用パッドＩＰ１、ＩＰ２、
電源用パッド、ＰＰ１、ＰＰ２、出力用パッドＯＰ１、
ＯＰ２が配置されている。パッドＩＰ１、ＰＰ１、ＯＰ
１は、低電圧回路ＣＫ１用のパッドであり、パッドＩＰ
２、ＰＰ２、ＯＰ２は高電圧回路ＣＫ２用のパッドであ
る。
【００３４】図３（Ｂ）は、多電源デバイスの他の構成
例を示す。低電圧回路ＣＫ１の周囲には、電圧レベル変
換用回路ＣＫ３を介して高電圧回路ＣＫ２が配置されて
いる。たとえば、高電圧回路ＣＫ２は入出力回路であ
る。チップ周辺部には、高電圧レベル用のパッドＩＰ
２、ＰＰ２、ＯＰ２が配置されている。
【００３５】図４〜図６は、本発明の実施例による多電
源デバイスの製造工程を概略的に示す断面図である。な
お、図中左側の部分が低電圧回路用の領域であり、右側
の部分が高電圧用の領域である。
【００３６】図４（Ａ）に示すように、ｐ型シリコン基
板１１の表面領域には、ｎ型ウェル１１１、１１４、ｐ
型ウェル１１２、１１３が形成されている。シリコン基
板表面には、厚さ約４００ｎｍのフィールド酸化膜１２
が周知のＬＯＣＯＳ工程によって形成され、活性領域を
取り囲んでいる。活性領域表面には、厚さ約９ｎｍのゲ
ート酸化膜１３が、たとえばドライ熱酸化によって形成
される。厚さ約９ｎｍのゲート酸化膜は、低電圧駆動時
に最適のゲート酸化膜である。
【００３７】なお、図４（Ａ）において、左側のｎ型ウ
ェル１１１およびｐ型ウェル１１２は、低電圧回路用Ｍ
ＯＳトランジスタが形成される領域として、右側のｎ型
ウェル１１３およびｐ型ウェル１１４は、高電圧回路用
ＭＯＳトランジスタが形成される領域として提供され
る。上記ゲート酸化膜１３は、一度の工程で、低電圧回
路用のｎ型ウェル１１１およびｐ型ウェル１１２、高電
圧回路用のｎ型ウェル１１３およびｐ型ウェル１１４上
に共通に形成されるので、異なる膜厚を有するゲート酸
化膜を作り分ける必要がなくなる。
【００３８】図４（Ｂ）に示すように、ゲート酸化膜１
３を形成した基板表面上に、たとえば厚さ約２００ｎｍ
の多結晶シリコン膜１４を低圧ＣＶＤ（ＬＰＣＶＤ）に
よって形成する。
【００３９】図４（Ｃ）に示すように、多結晶シリコン
膜１４表面上に、ゲート電極をパターニングするための
レジストパターン２１を形成し、レジストパターン２１
をエッチングマスクとして多結晶シリコン膜１４をエッ
チングする。このようにして、活性領域上にゲート電極
１４ａを形成する。その後、レジストパターン２１は除
去する。
【００４０】図４（Ｄ）に示すように、ゲート電極１４
ａをパターニングしたシリコン基板１１に対し、Ｏ2 雰
囲気中で９５０℃、６０分間のドライ熱酸化を行い、シ
リコン基板１１表面上で厚さ約３０ｎｍの酸化膜１３ａ
を成長させる。なお、多結晶シリコンのゲート電極１４
ａ表面上には、シリコン基板表面上よりも厚いシリコン
酸化膜が成長する。
【００４１】ここで、シリコン表面を熱酸化することに
より、ゲート電極１４ａ下部においては、図２に示した
ように、ゲート電極端部から中央部に向かって熱酸化が
進行し、シリコン酸化膜１３ａの厚さがゲート電極１４
ａ側端部から中央部に向かって緩やかに減少するシリコ
ン酸化膜が形成される。シリコン酸化膜の成長と共に、
多結晶シリコンのゲート電極１４ａの下端形状も角が丸
め込まれる。このゲート電極下部の酸化膜の成長は、Ｌ
ＯＣＯＳにおけるバーズビークと類似のものと考えられ
る。
【００４２】図５（Ａ）に示すように、ｎ型ウェル１１
１、１１４を覆い、ｐ型ウェル１１２、１１３を露出す
るレジストパターン２２を形成し、Ｐ+ イオンまたはＡ
ｓ+イオンのｎ型不純物のイオン注入を行なう。たとえ
ば、加速エネルギ２０〜８０ｋｅＶでドーズ量２×１０
13〜１×１０15ｃｍ-2のｎ型不純物イオン注入を行な
う。
【００４３】このイオン注入によって形成された多結晶
シリコンのゲート電極１４ａ中には、約１×１０18〜５
×１０19ｃｍ-3のｎ型不純物がドープされる。ゲート電
極１４ａ側壁上のシリコン酸化膜から、ｎ型不純物ドー
プ領域の端部までの距離は、約５０ｎｍとなる。すなわ
ち、ｎ型不純物ドープ領域が、ゲート電極１４ａ下部に
入り込み、重なり領域を持つ。その後、レジストパター
ン２２は除去する。
【００４４】図５（Ｂ）に示すように、ｐ型ウェル１１
２、１１３を覆い、ｎ型ウェル１１１、１１４を露出す
るレジストパターン２３を形成する。このレジストパタ
ーン２３をイオン注入マスクとし、Ｂ+ またはＢＦ2 +
イオンのｐ型不純物イオン注入を行なう。ｐ型不純物イ
オン注入のドーズ量は、図５（Ａ）に示したｎ型不純物
のドーズ領域２×１０13〜１×１０15ｃｍ-2と同様であ
る。その後、レジストパターン２３は除去する。
【００４５】図５（Ｃ）に示すように、基板表面上に酸
化シリコン膜１９を厚さ約２００ｎｍＣＶＤによって堆
積する。その後、ＣＨＦ3 ／Ｏ2 ／Ａｒをエッチングガ
スとして反応性イオンエッチングを行い、シリコン酸化
膜１９、１３ａのエッチングを行い、ゲート電極１４ａ
の側壁上に側壁スペーサ１９ａを残すと共に、シリコン
基板表面を露出する。
【００４６】なお、以上の工程により、ｎ型ウェル１１
１のゲート電極両側には、浅く低不純物濃度のｐ型領域
１５が形成され、ｐ型ウェル１１２表面上には浅く低不
純物濃度のｎ型領域１６が形成され、ｐ型ウェル１１３
表面には浅く低不純物濃度のｎ型領域１７が形成され、
ｎ型ウェル１１４表面には浅く低不純物のｐ型領域１８
が形成される。これらの浅く低不純物型の不純物ドープ
領域１５〜１８は、所謂ＬＤＤ領域である。
【００４７】図５（Ｄ）に示すように、ｐ型ウェル１１
２を露出し、高電圧回路のｐ型ウェル１１３およびｎ型
ウェル１１１、１１４を覆うレジストパターン２４を形
成する。レジストパターン２４をイオン注入マスクと
し、Ｐ+ またはＡｓ+ のｎ型不純物をイオン注入する。
たとえば、加速エネルギ４０ｋｅＶで、ドーズ量２×１
０15ｃｍ-2のイオン注入を行い、約１×１０20ｃｍ-3の
ｎ型不純物濃度を有する高濃度ソース／ドレイン領域を
形成する。
【００４８】図６（Ａ）に示すように、図５（Ｄ）に示
すイオン注入により、ｐ型ウェル１１２上のゲート電極
１４ａ両側に高不純物濃度のソース／ドレイン領域１６
ａが形成される。
【００４９】その後、ｎ型ウェル１１１を露出し、ｐ型
ウェル１１２、および高電圧回路のｐ型ウェル１１３お
よびｎ型ウェル１１４を覆うレジストパターン２５を形
成する。このレジストパターン２５をイオン注入マスク
とし、ｎ型ウェル１１１にＢ + またはＢＦ2 + のｐ型不
純物のイオン注入を行なう。たとえば、ドーズ量２×１
０15ｃｍ-2のイオン注入を行い、ｐ型不純物約１×１０
20ｃｍ-3のソース／ドレイン領域を形成する。
【００５０】これら高濃度の不純物注入時に高電圧回路
部分は全てレジストに覆われているので、ソース／ドレ
イン領域１７、１８、ゲート電極は低濃度に保たれてい
る。
【００５１】図６（Ｂ）は、このようにして形成された
高不純物濃度ソース／ドレイン領域１５ａを示す。その
後、レジストパターン２５は除去する。レジストパター
ンを除去した後、たとえはラピッドサーマルアニール
（ＲＴＡ）により、温度約１０００℃、１０秒間のアニ
ーリングを行い、イオン注入した不純物を活性化する。
【００５２】活性化後、図面中右側の高電圧回路部分に
おいては、ゲート電極両側に深さ約２００ｎｍのソース
ドレイン領域が形成され、ｎ型ウェル１１１内には深さ
約２００〜３００ｎｍのソース／ドレイン領域１５ａが
形成され、ｐ型ウェル１１２内には深さ約３００〜４０
０ｎｍのソース／ドレイン領域１６ａが形成される。
【００５３】図６（Ｃ）に示すように、基板表面に、厚
さ約５０ｎｍのＴｉ膜３０を、たとえばスパッタリング
等によって堆積する。その後、約６５０℃、約３０秒間
のアニーリングを行い、高融点金属であるＴｉ膜３０を
下地Ｓｉと反応させ、Ｔｉシリサイド層を形成する。
【００５４】この一次シリサイド反応の後、未反応Ｔｉ
膜をウォッシュアウトにより除去する。未反応Ｔｉ膜を
除去した後、さらに約９５０℃、約０．１秒間のアニー
リングを行い、二次シリサイド反応を完結させる。この
ようにして、ＭＯＳトランジスタのソース／ドレイン領
域上にシリサイド電極層３１を形成し、ゲート電極１４
ａ上にシリサイド電極層３２を形成する。
【００５５】図中左側に示す低電圧回路においては、ゲ
ート酸化膜が端部で中央部より厚いＭＯＳトランジスタ
が形成される。ゲート電極およびソース／ドレイン領域
は、高濃度に不純物をドープされる。
【００５６】図中右側に示す高電圧回路においては、ゲ
ート酸化膜が端部で中央部より厚く形成される他、ゲー
ト電極は低不純物濃度にドープされる。このため、ゲー
ト電極に逆方向バイアス電圧を印加した後、ゲート電極
下部には空乏層が発生する。高電圧回路のＭＯＳトラン
ジスタは浅く低不純物濃度のソース／ドレイン領域しか
有さないが、その表面上にはシリサイド電極が形成され
ているため、動作上は問題を生じない。
【００５７】本実施例においては、ゲート絶縁膜の厚さ
をゲート電極端部で中央部より厚くすると共に高電圧回
路内ＭＯＳトランジスタのゲート電極の不純物濃度を低
減した。このため、高電圧回路内ＭＯＳトランジスタの
ゲート電極においては逆方向バイアス時に空乏層が発達
し、ゲート絶縁膜の膜厚変化と共にゲート絶縁膜の耐圧
を向上させる。
【００５８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００５９】
【発明の効果】以上説明したように、本発明によれば、
工程数を増大させることなく、高電圧回路と低電圧回路
とで特性の異なるＭＯＳトランジスタを作成することが
できる。
【００６０】ゲート酸化膜の厚さを異ならせることな
く、ゲート絶縁膜の耐圧を異ならせたＭＯＳトランジス
タを作成することができる。このため、特性の優れた多
電源デバイスを提供することができる。
【図面の簡単な説明】
【図１】 本発明の実施例による多電源デバイスのＭＯ
Ｓトランジスタを説明するための概略断面図である。
【図２】 ゲートパターニング後の酸化により形成され
る酸化膜の形状を示す断面図である。
【図３】 多電源デバイスの配置を概略的に示す平面図
である。
【図４】 本発明の実施例による半導体装置の製造プロ
セスを概略的に示す断面図である。
【図５】 本発明の実施例による半導体装置の製造プロ
セスを概略的に示す断面図である。
【図６】 本発明の実施例による半導体装置の製造プロ
セスを概略的に示す断面図である。
【符号の説明】
１ 半導体基板、 ２ フィールド酸化膜、 ３
ゲート酸化膜、 ４ゲート電極、 ５、６ ソース
／ドレイン領域、 ７ チャネル領域、８ 反転層、
９ 側壁スペーサ、 １０ ＬＤＤ部、 １１
高不純物濃度領域、 １１ ｐ型シリコン基板、
１２ フィールド酸化膜、１３ ゲート酸化膜、
１４ 多結晶シリコン層（ゲート電極）、 １５〜１
８ （低濃度）ソース／ドレイン領域、 １５ａ、１６
ａ 高不純物濃度（ソース／ドレイン）領域、 ２１
〜２５ レジストパターン、 ３０ Ｔｉ膜、 ３
１、３２ シリサイド層

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 比較的低電圧で駆動されるＭＯＳトラン
    ジスタと比較的高電圧で駆動されるＭＯＳトランジスタ
    とを同一半導体基板上に有する半導体装置であって、 前記比較的高電圧で駆動されるＭＯＳトランジスタは、 前記半導体基板中の第１導電型の第１活性領域と、 前記第１活性領域上に形成され、トランジスタの電流方
    向に関し、側端部において中央部より増大した厚さを有
    する第１ゲート酸化膜と、 前記第１ゲート酸化膜上に形成され、第１導電型と逆の
    第２導電型不純物を比較的低濃度にドープされた第１電
    極とを有し、前記比較的低電圧で駆動されるＭＯＳトラ
    ンジスタは、 前記半導体基板中の第１導電型の第２活性領域と、 前記第２活性領域上に形成された第２ゲート酸化膜と、 前記第２ゲート酸化膜上に形成され、比較的高濃度の第
    ２導電型不純物をドープされた第２電極とを有する半導
    体装置。
  2. 【請求項２】 前記第２ゲート酸化膜は、トランジスタ
    の電流方向に関し、側端部において中央部より増大した
    厚さを有する請求項１記載の半導体装置。
  3. 【請求項３】 前記第１ゲート酸化膜および第２ゲート
    酸化膜の中央部は等しい厚さを有する請求項１記載の半
    導体装置。
  4. 【請求項４】 前記第１電極と第２電極は、トランジス
    タの電流方向に関し、側端部で丸められた断面形状を有
    する請求項２または３記載の半導体装置。
  5. 【請求項５】 前記比較的低電圧で駆動されるＭＯＳト
    ランジスタは、前記第２活性領域内に形成され、前記第
    ２電極の１端部と基板表面内で一部重なり合い、低濃度
    の第２導電型不純物をドープされた低濃度電流端子領域
    と、 前記第２電極と逆の側で前記低濃度電流端子領域に隣接
    し、前記第２活性領域中に形成された高濃度電流端子領
    域とを有し、前記比較的高電圧で駆動されるＭＯＳトラ
    ンジスタは、 前記第１活性領域を取り囲むフィールド絶縁膜と、 前記フィールド絶縁膜と前記第１電極との間の領域に形
    成され、第１電極の端部と基板面内で重なり合い、低濃
    度の第２導電型不純物をドープされた電流端子領域とを
    有する請求項１〜４のいずれかに記載の半導体装置。
  6. 【請求項６】 さらに、 前記半導体基板中に形成された第２導電型の第３および
    第４の活性領域と、 前記第３、第４の活性領域中に形成され、第１導電型に
    ドープされた第３、第４の電極を有する一対のＭＯＳト
    ランジスタとを有する請求項１〜５のいずれかに記載の
    半導体装置。
  7. 【請求項７】 第１導電型の複数の活性領域を有する半
    導体基板を準備する工程と、 前記複数の活性領域上に第１ゲート酸化膜を形成する工
    程と、 前記第１ゲート酸化膜上に電極層を形成する工程と、 前記電極層をパターニングし、前記複数の活性領域の各
    々の上にゲート電極パターンを形成する工程と、 前記ゲート電極パターンの表面を酸化し、前記第１ゲー
    ト酸化膜と一体化し、ゲート電極パターンの側壁から中
    央部に向かって次第に厚さの減少する第２ゲート酸化膜
    を形成する工程と、 前記ゲート電極パターンをマスクとして前記複数の活性
    領域に前記第１導電型と逆の第２導電型の不純物を低濃
    度でドープし、前記ゲート電極パターンとその両側の活
    性領域を低濃度にドープする第１ドープ工程と、 前記複数の活性領域の一部をマスクで覆い、残りの活性
    領域に第２導電型不純物を高濃度にドープし、ゲート電
    極パターンとその両側の活性領域を高濃度にドープする
    第２ドープ工程とを含む複数のＭＯＳトランジスタを有
    する半導体装置の製造方法。
  8. 【請求項８】 前記第１ドープ工程と前記第２ドープ工
    程とが不純物をイオン注入する工程を含む請求項７記載
    の半導体装置の製造方法。
  9. 【請求項９】 前記第１ドープ工程と前記第２ドープ工
    程との間に、前記ゲート電極パターンの側壁上に絶縁物
    のスペーサを形成する工程を含む請求項８記載の半導体
    装置の製造方法。
  10. 【請求項１０】 前記複数のＭＯＳトランジスタが、比
    較的高電圧で駆動されるＭＯＳトランジスタと比較的低
    電圧で駆動されるＭＯＳトランジスタとを含む請求項７
    〜９のいずれかに記載の半導体装置の製造方法。
  11. 【請求項１１】 前記第１ゲート酸化膜を形成する工程
    は、前記比較的高電圧で駆動されるＭＯＳトランジスタ
    と前記比較的低電圧で駆動されるトランジスタとに対し
    て共通に同一工程でゲート酸化膜を形成する請求項１０
    記載の半導体装置の製造方法。
  12. 【請求項１２】 前記比較的高電圧で駆動されるＭＯＳ
    トランジスタのゲート電極パターンは比較的低濃度にド
    ープされ、前記比較的低電圧で駆動されるＭＯＳトラン
    ジスタのゲート電極パターンは比較的高濃度にドープさ
    れる請求項１１記載の半導体装置の製造方法。
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