DE69033927T2

DE69033927T2 - Speicher-Abtastschaltkreis, der Vielfachstromspiegelschaltung verwendet

Info

Publication number: DE69033927T2
Application number: DE69033927T
Authority: DE
Inventors: Eliyahou Harari; Sanjay Mehrotra
Original assignee: SanDisk Corp
Current assignee: SanDisk Corp
Priority date: 1989-04-13
Filing date: 1990-04-12
Publication date: 2002-09-12
Anticipated expiration: 2010-04-13
Also published as: EP0756287A3; DE69033023D1; DE69033862T2; US5172338A; JPH04507320A; DE69033862D1; EP0539358A4; EP0756287B1; US5172338B1; EP0539358A1; DE69033023T2; WO1990012400A1; DE69033927D1; DE69030959T2; DE69030959D1; EP0774759A1; EP0539358B1; EP0778582B1; EP0778582A3; EP0756287A2

Description

Hintergrund der Erfindung

Diese Erfindung bezieht sich allgemein auf elektrisch löschbare, programmierbare Halbleiter- Festwertspeicher (EEPROM) und betrifft insbesondere Schaltungen und Techniken zum Lesen und Programmieren des Zustandes derselben.
EEPROM und elektrisch programmierbare Festwertspeicher (EPROM) werden typischerweise in digitalen Schaltungen für das nichtflüchtige Speichern von Daten oder Programmen benutzt. Sie können gelöscht werden, und es können neue Daten in ihre Speicherzellen eingegeben oder "programmiert" werden.
Ein EPROM arbeitet mit einem schwebenden (nicht angeschlossenen), leitfähigen Gate in einer Feldeffekttransistorkonstruktion, welches über einem Kanalbereich, aber von diesem isoliert, in einem Halbleitersubstrat zwischen einem Source- und einem Drainbereich angeordnet ist. Über dem Schwebe-Gate, aber gleichfalls isoliert von demselben, ist ein Steuer-Gate vorgesehen. Die Schwellenspannungskennlinie des Transistors wird von der auf dem Schwebe-Gate gehaltenen Ladungsmenge gesteuert. Das bedeutet, daß die Mindestspannungsmenge (Schwelle), die an das Steuer-Gate angelegt werden muß, ehe der Transistor "eingeschaltet" wird, damit eine Leitung zwischen seinem Source- und Drainbereich stattfinden kann, vom Ladungspegel am Schwebe-Gate gesteuert wird.
Da das Schwebe-Gate einen ganzen Bereich an Ladung halten kann, kann folglich eine EPROM- Speicherzelle auf einen beliebigen Schwellenpegel innerhalb eines Schwellenfensters programmiert werden. Die Größe des Schwellenfensters, welches vom niedrigsten und höchsten Schwellenpegel des Bausteins begrenzt ist, hängt von den Merkmalen, Betriebsbedingungen und dem Hintergrund des Bausteins ab. Im Prinzip kann jeder deutliche Schwellenpegel innerhalb des Fensters zur Bezeichnung eines bestimmten Speicherzustandes der Zelle herangezogen werden.
Für einen EPROM-Speicher wird der als Speicherzelle dienende Transistor durch Beschleunigen von Elektronen aus dem Substratkanalbereich durch ein dünnes Gate-Dielektrikum auf das Schwebe- Gate auf einen von zwei Zuständen programmiert. Die Speicherzustände sind durch das Entfernen der Ladung auf dem Schwebe-Gate mittels ultravioletter Bestrahlung löschbar.
Ein EEPROM hat einen ähnlichen Aufbau, bietet aber zusätzlich noch einen Mechanismus zum Entfernen der Ladung von seinem Schwebe-Gate, wenn die richtigen Spannungen angelegt werden. Eine Anordnung derartiger EEPROM-Zellen wird als "Flash-EEPROM array" (Blitz-oder Flash- EEPROM-Anordnung) bezeichnet, wenn eine ganze Anordnung aus Zellen oder eine signifikante Gruppe von Zellen der Anordnung gleichzeitig gelöscht wird (d. h. blitzartig). Eine Zelle kann, sobald sie gelöscht ist, neu programmiert werden.
Eine spezifische einzelne Zelle in einem zweidimensionalen Feld aus EPROM, EEPROM-Zellen wird zum Lesen durch das Anlegen einer Source-Drain-Spannung an Source- und Drainleitungen in einer die adressierte Zelle enthaltenden Spalte und Anlegen einer Steuer-Gate-Spannung an eine Wortleitung, die mit den Steuer-Gates in einer die adressierte Zelle enthaltenden Reihe verbunden ist, adressiert.
Der Zustand einer adressierten Speicherzelle eines Transistors wird dadurch gelesen, daß eine Betriebsspannung an seine Source und Drain sowie an sein Steuer-Gate angelegt und dann der Pegel des zwischen der Source und Drain fließenden Stroms erfaßt wird. Der Strompegel ist proportional zum Schwellenpegel des Transistors, der seinerseits von der Ladungsmenge des Schwebe-Gates bestimmt ist.
In der üblichen, zwei Zustände aufweisenden EEPROM-Zelle wird ein Trennschwellenpegel festgelegt, um das Schwellenfenster in zwei Bereiche zu unterteilen. Der Source/Drainstrom wird mit dem Trennschwellenpegel verglichen, der beim Programmieren der Zelle benutzt wurde. Liegt der abgelesene Strom höher als der der Schwelle, wird bestimmt, daß sich die Zelle in einem "Null"- Zustand befindet, während bei einem Strom, der die Schwelle nicht erreicht, bestimmt wird, daß sich die Zelle in dem anderen Zustand befindet. Eine derartige Zelle mit zwei Zuständen speichert also ein Bit digitaler Information. Häufig wird als Teil eines Speichersystems zum Erzeugen des Trennschwellenstroms eine Stromquelle benutzt, die von außen programmierbar sein kann.
Für eine Mehrzustands-EEPROM-Speicherzelle speichert also jede Zelle zwei oder mehr Datenbits. Die Information, die eine gegebene EEPROM-Anordnung speichern kann, wird folglich um das Mehrfache der Anzahl von Zuständen erhöht, die jede Zelle speichern kann.
In WO 84 000840 ist eine Leseschaltung zum Bestimmen des Speicherzustandes eines ROM offenbart. Im Fall einer n-Bit Zelle wird der Speicherzustand durch Vergleichen von deren Impedanz im Verhältnis zu 2**n möglichen verschiedenen Impedanzen gelesen. Das geschieht mittels einer Leseschaltung mit einer Folge von (2**n)-1 Stromspiegeln, wobei die Spannung der abgetasteten Speicherzelle auf die Folge von Stromspiegeln repliziert und bei jedem mit einer Bezugsspannung verglichen wird.
JP 63 042097 offenbart eine Mehrzustand-Speicherschaltung, bei welcher der Strom der abgetasteten Speicherzeile zum Mehrzustandsvergleich mit zwei Bezugsströmen in zwei weitere Kopien gespiegelt wird.
Hauptaufgabe der vorliegenden Erfindung ist es daher, ein System von EEPROM-Speicherzellen zu schaffen, bei dem die Zellen zum Speichern von mehr als einem Bit Daten benutzt werden.
Aufgabe der vorliegenden Erfindung ist auch die Schaffung verbesserter Leseschaltungen als Teil eines EPROM- oder EEPROM-Speicherchips einer integrierten Schaltung.
Aufgabe der Erfindung ist es auch, Leseschaltungen zu schaffen, die einfacher sind, leichter herzustellen und über eine längere Lebensdauer verbesserte Genauigkeit und Zuverlässigkeit haben.
Eine Aufgabe der vorliegenden Erfindung besteht auch in der Schaffung verbesserter Programmschaltungen als Teil eines EPROM- oder EEPROM-Speicherchips einer integrierten Schaltung.
Eine Aufgabe der Erfindung ist auch die Schaffung von Programmschaltungen, die einfacher, leichter herzustellen und von verbesserter Genauigkeit und Zuverlässigkeit über eine längere Lebensdauer sind.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, Speicherlese- und -programmiertechniken bereitzustellen, mit denen die Auswirkungen von Temperatur-, Spannungs- und Prozessschwankungen sowie Ladungserhaltung automatisch ausgeglichen werden.
Noch eine weitere Aufgabe der vorliegenden Erfindung ist die Schaffung von Flash-EEPROM- Halbleiterchips, die Speichervorrichtungen in Form von Magnetplatten in Rechnersystemen ersetzen können.
Ferner ist es eine Aufgabe der vorliegenden Erfindung, eine Flash-EEPROM-Konstruktion zu schaffen, die eine erhöhte Lebensdauer, ausgedrückt als Anzahl der Programmier/Lesezyklen, welche der Speicher aushält, haben kann.

Zusammenfassung der Erfindung

Diese und weitere Aufgaben werden durch Verbesserungen gemäß Anspruch 1 in Lese- und Schreibschaltungen und -techniken für EEPROM-Anordnungen gelöst, um Mehrschwellenpegel zu schaffen, die das exakte Lesen und Schreiben von mehr als zwei unterschiedlichen Zuständen innerhalb jeder Speicherzelle über eine längere Lebensdauer der Speicherzellen erlauben, so daß in jeder Zelle mehr als ein Bit zuverlässig gespeichert werden kann.
Der hier vorgestellte Gegenstand ist eine Weiterentwicklung der in der Veröffentlichung US 5 095 344 beschriebenen Lesetechniken für EEPROM-Anordnungen.
Die Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der nachfolgenden Beschreibung der bevorzugten Ausführungsbeispiele verständlich, wobei die Beschreibung im Zusammenhang mit den beigefügten Zeichnungen zu betrachten ist.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist eine Querschnittsansicht einer integrierten Schaltungskonstruktion eines EEPROM- Bausteins, die zum Verwirklichen der vorliegenden Erfindung benutzt werden kann;
Fig. 2 ist eine Ansicht der in Fig. 1 gezeigten Konstruktion im Schnitt 2-2 derselben;
Fig. 3 ist ein Ersatzschaltbild einer einzigen EEPROM-Zelle des in Fig. 1 und 2 veranschaulichten Typs;
Fig. 4 zeigt eine adressierbare Anordnung von EEPROM-Zellen;
Fig. 5 ist ein Blockschaltbild eines EEPROM-Systems, bei dem die vorliegende Erfindung verwirklicht ist;
Fig. 6 veranschaulicht das Aufteilen des Schwellenfensters einer EEPROM-Zelle, die ein Bit Daten speichert;
Fig. 7A veranschaulicht das Aufteilen des Schwellenfensters einer EEPROM-Zelle, die zwei Bits Daten speichert;
Fig. 7B veranschaulicht das Aufteilen des Schwellenfensters des Source-Drain-Leitungsstroms der in Fig. 7A gezeigten EEPROM-Zelle;
Fig. 8A und 8B sind Kurven, welche die Änderungen und Merkmale eines typischen EEPROM nach einer Nutzungsperiode veranschaulichen;
Fig. 9A veranschaulicht Lese- und Programmierschaltungen für eine Hauptreferenzzelle und eine adressierte Speicherzelle;
Fig. 9B veranschaulicht Mehrzustands-Leseschaltungen mit Referenzzellen;
Fig. 9C(1)-9C(8) veranschaulichen die Zeitsteuerung für Mehrzustandslesen der in Fig. 9B gezeigten Schaltungen;
Fig. 9D veranschaulicht ein Ausführungsbeispiel einer Mehrzustands-Leseschaltung, bei der der Speicherzustand einer Adressenzelle gegenüber einem Satz von Bezugsstrompegeln gleichzeitig erfaßt wird;
Fig. 9E veranschaulicht ein Ausführungsbeispiel einer in Fig. 9D gezeigten IREF-Schaltung als eine EEPROM-Zelle, die mit einem Bezugsstrom programmiert ist;
Fig. 9F veranschaulicht eine bevorzugte Verwirklichung des in Fig. 9D gezeigten Ausführungsbeispiels, bei dem die IREF-Schaltung von einer Stromquelle bereitgestellt wird, die einen in der EEPROM-Zelle programmierten Bezugsstrom reproduziert;
Fig. 9 G veranschaulicht ein weiteres Ausführungsbeispiel einer in Fig. 9D gezeigten IREF- Schaltung, bei der ein Bezugsstrom in jedem Zweig durch die Leitung eines Transistors von vorherbestimmter Größe vorgesehen ist;
Fig. 9H veranschaulicht ein weiteres Ausführungsbeispiel einer Mehrzustands-Leseschaltung, bei der der Speicherzustand einer Adressenzelle gegenüber einem Satz von Bezugsstrompegeln gleichzeitig erfaßt wird;
Fig. 9I veranschaulicht noch ein weiteres Ausführungsbeispiel einer Mehrzustands-Leseschaltung, bei der der Speicherzustand einer Adressenzelle gegenüber einem Satz von Bezugsstrompegeln gleichzeitig erfaßt wird;
Fig. 10 veranschaulicht eine spezifische Speicherorganisation;
Fig. 11 zeigt einen Algorithmus zum Programmieren eines Satzes von Lokalreferenzzellen;
Fig. 12A zeigt ein Ausführungsbeispiel einer Leseschaltung, die Lokalreferenzzellen direkt benutzt;
Fig. 12B zeigt einen Lesealgorithmus für das Ausführungsbeispiel der Fig. 12A;
Fig. 13A zeigt ein alternatives Ausführungsbeispiel einer Leseschaltung, die Lokalreferenzzellen indirekt benutzt;
Fig. 13B ist eine programmierbare Schaltung für das versetzte Lesen der Hauptreferenzzellen;
Fig. 13C ist ein Detailschaltkreisdiagramm für die programmierbare Vorspannschaltung gemäß Fig. 13B;
Fig. 13D zeigt einen Lesealgorithmus für das Ausführungsbeispiel gemäß Fig. 13A;
Fig. 14 veranschaulicht die Lese/Programmierdatenpfade für eine Menge paralleler Zellen;
Fig. 15 zeigt einen Programmier/Verifizieralgorithmus auf einem Chip;
Fig. 16 ist ein Schaltkreisdiagramm für die Vergleichsschaltung;
Fig. 17 ist ein Schaltkreisdiagramm für die Progammierschaltung mit Sperren;
Tabelle 1 und 2 sind Listen typischer Beispiele von Betriebsspannungen für eine EEPROM-Zelle.

Beschreibung der bevorzugten Ausführungsbeispiele

Es gibt viele spezifische integrierte EPROM-, EEPROM-Halbleiterschaltungskonstruktionen, die zur Schaffung einer Speicheranordnung benutzt werden können, mit der die verschiedenen Aspekte der vorliegenden Erfindung in vorteilhafter Weise verwirklicht werden.

EEPROM-Zelle mit "geteiltem Kanal"

Ein bevorzugter EEPROM-Aufbau ist insgesamt in den Querschnittsansichten einer integrierten Schaltung gemäß Fig. 1 und 2 dargestellt. Kurz gesagt umfaßt dieser bevorzugte Aufbau zwei Speicherzellen 11 und 13, die auf einem leicht p-dotierten Substrat 15 ausgebildet sind. Ein stark n- dotierter, implantierter Bereich 17 zwischen den Zellen 11 und 13 dient als Drain für die Zelle 11 und als Source für die Zelle 13. Ähnlich ist ein weiterer implantierter, ndotierter Bereich 19 die Source der Zelle 11 und die Drain einer benachbarten Zelle und ähnlich für einen weiteren n-dotierten Bereich 21.
Jede der Speicherzellen 11 und 13 enthält jeweilige leitfähige Schwebe-Gates 23 und 25, die insgesamt aus Polysiliziummaterial hergestellt sind. Zur gegenseitigen Isolierung und zum Isolieren gegenüber jeglichen weiteren leitfähigen Elementen des Aufbaus ist jedes dieser Schwebe-Gates von dielektrischem Material umgeben. Über die beiden Zellen 11 und 13 erstreckt sich ein Steuer- Gate 27, welches gegenüber den Schwebe-Gates und dem Substrat selbst isoliert ist. Wie Fig. 2 zeigt, sind zusätzlich leitfähige Streifen 29 und 31 isoliert voneinander und gegenüber weiteren leitfähigen Elementen des Aufbaus vorgesehen und dienen als Lösch-Gates. Ein Paar derartiger Lösch-Gates umgibt das Schwebe-Gate jeder Speicherzelle und ist von ihm durch eine dielektrische Löschschicht getrennt. Die Zellen sind durch Dickschichtoxidbereiche isoliert, zum Beispiel die im Querschnitt in Fig. 1 gezeigten Bereiche 33, 35 und 37 sowie die Bereiche 39 und 41, die in der Ansicht gemäß Fig. 2 gezeigt sind.
Programmiert wird die Speicherzelle durch Übertragen von Elektronen aus dem Substrat 15 an das Schwebe-Gate, beispielsweise das Schwebe-Gate 25 der Speicherzelle 13. Die Ladung am Schwebe-Gate 25 wird durch Elektronen erhöht, die sich aus einem stark p-dotierten Bereich 43 über das Dielektrikum auf das Schwebe-Gate zu bewegen. Entfernt wird Ladung vom Schwebe-Gate durch das Dielektrikum zwischen ihm und den Lösch-Gates 29 und 31. Der bevorzugte EEPROM- Aufbau und ein Verfahren zum Herstellen desselben ist im einzelnen in US 5 070 032 beschrieben.
Bei dem in Fig. 1 und 2 gezeigten EEPROM-Aufbau handelt es sich um einen Typ mit "geteiltem Kanal". Jede Zelle kann als zusammengesetzter Transistor betrachtet werden, der aus zwei in Reihe liegenden Transistoren T1 und T2 besteht, wie Fig. 3 zeigt. Der Transistor T1 ist ein entlang der Länge L1 des Kanals der Zelle 11 gemäß Fig. 1 ausgebildeter Transistor 11a. Er hat eine veränderliche Schwellenspannung VT1. In Reihe mit dem T1 Transistor 11a liegt der T2 Transistor 11b, der in einem Teil des Kanals L2 ausgebildet ist. Dieser hat eine feste Schwellenspannung VT2 von etwa 1 V. Elemente der Ersatzschaltung gemäß Fig. 3 sind mit den gleichen Bezugszeichen versehen wie für die entsprechenden Teile in Fig. 1 und 2 benutzt, wobei ein Apostroph hinzugefügt ist. Wie am besten aus der Ersatzschaltung gemäß Fig. 3 zu entnehmen ist, beeinflußt das Ladungsniveau am Schwebe-Gate 23 des T1 einer EEPROM-Zelle die Schwellenspannung VT1 des T1 Transistors 11a bei einer Betätigung mit dem Steuer-Gate 2T. So läßt sich in einer Zelle eine Anzahl von Speicherzuständen bilden, die gut bestimmten Schwellenspannungen entsprechen, welche durch geeignete, dem Schwebe-Gate auferlegte Ladungsmengen in die Zelle programmiert werden. Das Programmieren geschieht durch Anlegen zweckmäßiger Spannungen über eine gewisse Zeit hinweg an das Steuer-Gate 27' ebenso wie die Source 17' und die Drain 19' der Zelle.

Adressierbare Flash-EEPROM-Anordnung

Typische Anwendung findet die vorliegende Erfindung bei einer Anordnung aus Flash-EEPROM- Zellen in einem integrierten Schaltungsmikrobaustein. Ein Feld einzeln adressierbarer EEPROM- Zellen 60 ist in Fig. 4 schematisch dargestellt. Jede Zelle gleicht der in Fig. 3 gezeigten einen Zelle und hat ein Steuer-Gate, Source und Drain sowie ein Läsch-Gate. Die Vielzahl einzelner Speicherzellen ist in Reihen und Spalten organisiert. Jede Zelle wird durch wahlweises gleichzeitiges Erregen ihrer Reihe und Spalte adressiert. Eine Spalte 62 umfaßt zum Beispiel eine erste Speicherzelle 63, eine benachbarte zweite Speicherzelle 65 und so weiter. Eine zweite Spalte 72 umfaßt Speicherzellen 73, 75 und so weiter. Die Zellen 63 und 73 liegen in einer Reihe 76, die Zellen 65 und 71 in einer weiteren, benachbarten Reihe und so weiter.
Längs jeder Reihe ist eine Wortleitung an alle Steuer-Gates der Zellen in der Reihe angeschlossen. Zum Beispiel hat die Reihe 76 die Wortleitung 77 und die nächste Reihe die Wortleitung 79. Ein Reihendekodierer 81 schließt wahlweise die Steuer-Gatespannung VCG auf einer Eingabeleitung 83 an alle Steuer-Gates längs einer ausgewählten Wortleitung für eine Reihe an.
Längs jeder Spalte sind die Sourcen aller Zellen mittels einer Sourceleitung, beispielsweise 91 und die Dramen aller Zellen mittels einer Drainleitung, beispielsweise 93 verbunden. Da die Zellen längs einer Spalte über ihre Sourcen und Dramen in Reihe geschaltet sind, ist die Drain einer Zelle auch die Source der benachbarten Zelle. Die Leitung 93 ist also die Drainleitung für die Spalte 62 und auch die Sourceleitung für die Spalte 72. Ein Spaltendekodierer 101 schließt wahlweise die Sourcespannung VS auf einer Eingabeleitung 103 an alle Sourcen und die Drainspannung VD auf einer Eingabeleitung 105 an alle Dramen längs einer ausgewählten Spalte an.
Jede Zelle wird von der Reihe und Spalte adressiert, in der sie sich befindet. Wenn zum Beispiel die Zelle 75 zum Programmieren oder Lesen adressiert wird, müssen dem Steuer-Gate, dem Source und Drain der Zelle geeignete Programmier- oder Lesespannungen zugeführt werden. Eine Adresse auf dem internen Adressenbus 111 wird zum Dekodieren des Reihendekodierers 81 benutzt, um VCG an die Wortleitung 79 anzuschließen, die mit dem Steuer-Gate der Zelle 75 verbunden ist. Die gleiche Adresse wird zum Dekodieren des Spaltendekodierers 101 benutzt, um VS an die Sourceleitung 93 und VD an die Drainleitung 95 anzuschließen, die mit der Source bzw. Drain der Zelle 75 verbunden sind.
Ein Aspekt, der in einem Absatz weiter unten mehr im einzelnen offenbart wird, ist die Verwirklichung des parallelen Programmierens und Lesens einer Vielzahl von Speicherzellen. Um eine Vielzahl von Spalten gleichzeitig auszuwählen, steuert der Spaltendekodierer seinerseits das Schalten eines Sourcemultiplexers 107 und eines Drainmultiplexers 109. Auf diese Weise können die Sourceleitungen und Drainleitungen der ausgewählten Vielzahl von Spalten zum Anschluß an VS bzw. VD zugänglich gemacht werden.
Der Zugang zum Lösch-Gate jeder Zelle ist ähnlich wie der zum Steuer-Gate. Bei einer Verwirklichung wird eine Löschleitung, beispielsweise 113 oder 115 oder 117 mit dem Lösch-Gate jeder der Zellen in einer Reihe verbunden. Ein Löschdekodierer 119 dekodiert eine Adresse auf dem internen Adressenbus 111 und schließt wahlweise die Löschspannung VEG auf der Eingabeleitung 121 an eine Löschleitung an. Das macht es möglich, jede Reihe der Zellen unabhängig zu adressieren, beispielsweise die Reihe 76, die gleichzeitig (blitzartig) durch geeignete Spannungen gelöscht wird, welche über die Löschleitung 113 an ihre Lösch-Gates angelegt werden. In diesem Fall besteht die Blitzzelle aus einer Reihe von Speicherzellen. Es sind aber auch andere Verwirklichungen von Blitzzellen möglich, und in den meisten Anwendungsfällen wird für gleichzeitiges Löschen vieler Reihen von Zellen auf einmal gesorgt.

Flash-EEPROM-System

Das in Fig. 4 gezeigte adressierbare EEPROM-Feld 60 bildet einen Teil des größeren Mehrzustands-Flash-EEPROM-Systems der vorliegenden Erfindung, wie es in Fig. 5 dargestellt ist. In dem größeren System wird ein EEPROM-IC-Chip 130 von einem Controller 140 über eine Schnittstelle 150 gesteuert. Der Controller 140 selbst steht in Verbindung mit einer zentralen Mikroprozessoreinheit 160.
Der EEPROM-Chip 130 weist das adressierbare EEPROM-Feld 60, eine Verknüpfung 170 für ein serielles Protokoll, lokale Leistungssteuerschaltungen 180 sowie verschiedene Programmier- und Leseschaltungen 190, 200, 210, 220, 230 und 240 auf.
Der Controller 140 steuert das Wirken des EEPROM-Chips 130, indem er die geeigneten Spannungen, Steuerungen und Synchronisierung liefert. In den Tabellen 1 und 2 sind typische Beispiele von Spannungsbedingungen für die verschiedenen Betriebsweisen der EEPROM-Zelle gezeigt. Das adressierbare EEPROM-Feld 60 kann von dem Controller 140 direkt betrieben oder, wie in Fig. 5 gezeigt, mittels der lokalen Leistungssteuerung 180 weiter auf dem Chip geregelt werden. Steuer- und Datenverbindungen zwischen dem Controller 140 und dem Chip 130 erfolgen über die Leitung seriell EIN 251 und die Leitung seriell AUS 253. Über Leitung 255 bietet der Controller eine Taktung.
Bei einem typischen Einsatz des EEPROM-Chips 130 sendet der Controller 140 dem Chip 130 über die Leitung seriell EIN 251 einen seriellen Signalstrom. Die Steuer-, Daten-, Adressen- und Zeitinformation enthaltenden Signale werden von der Verknüpfung 170 für ein serielles Protokoll sortiert. In angemessener Zeitfolge gibt die Verknüpfung 170 verschiedene Steuersignale 257 zum Steuern der verschiedenen Schaltungen auf dem Chip 130 aus. Sie sendet außerdem eine Adresse über den internen Adressenbus 111, um die adressierte Zelle an vom Controller ausgegebene Spannungen anzuschließen. Wenn es sich bei der Betätigung um Programmieren handelt, werden in der Zwischenzeit die Daten zum Programmieren der adressierten Zelle aufbereitet, indem sie über eine serielle Datenleitung 259 an einen Satz von Lese/Programmier-Latch-Gliedern und Schieberegister 190 geschickt werden.

Leseschaltungen und Techniken unter Verwendung von Referenzzellen

Den Speicherzustand einer Zelle exakt und zuverlässig festzustellen ist für den EEPROM-Einsatz wesentlich. Das liegt daran, daß alle grundlegenden Funktionen, wie Lesen, Verifizieren des Löschens und Verifizieren der Programmierung davon abhängen. Verbesserte und neue Leseschaltungen 220 für den EEPROM-Chip 130 und Techniken gemäß der vorliegenden Erfindung machen Mehrzustands-EEPROM möglich.
Wie schon im Zusammenhang mit Fig. 3 erwähnt, bestimmt die auf das Schwebe-Gate 23' gelegte, programmierte Ladung die programmierte Schwellenspannung VT1 der Zelle. Insgesamt nimmt VT1 mit der Menge der negativen Ladung am Schwebe-Gate 23' zu oder ab. Die Ladung kann sogar auf einen positiven Wert verringert werden (Verarmungsmodus), wenn VT, bis unter VT2 absinkt und sogar negativ wird. Die maximalen und minimalen Werte für VT1 hängen von der dielektrischen Stärke des Materials das Bausteins ab. Die Spanne von VT1 bestimmt ein Schwellenspannungsfenster, in welchem Speicherzustände verwirklicht werden können.
US 5 095 344 offenbart eine EEPROM-Zelle mit Speicherzuständen, die innerhalb eines maximierten Fensters der Schwellenspannung VT1 bestimmt sind. Das volle Schwellenspannungsfenster umschließt den negativen Bereich der Schwellenspannung zusätzlich zu dem üblichen positiven Bereich. Das vergrößerte Fenster bietet mehr Speicherraum zum Verwirklichen des Mehrzustands in einer EEPROM-Zelle.
Die Fig. 6 und 7 zeigen die Art und Weise, in der das Schwellenspannungsfenster für eine Speicherzelle mit einem Zweizustandsspeicher bzw. einem Vierzustandsspeicher aufgeteilt ist. (Natürlich ist es auch möglich, das Fenster für einen Dreizustandsspeicher oder sogar für ein Kontinuum an Zuständen in einem analogen statt digitalen Speicher aufzuteilen.)
Unter Hinweis zunächst auf Fig. 6 zeigt die durchgezogene Kurve 343 VT1 als eine Funktion der Programmierzeit. Das Schwellenspannungsfenster ist von dem Minimal- und Maximalwert von VT1 begrenzt, die etwa von dem Löschzustandspegel 345 bzw. dem Vollprogrammierzustandspegel 347 wiedergegeben sind. Der Zweizustandsspeicher ist durch die Aufteilung des Fensters in zwei Hälften 346, 348 mit Hilfe eines Trennschwellenpegels 349 verwirklicht. So läßt sich sagen, daß die Zelle sich im Speicherzustand 0 (oder Zustand 1) befindet, wenn die Zelle mit einer VT1 innerhalb des Bereichs 346 (bzw. innerhalb des Bereichs 348) programmiert ist.
Ein typischer Lösch/Programmierzyklus beginnt mit dem Löschen, durch das die Schwellenspannung der Zelle auf ihren Löschzustandspegel 345 herabgesetzt wird. Anschließendes wiederholtes Programmieren wird angewandt, um die Schwellenspannung VT1 auf das gewünschte Niveau anzuheben. Statt während einer gewissen, festgelegten Zeitspanne entsprechend dem Zustand, auf den die Zelle programmiert werden soll, Programmierspannungen kontinuierlich an die adressierte Zelle anzulegen, wird bevorzugt, Programmierspannungen in wiederholten, kurzen Impulsen anzulegen und nach jedem Impuls einen Lesevorgang erfolgen zu lassen, um festzustellen, wann die Programmierung auf den gewünschten Schwellenspannungspegel erreicht ist. In diesem Zeitpunkt endet das Programmieren. Die Programmierspannungen und die Dauer der Impulse sind so gewählt, daß die Impulse zwar VT1 schnell über die verschiedenen Bereiche vorwärtstreiben, jeder Impuls dabei aber so fein ist, daß er über keinen der Bereiche hinausschießt. Hierdurch werden spannungs- und feldabhängige Beanspruchungen der Zelle auf ein Minimum eingeschränkt und folglich ihre Zuverlässigkeit verbessert.
In Fig. 7A ist der Vierzustandsfall dargestellt, bei dem das Schwellenspannungsfenster durch Trennpegel 352, 354 bzw. 356 in vier Bereiche 351, 353, 355, 357 aufgeteilt ist. Die Zelle wird als im Zustand "3" oder "2" oder "1" oder "0" befindlich betrachtet, wenn ihre Spannung VT1 so programmiert ist, daß sie innerhalb der entsprechenden Bereiche 351 bzw. 353 bzw. 355 bzw. 357 liegt. Eine Vierzustandszelle kann zwei Datenbits speichern. Die vier Zustände können also als (1, 1), (1,0), (0,1) bzw. (0, 0) kodiert werden.
Allgemein gesagt muß das Schwellenfenster, wenn jede EEPROM-Zelle K Zustände speichern soll, in K Bereiche mit mindestens K&supmin;¹ Schwellenpegeln aufgeteilt werden. Es ist also nur ein Trennpegel für eine Zweizustandsspeicherzelle nötig, während für eine Vierzustandszelle drei Trennpegel erforderlich sind.
Im Prinzip kann ein Schwellenspannungsfenster in eine große Anzahl von Speicherzuständen aufgeteilt sein. Für einen EEPROM-Baustein mit einem maximalen Schwellenfenster von 16 V kann es zum Beispiel in 32 Zustände aufgeteilt sein, jedes innerhalb eines Intervalls von etwa einem halben Volt. In der Praxis speichern bisher bekannte EEPROM-Bausteine nur zwei Zustände oder ein Bit pro Zelle mit verringerter Zuverlässigkeit und Lebensdauer. Abgesehen davon, daß sie mit einem kleineren Schwellenfenster arbeiten, bewältigen bekannte Bausteine auch nicht zwei weitere Probleme, die EEPROM-Bausteinen innewohnen. Beide Probleme beziehen sich auf die Ungewißheit hinsichtlich der Ladungsmenge im Schwebe-Gate und infolgedessen die Ungewißheit über die in die Zelle programmierte Schwellenspannung VT1.
Das erste Problem hat mit der die Dauerhaftigkeit beeinflussenden Beanspruchung zu tun, die der Baustein immer dann erfährt, wenn er einen Lösch/Programmierzyklus durchläuft. Die Dauerhaftigkeit eines Flash-EEPROM-Bausteins ist seine Fähigkeit, einer gegebenen Anzahl von Programmier/Löschzyklen standzuhalten. Das physikalische Phänomen, welches die Dauerhaftigkeit bekannter Flash-EEPROM-Bausteine begrenzt, ist das Einfangen von Elektronen in den aktiven dielektrischen Schichten der Vorrichtung. Während des Programmierens werden Elektronen aus dem Substrat durch eine dielektrische Zwischenfläche in das Schwebe-Gate injiziert. Ähnlich werden während des Löschens Elektronen aus dem Schwebe-Gate durch eine dielektrische Zwischenschicht zu dem Lösch-Gate extrahiert. In beiden Fällen bleiben einige der Elektronen in der dielektrischen Zwischenschicht gefangen. Diese eingefangenen Elektronen stehen dem angelegten elektrischen Feld in anschließenden Programmier/Löschzyklen entgegen und verursachen dadurch, daß die programmierte VT1 auf einen niedrigeren Wert und die gelöschte VT1 auf einen höheren Wert verlagert wird. Das zeigt sich in einem allmählichen Schließen im Spannungs-"Fenster" zwischen dem "0"- und dem "1"-Zustand bekannter Vorrichtungen, wie in Fig. 8A gezeigt. Jenseits von etwa 1 · 10&sup4; Programmier/Löschzyklen kann das Verschließen des Fensters solche Ausmaße annehmen, daß die Leseschaltungsanordnung nicht mehr richtig funktioniert. Werden dann die Zyklen fortgesetzt, erleidet die Vorrichtung letztendlich einen katastrophalen Ausfall wegen eines Bruchs des Dielektrikums. Das geschieht typischerweise bei zwischen 1 · 106 und 1 · 10 Zyklen und ist als struktureller Zusammenbruch der Vorrichtung bekannt. Bei bekannten EEPROM-Bausteinen ist das Schließen des Fensters der Grund für die Begrenzung der praktischen Dauerhaftigkeit auf etwa 1 · 10&sup4; Programmier/Löschzyklen. Dieses Problem erlangt eine noch kritischere Bedeutung, wenn ein Mehrzustandsspeicher verwirklicht wird, denn dafür ist eine genauere Plazierung von VT1 erforderlich.
Eine zweite Schwierigkeit hat mit dem Beibehalten der Ladung am Schwebe-Gate zu tun. Es besteht die Tendenz, daß die Ladung am Schwebe-Gate durch Leckverluste im Verlauf der Zeit etwas abnimmt. Das hat zur Folge, daß die Schwellenspannung VT1 sich auch im Lauf der Zeit auf einen niedrigeren Wert verlagert. Fig. 8B veranschaulicht die Abnahme von VT1 als Funktion der Zeit. Während der Lebensdauer der Vorrichtung kann VT1 sich um bis zu 1 V verlagern. In einer Mehrzustandsvorrichtung könnte dies den Speicher um einen oder zwei Zustände verschieben.
Diese Probleme können mit Schaltkreisen und Techniken, mit denen die verschiedenen Zustände zuverlässig programmiert und gelesen werden können, überwunden werden und das sogar bei einer Mehrzustandsausführungsform.
Der Speicherzustand einer Zelle kann durch Messen der darin programmierten Schwellenspannung VT1 bestimmt werden. Als Alternative kann der Speicherzustand, wie in US 5 095 344 beschrieben, zweckmäßigerweise dadurch bestimmt werden, daß die unterschiedliche Leitung im Source- Drainstrom IDS für die verschiedenen Zustände gemessen wird. Für das Beispiel der vier Zustände zeigt Fig. 7A die Aufteilung im Schwellenspannungsfenster. Fig. 7B hingegen zeigt typische Werte für IDS (durchgezogene Kurven) für die vier Zustände als Funktion der Steuer-Gate-Spannung VCG. Wenn VCG bei 5 V liegt, können die IDS Werte für jeden der vier Leitungszustände dadurch unterschieden werden, daß mit vier entsprechenden Stromleseverstärkern parallel abgetastet wird. Jedem Verstärker ist ein entsprechender Bezugspegel IREF für die Leitungszustände zugeordnet (als gestrichelte Kurven in Fig. 8 gezeigt). So wie die Trennschwellenpegel (siehe Fig. 6 und 7A) zum Abgrenzen der unterschiedlichen Bereiche im Schwellenspannungsfenster benutzt werden, werden die IREF Pegel benutzt, um das gleiche in dem entsprechenden Fenster des Source-Drainstroms zu tun. Der Leitungszustand der Speicherzelle kann durch einen Vergleich mit den Werten für IREF bestimmt werden. In US 5 095 344 wird vorgeschlagen, sowohl für das Programmieren als auch das Lesen die gleichen Leseverstärker und IREF Werte zu benutzen. Damit ist eine gute Nachführung zwischen den Bezugspegeln (gestrichelte Kurven in Fig. 89) und den programmierten Pegeln (durchgezogene Kurven in Fig. 7B) möglich.
Die IREF Werte selbst werden von den Source-Drainströmen eines Satzes von EEPROM-Zellen geliefert, die auf dem gleichen Chip existieren und allein für diesen Zweck reserviert sind. Sie wirken also als Hauptreferenzzellen, und ihre IREF Werte werden als Bezugspegel für das Lesen und Programmieren aller weiteren EEPROM-Zellen auf dem gleichen Chip herangezogen. Wenn man die gleiche Vorrichtung wie die EEPROM-Zellen heranzieht, um als Referenzzellen zu wirken, wird eine ausgezeichnete Nachführung hinsichtlich Schwankungen der Temperatur, Spannung und Verarbeitung erzielt. Ferner wird das Problem der Erhaltung der Ladung gemildert, was für die Mehrzustandsverwirklichung wichtig ist.
In Fig. 9A ist eine solche Hauptreferenzzelle 400 mit ihren Programmier- und Lesepfaden gezeigt. Das Referenzzellenlösch- und Programmiermodul 410 dient zum Programmieren oder Neuprogrammieren jeder dieser Referenzzellen 400. Das Modul 410 umfaßt Programmier- und Löschschaltungen 411 mit einem Programmierpfad 413, der an die Drain der Hauptreferenzzelle 400 angeschlossen ist. Die Schaltungen 411 werden von Adressen initiiert, die aus dem internen Bus 111 mittels eines Programmdekodierers 415 bzw. eines Löschdekodierers 417 dekodiert werden. Dementsprechend werden Programmierspannungen oder Löschspannungen wahlweise jeder Referenzzelle geliefert, beispielsweise der Zelle 400. Auf diese Weise kann der Bezugspegel in jeder Referenzzelle unabhängig gesetzt oder umprogrammiert werden. Üblicherweise ist der Schwellenpegel jeder Referenzzelle vom Hersteller auf den für jede Charge hergestellter Chips angemessenen, optimalen Pegel programmiert. Das könnte durch einen Vergleich mit einem externen, genormten Bezugspegel geschehen. Der Benutzer hat mittels Softwaresteuerung auch die Wahl, die Bezugsschwellenpegel neu zu setzen.
Sobald die Bezugsschwellenspannung VIT1 oder der Bezugssource-Drainstrom IREF in jede Referenzzelle 400 programmiert worden ist, dient dies zur Bezugnahme für das Lesen einer adressierten Speicherzelle, beispielsweise der Zelle 420. Die Referenzzelle 400 ist mit einem ersten Ast 403 eines Stromleseverstärkers 410 über einen getakteten Schalter 413 verbunden. Ein zweiter Ast 415 des Verstärkers ist im wesentlichen mit der adressierten Speicherzelle 420 verbunden, deren programmierter Leitungszustand festgestellt werden soll. Wenn die Zelle 420 gelesen werden soll, wird ein Schalter 421 mittels eines Steuersignals LESEN angesteuert, so daß die Drain der Zelle mit dem zweiten Ast 415 verbunden wird. Der Leseverstärker 410 liefert Spannung über ~ an die Dramen sowohl der Hauptreferenzzelle 400 als auch der adressierten Zelle 420. Bei dem bevorzugten Ausführungsbeispiel hat der Verstärker eine Stromspiegelkonfiguration, so daß jegliche Differenz in den durch die beiden Äste 403 und 415 fließenden Strömen dazu führt, daß die Spannung im zweiten Ast 415 hinauf zu VCC oder hinab zu VS gezogen wird. Folglich ist der Knotenpunkt am zweiten Ast 415 jeweils HOCH (oder TIEF), wenn der Source-Drainstrom DS für die adressierte Zelle 420 weniger (oder mehr) ist als IREF durch die Hauptreferenzzelle 400. In einem geeigneten, von einem getakteten Schalter 423 gesteuerten Zeitpunkt kann das erfaßte Ergebnis am zweiten Astes 415 mittels eines Latch-Gliedes 425 gehalten und an einer Ausgabeleitung 427 zur Verfügung gestellt werden. Ist 1DS weniger als IREF' erscheint an der Ausgabeleitung 427 HOCH, und die adressierte Zelle 420 wird als im gleichen Leitungszustand wie die Hauptreferenzzelle 400 befindlich betrachtet.
Bei dem bevorzugten Ausführungsbeispiel ist zwischen dem zweiten Ast 415 und der Drain 431 der adressierten Zelle 420 außerdem eine Schaltung 430 zum Spannungsblockieren und Schnellhochziehen eingesetzt. Diese Schaltung 430 dient dazu, die Drainspannung VD auf einem Maximum von 1,5 V bis 2,0 V zu halten, wenn im Fall eines niedrigeren IDS hochgeladen wird. Außerdem verhindert sie, daß VD zu tief herabgezogen wird, wenn IDS höher ist.
Wenn jede Speicherzelle K Zustände speichern soll, müssen, allgemein gesagt, mindestens K&supmin;¹ oder vorzugsweise K Bezugspegel vorgesehen werden. Bei einem Ausführungsbeispiel wird die adressierte Zelle mit den K Referenzzellen unter Verwendung von k parallelen Leseverstärkern verglichen. Dies wird für den Fall mit zwei Zuständen wegen der Geschwindigkeit bevorzugt, kann aber den verfügbaren Strom zu sehr "strecken", als daß im Mehrzustandsfall eine ordentliche Wahrnehmung möglich wäre. Für den Mehrzustandsfall wird also vorzugsweise die adressierte Zelle mit den K Referenzzellen jeweils einzeln der Reihe nach verglichen.
Fig. 9B zeigt die Mehrzustandslesekonfiguration ausdrücklicher. Die K Referenzzellen, beispielsweise 431, 433, 435 sind mit dem Leseverstärker 440 über den ersten Ast 441 des Verstärkers verbunden. Die Verbindung wird von getakteten Schaltern, beispielsweise 451, 453 bzw. 455 zeitmultiplexiert. Der zweite Ast 457 des Leseverstärkers ist mit der adressierten Zelle verbunden, wie in Fig. 9A. Das erfaßte Signal am zweiten Ast 457 wird von getakteten Schaltern, beispielsweise 461, 463, 465 zeitselektiv in Latch-Glieder 471, 473, 475 eingerastet.
In den Fig. 9C(1)-9C(8) ist die Taktung für das Mehrzustandslesen veranschaulicht. Wenn das Signal LESEN auf HOCH geht, wird ein Schalter 421 angesteuert und die adressierte Speicherzelle mit dem zweiten Ast 457 des Leseverstärkers 440 verbunden (Fig. 9C(1)). Die Zeitbestimmung der Takte ist in den Fig. 9C(2)-9C(4) angegeben. Bei jedem Taktsignal vergleicht also der Leseverstärker die adressierte Zelle der Reihe nach mit jeder der Referenzzellen und rastet jedes Ergebnisse ein. Die eingerasteten Ergebnisse des Leseverstärkers sind in den Fig. 9C(5)-9C(7) angegeben. Wenn alle K Ausgangszustände des Leseverstärkers 440 eingerastet sind, werden sie von einem K- L Dekodierer 480 (2L > K) zu L binären Bits kodiert (Fig. 9C(8).
Die Mehrschwellenpegel werden also von einem Satz Speicherzellen bereitgestellt, der als Hauptreferenzzellen dient. Die Hauptreferenzzellen sind unabhängig und von außen löschbar und programmierbar, und zwar entweder vom Hersteller oder Benutzer des Bausteins. Dieses Merkmal bietet die größtmögliche Flexibilität und erlaubt es, Trennschwellen innerhalb des Schwellenfensters des Bausteins jederzeit individuell zu setzen. Weil es sich um die gleiche Vorrichtung wie die der Speicherzellen handelt, ist den Referenzzellen eine dichte Verfolgung der gleichen Schwankungen aufgrund von Herstellungsverfahren, Betriebsbedingungen und Problemen mit dem Beibehalten der Spannung möglich. Die unabhängige Programmierbarkeit jedes Schwellenpegels nach Wunsch erlaubt eine Optimierung und Feineinstellung der Unterteilung des Schwellenfensters, was den Mehrzustandsspeicher realisierbar macht. Ferner ist nach der Fertigung, je nach Bedarf des Benutzers oder den Bausteineigenschaften im betreffenden Zeitpunkt eine nachträgliche Ausführung als Zweizustands- oder Mehrzustandsspeicher aus dem gleichen Baustein möglich.
Die vorliegende Erfindung bietet eine verbesserte Mehrzustandserfassung einer adressierten Speicherzelle. Wie im Zusammenhang mit einem früheren Ausführungsbeispiel zum Erfassen eines Mehrzustandsspeichers schon beschrieben, wird vorzugsweise der Leitungsstrom der Zelle gleichzeitig oder parallel mit sämtlichen Referenzpegeln des Leitungsstroms (Schwellenpegeln) verglichen. Eine Vierzustandsspeicherzelle hat zum Beispiel mindestens drei Referenzstrompegel zum Abgrenzen der vier Zustände. Ein paralleles Erfassen des Zustands der Zelle bedeutet einen gleichzeitigen Vergleich des Leitungsstroms der Zelle 'CELL gegenüber jedem der drei Referenzstrompegel. Das ist schneller als ihn der Reihe nach mit jedem der drei Referenzleitungspegel zu vergleichen. In dem zuvor beschriebenen einfacheren Fall würde allerdings der Leitungsstrom der adressierten Zelle dadurch verdünnt werden, daß er in drei Zweige, einen für jeden Referenzpegelvergleich unterteilt wird. Eine einfache Verwirklichung der gleichzeitigen oder parallelen Mehrzustandserfassung kann sich also wegen des Rauschabstandserfordernisses des Erfassungssystems verbieten, insbesondere wenn es sich um viele Zustände handelt.
Die Fig. 9D-9I zeigen verschiedene Ausführungsbeispiele der gleichzeitigen Mehrzustandserfassung ohne den Nachteil einer Verschlechterung des Leitungsstroms der erfaßten Zelle. In jedem Ausführungsbeispiel wird eine Stromspiegelschaltung Eins-zu-Viele verwendet, um einen Strom in vielen Kopien zu reproduzieren, so daß jede Kopie zum Vergleichen mit einem Referenzstrompegel zur gleichen Zeit benutzt werden kann.
In Fig. 9D ist ein erstes Ausführungsbeispiel gleichzeitiger Mehrzustandserfassung dargestellt. Eine Eins-zu-Viele Stromspiegelschaltung weist einen ersten Transistor 910 an einem ersten Ast 920 und einen zweiten Transistor 911, 912... bzw. 915 an jedem Zweig 921, 922... 925 eines zweiten Astes auf. Sobald ein erster Strom im ersten Ast 920 fließt, verhält sich der zweite Transistor an jedem Zweig des zweiten Astes wie eine Stromquelle und liefert in seinem Zweig einen reproduzierten Strom. Das Verhältnis zwischen reproduziertem Strom und dem ersten Strom entspricht einer Skala in Übereinstimmung mit den relativen Größen des zweiten Transistors 911, 912... 915 gegenüber dem ersten Transistor 910.
Im vorliegenden Ausführungsbeispiel haben alle Transistoren die gleiche Größe, wie mit dem Symbol "X" in Fig. 9D angemerkt. Das führt zu einer Stromspiegelschaltung Eins-zu-Viele, in der der erste Strom im ersten Ast 920 in allen Zweigen 921, 922... 925 des zweiten Astes identisch reproduziert wird. Wenn also der Leitungsstrom ICELL einer adressierten Speicherzelle 420 durch einen Lesefreigabeschalter 421 im ersten Ast 920 fließt, wird der gleiche Strom ICELL in den Zweigen 921, 922... 925 des zweiten Astes reproduziert. Das wird ohne Verdünnung von ICELL erreicht.
Sobald ICELL in jedem Zweig reproduziert wurde, wird ein Vergleich mit einem zugeordneten Referenzstrompegel vorgenommen. Dies geschieht, indem jeder Zweig gleichfalls mit einer mit der ersten Stromquelle 911, 912... 915 in Reihe liegenden zweiten Stromquelle 931, 932... bzw. 935 angesteuert wird. Jede zweite Stromquelle oder IREF Schaltung 931, 932... 935 liefert jeweils den vorherbestimmten Bezugsstrompegel, beispielsweise IREF1 in Leitung 941 des ersten Zweiges, IREF2 in Leitung 942 des zweiten Zweiges... und IREFK in Leitung 953 des kten Zweiges. Der Speicherzustand wird dann durch Erfassen der Lokalisierung des ICELL-EmPegels gegenüber den IREF-Werten bestimmt. Die für jeden Zustand erfaßten Ausgaben, in Fig. 9D mit 5A1, 5A2... SAk bezeichnet, werden jeweils von einem Knoten 951 des ersten Zweiges, einem Knoten 952 des zweiten Zweiges... und einem Knoten 953 des kten Zweiges abgeleitet. Der Knoten in jedem Zweig befindet sich zwischen der ersten und zweiten Stromquelle. Insgesamt haben die beiden Stromquellen entgegengesetzte Polarität. Wenn die zweite Stromquelle 931, 932... 935 ein an einem Ende mit VS verbundener n- Kanal Transistor ist, dann ist die erste Stromquelle ein p-Kanaltransistor 911, 912... 915, der am anderen Ende an VS angeschlossen ist. Der Knoten wird je nach den relativen Pegeln von ICELL und IREF in den beiden Stromquellen entweder nach oben zu VCC hochgezogen (typischerweise 5 V) oder herab zu VS (typischerweise 0 V). Im ersten Zweig wird zum Beispiel ein Strom ICELL in einer Leitung 921 reproduziert, und ein Strom IREF, wird in einer Leitung 941 geliefert. Der Knoten 951 ist jeweils HOCH (oder TIEF), wenn ICELL größer ist als (oder kleiner als) IREF. Somit wäre bei einem Speicherzustand, bei dem ICELL zwischen IREF, und IREF2 liegt, nur der Knoten 951 HOCH, womit das Resultat eine Mehrzustandsausgabe wäre (5A1, 5A2... SAk) = (0, 1... 1).
Insgesamt kann jede IREF-Schaltung 931, 932... 935 eine Stromquellenschaltung sein, die im voraus so eingestellt ist, daß sie die verschiedenen Referenzstrompegel IREF, IREF3 IREFS bietet.
In Fig. 9E ist ein Ausführungsbeispiel bei EEPROM-Anwendungen gezeigt, bei dem jede IREF- Schaltung 931, 932... 935 jeweils von einer Referenzzelle 431, 432... 435 bereitgestellt ist, die ihrerseits selbst eine EEPROM-Zelle ähnlich der im Zusammenhang mit Fig. 9A und 9B beschriebenen ist. Das macht die Referenzzelle anwendbar als Hauptreferenzzelle oder Lokalreferenzzelle, in der ein Referenzleitungsstrompegel programmiert werden kann.
In Fig. 9F ist eine bevorzugte Verwirklichung dargestellt, bei der jede IREF-Schaltung nicht direkt von einer Referenzzelle bereitgestellt wird, sondern stattdessen von einer Reproduktion derselben. Das macht es möglich, eine Menge (zum Beispiel 64) Speicherzellen sich die gleiche Referenzzelle zum gleichzeitigen Erfassen teilen zu lassen. Ein Transistor 961, 962... bzw. 965 in jeder der IREr Schaltungen 931, 932... 935 dient als Stromquelle für die Lieferung des reproduzierten Referenzstrompegels aus jeder der Referenzzellen 431, 432... 435. Jeder Transistor wird an seinem Gate von einer Referenzspannung REF1, REF2... REFk gesteuert, um die erforderlichen Referenzstrompegel IREF1, IREF2... IREF3 zu erzeugen. Jede Referenzspannung wird von einer REF-Schaltung 971... 975 geliefert. Eine alternative Ansicht sieht vor, daß jeder Transistor 961, 962... 965 und die zugeordnete REF-Schaltung 971... 975 eine doppelte Stromspiegelschaltung bilden, von der der Referenzstrom jeder Referenzzelle 431, 432... 435 als Leitungsstrom des Transistors 961, 962... 965 reproduziert wird. Wenn man die IREF, Schaltung 931 als repräsentativ betrachtet, weist sie den Transistor 961 als eine Stromquelle für IREF, auf. Der IREF1-Pegel wird als eine Reproduktion des Leitungsstroms der Referenzzelle 431 erhalten. Die Referenzzelle 431 liefert einen Referenzstrom IREF1 an einen ersten Ast 976 der ersten Stromspiegelschaltung, welcher in einem zweiten Ast 977 derselben reproduziert wird. Es besteht eine gegenseitige Verbindung zwischen dem zweiten Ast 977 der ersten Stromspiegelschaltung und dem ersten Ast der zweiten Stromspiegelschaltung. Damit wird der reproduzierte Referenzstrom seinerseits im zweiten Ast 941 des zweiten Spiegels mittels des Transistors 961 reproduziert. Insgesamt haben die beiden Stromspiegelschaltungen entgegengesetzte Polarität. Wenn zum Beispiel die REF1-Zelle 431 ein n-Kanaltransistor ist, weist die erste Stromspiegelschaltung zwei p-Kanaltransistoren 981 und 982 von gleicher Größe "X" auf, und die zweite Stromspiegelschaltung weist zwei n-Kanaltransistoren 983 und 961 von gleicher Größe "W" auf.
In Fig. 9 G ist ein weiteres Ausführungsbeispiel dargestellt, bei dem die verschiedenen, von der zweiten Stromquelle jedes Zweiges gelieferten IREF Pegel alle von einer Referenzschaltung 976 erzeugt werden. Die Referenzschaltung 976 stellt eine Referenzspannung zur Verfügung, die an jedes Gate des Transistors 961, 962... bzw. 965 jedes Zweiges angelegt wird. Wie bei dem in Fig. 9F gezeigten Ausführungsbeispiel dient die Referenzspannung dazu, die Transistoren einzuschalten. Die unterschiedlichen IREF-Pegel über die Zweige hinweg werden nunmehr aber durch Einstellen der Größe der Transistoren 961, 962... 965 erhalten. Wie zum Beispiel in Fig. 9 G gezeigt, haben die Transistoren 961, 962 bzw. 965 Größen I*W, J*W... K*W, wo I : J : ... : K jeweils in den gleichen Verhältnissen zueinander stehen wie IREF1 : IREF2 : ... IREFk. Die einzige Referenzschaltung 976 ist eine Schaltung mit einer Referenzzelle ähnlich der REF-Schaltung 971 in Fig. 9F. Dies gilt unter der normalen Stromspiegelschaltungsbedingung, gemäß der die Transistoren in jedem Zweig, zum Beispiel M81 und 961 in Sättigungsrichtung vorgespannt sind.
In Fig. 9H ist ein weiteres Ausführungsbeispiel dargestellt, bei dem alle zweiten Stromquellen über die Zweige hinweg die gleichen sind, aber ICELL von der ersten Stromquelle in jeden Zweig hinein mit Pegeln reproduziert wird, die entsprechend der Abstufung der Referenzstrompegel skaliert sind. Das Skalieren erfolgt durch Anpassen der Größe jedes zweiten Transistors 911, 912... 915. Wie Fig. 9H zeigt, haben beispielsweise die zweiten Transistoren 911, 912... bzw. 915 Größen von I*X, J*X... K*X, worin X die Größe des ersten Transistors 910 im ersten Ast 920 ist und I : J : ... : K jeweils in den gleichen Verhältnissen zueinander stehen wie IREF1 : IREF2 : REFk. Es wird also nur eine REF- Schaltung 976 über die Zweige hinweg benutzt, und außerdem sind die Größen aller Transistoren 961, 962... 965 nunmehr identisch. Die einzige Referenzschaltung 976 ist eine Schaltung, die eine Referenzzelle ähnlich der in Fig. 9F gezeigten REF-Schaltung 971 beinhaltet. Bei einer Verwirklichung ist die Referenzschaltung 976 so gestaltet, daß jede zweite Stromquelle 961, 962... 965 einen Strom liefert, der dem höchsten Referenzstrompegel IREFk gleicht. Im Verhältnis zu den in Fig. 9D-9G gezeigten Ausführungsbeispielen ist die Reihenfolge der Ausgaben der Knoten umgekehrt. Noch ein weiteres Ausführungsbeispiel für gleichzeitige Mehrzustandserfassung mit einer Schaltung ähnlich der in Fig. 9G gezeigten ist in Fig. 91 dargestellt, außer daß die Identitäten der Adressenspeicherzelle und der IREF-Schaltung ausgewechselt sind. Anders ausgedrückt, in jedem Zweig liefert die zweite Stromquelle, beispielsweise 931, 932... 935 nunmehr einen reproduzierten ICELL. Das wird erreicht mittels einer adressierten Speicherzellenschaltung 977, welche jedem Gate des Transistors 961, 962... bzw. 965 jedes Zweigs eine Referenzspannung MC zuführt. Die Schaltung 977 ähnelt der REF1-Schaltung 971 in Fig. 9F, außer daß die REF1-Zelle 431 nunmehr durch die adressierte Speicherzelle 420 ersetzt ist. In ähnlicher Weise liefert die erste Stromquelle, zum Beispiel 911, 912 ... 915 nun jeweils IREF1, IREF2... IREFk. Die verschiedenen IREF-Werte werden durch eine skalierte Reproduktion des Stroms einer IREF0-Schaltung 978 erhalten. Das Skalieren erfolgt mittels Einstellen der Größe jedes zweiten Transistors 911, 912... 915 in der Stromspiegelschaltung Einszu-Viele. Wie in Fig. 91 gezeigt, haben beispielsweise die zweiten Transistoren 911, 912, ... bzw. 915 Größen von I*X, J*X... K*X, worin X die Größe des ersten Transistors 910 im ersten Ast 920 ist und 1 : I : J : ... : K jeweils in den gleichen Verhältnissen zueinander stehen wie IREF0 : IREF1: IREF2 : IREFk. Insgesamt kann die IREF0-Schaltung 978 eine beliebige Stromquelle sein, die einen Strompegel IREF0 liefert. Bei einem Ausführungsbeispiel ist die IREF0-Schaltung eine EEPROM-Zelle, die mit einem Referenzstrompegel programmierbar ist, ähnlich wie im Zusammenhang mit den Fig. 9A und 9B beschrieben.
Ein weiteres wichtiges Merkmal dient dem Überwinden der Schwierigkeiten der mit der Dauerwechselfestigkeit in Beziehung stehenden Beanspruchung. Wie schon erwähnt, hängen die Lösch-, Programmier- und Leseeigenschaften jeder Speicherzelle von der kumulierten Beanspruchung ab, welche die Zelle im Verlauf der erfolgten Anzahl von Programmier/ Löschzyklen erlitten hat. Insgesamt werden die Speicherzellen viel mehr Programmier/Löschzyklen unterzogen als die Hauptreferenzzellen. Die Anfangs optimierten Referenzpegel verlieren schließlich ihre Ausrichtung und verursachen Lesefehler. Der gegenwärtige, grundlegende erfinderische Gedanke besteht darin, die Referenzpegel auch die gleiche zyklische Erfahrung wiedergeben zu lassen, wie sie die Speicherzellen erleiden. Das wird erreicht durch die Verwirklichung von Lokalreferenzzellen zusätzlich zu den Hauptreferenzzellen. Die Lokalreferenzzellen werden den gleichen Programmier/Löschzyklen ausgesetzt wie die Speicherzellen. Jedes Mal nach einem Löschvorgang werden die Referenzpegel in den Hauptreferenzzellen neu in den entsprechenden Satz Lokalreferenzzellen kopiert. Speicherzellen werden dann in Bezug auf die Referenzpegel der dicht nachlaufenden Lokalreferenzzellen gelesen. Auf diese Weise wird die Abweichung in Zellenmerkmalen nach jedem Programmier/Löschzyklus automatisch ausgeglichen. Deshalb wird die richtige Aufteilung des Transformierschwellenfensters beibehalten, so daß die Speicherzustände selbst nach vielen Zyklen noch korrekt gelesen werden können.
Fig. 10 zeigt die Verwirklichung mit örtlichen Zellen zu Referenzzwecken für Flash-EEPROM. In der Flash-EEPROM-Anordnung 60 (Fig. 4) wird jede Speicherzellengruppe, die kollektiv gelöscht oder programmiert wird, als Sektor bezeichnet. Der Ausdruck "Flash-Sektor" ist analog dem für Speichervorrichtungen in Form von Magnetplatten benutzten Ausdruck "Sektor", und sie werden hier austauschbar verwendet. Die EEPROM-Anordnung ist in Flash-Sektoren, wie 501, 503 und 505 gruppiert. Während alle Speicherzellen in einem Flash-Sektor die gleichen Zyklen durchlaufen, können in verschiedenen Flash-Sektoren verschiedene Zyklen angewandt werden. Um jeden Flash- Sektor richtig zu verfolgen, wird ein Satz Speicherzellen in jedem Flash-Sektor zur Verwendung als Lokalreferenzzellen reserviert. Nachdem zum Beispiel der Flash-Sektor 503 gelöscht wurde, werden die Referenzpegel der Hauptreferenzzellen 507 in die Lokalreferenzzellen umprogrammiert, die dem Flash-Sektor 503 zugeordnet sind. Bis zum nächsten Löschzyklus fahren die Leseschaltungen 513 fort, die Speicherzellen innerhalb des Flash-Sektors 503 in Bezug auf die umprogrammierten Referenzpegel zu lesen.
Fig. 11 (1)-11 (7) veranschaulichen den Algorithmus zum Neuprogrammieren der Referenzzellen eines Sektors. Insbesondere beziehen sich die Fig. 11(1)-11(3) auf das Löschen der Lokalreferenzzellen des Sektors auf ihre "gelöschten Zustände". In Fig. 11(1) wird also ein Löschspannungsimpuls an alle Speicherzellen des Sektors, einschließlich der Lokalreferenzzellen angelegt. In Fig. 11(2) werden dann alle Lokalreferenzzellen in Bezug auf die Hauptreferenzzellen gelesen, um zu verifizieren, ob sie alle auf den "gelöschten Zustand" gelöscht worden sind. Solange noch eine Zelle in einem anderen Zustand vorgefunden wird, wird an sämtliche Zellen ein weiterer Impuls Löschspannung angelegt. Dieses Verfahren wird so lange wiederholt, bis von allen Lokalreferenzzellen im Sektor verifiziert wird, daß sie sich in dem "gelöschten" Zustand befinden (Fig. 11(3)).
Die Fig. 11(4)-11(7) beziehen sich auf das Programmieren der Lokalreferenzzellen im Sektor. Nachdem von allen Lokalreferenzzellen im Sektor verifiziert wurde, daß sie sich im "gelöschten" Zustand befinden, wird ein Impuls Programmierspannung in Fig. 11(4) nur an alle Lokalreferenzzellen angelegt. Hierauf folgt in Fig. 11(5) das Lesen der Lokalreferenzzellen in Bezug auf die Hauptreferenzzellen, um zu verifizieren, ob jede der Lokalreferenzzellen auf den gleichen Zustand wie die entsprechende Hauptreferenzzelle programmiert ist. Für diejenigen Lokalreferenzzellen, von denen das nicht verifiziert wird, wird ein weiterer Impuls Programmierspannung selektiv an diese allein angelegt (Fig. 11(6)). Dieses Verfahren wird so lange wiederholt, bis von allen Lokalreferenzzellen korrekt verifiziert wurde (Fig. 11(7)), daß sie auf die verschiedenen Trennschwellenpegel im Schwellenfenster programmiert sind.
Sobald die Lokalreferenzzellen im Sektor neuprogrammiert wurden, werden sie direkt oder indirekt zur Löschverifizierung, Programmverifizierung oder zum Lesen der adressierten Speicherzellen des Sektors benutzt.
Fig. 12A zeigt ein Ausführungsbeispiel, bei dem die Lokalreferenzzellen direkt zum Lesen oder Programmier/Löschverifizieren der Speicherzellen des Sektors benutzt werden. Während dieser Vorgänge wird ein paralleles Paar Schalter 525 von einem LESE-Signa) angesteuert, und der Leseverstärker 440 liest die adressierten Speicherzellen 523 des Sektors in Bezug auf jede der Lokalreferenzzellen 525 des Sektors. Während der Programmier/Löschverifizierung der Lokalreferenzzellen (wie in Fig. 11 dargestellt), gibt ein weiteres paralleles Paar Schalter 527 das Lesen der Lokalreferenzzellen 525 in Bezug auf die Hauptreferenzzellen 529 frei.
Fig. 12B veranschaulicht den Algorithmus für den direkten Gebrauch der Lokalreferenzzellen zum Lesen oder Programmier/ Löschverifizieren der adressierten Speicherzellen des Sektors.
Fig. 13A zeigt ein alternatives Ausführungsbeispiel, bei dem die Lokalreferenzzellen indirekt zum Lesen der adressierten Speicherzelle benutzt werden. Zunächst werden die Hauptreferenzzellen gelöscht und je auf eine der gewünschten mehrfachen Trennschwellen innerhalb des Schwellenfensters programmiert. Unter Verwendung dieser Hauptreferenzschwellen werden die Lokalreferenzzellen innerhalb eines gelöschten Sektors von Zellen je auf eine der gleichen, gewünschten, mehrfachen Trennschwellen programmiert. Als nächstes werden die adressierten Zellen im Sektor mit den gewünschten Daten programmiert (beschrieben). An der Lesefolge für die adressierten Zellen im Sektor sind dann die in Fig. 13A gezeigten Schritte beteiligt.
Zuerst wird jede der Lokalreferenzzellen 525 in Bezug auf die entsprechende Hauptreferenzzelle 531 gelesen. Das geschieht durch ein freigebendes Signal LESEN 1 an einen Schalter 533, der die Lokalreferenzzellen 525 mit dem zweiten Ast 457 des Leseverstärkers 440 verbindet, wobei die Hauptreferenz 531 mit dem ersten Ast 441 des Leseverstärkers verbunden ist. Jeder Hauptreferenzzelle zugeordnete Hilfsstromquellenschaltungen werden nunmehr benutzt, um den Strom durch den ersten Ast 441 des Leseverstärkers optimal vorzuspannen, damit er zu dem Strom im zweiten Ast 457 paßt. Wenn der Vorspanneinstellvorgang für alle Trennschwellenpegel beendet ist, werden die adressierten Zellen im Sektor in Bezug auf die vorspannungsmäßig eingestellten Hauptreferenzzellen gelesen. Dies geschieht durch Sperren von LESEN 1 an 533 und Freigeben des Signals LESEN an den Schalter 535. Der Vorteil dieses Ansatzes besteht darin, daß jegliche Schwankungen des Wertes V00, der Temperatur, zyklische Ermüdung oder sonstige Wirkungen, die im Verlauf der Zeit Schwellenabweichungen zwischen den Hauptreferenzzellen und den adressierten Zellen hervorrufen können, vor dem Lesen eliminiert wird, da die Lokalreferenzzellen (die Schwellenabweichungen der adressierten Zellen verfolgen) benutzt werden, um die Trennschwellen der Hauptreferenzzellen wirksam neu einzustellen. Dieses System erlaubt zum Beispiel das Programmieren der adressierten Zellen, wenn die Hauptreferenzzellen mit Vcc = 5,5 V Leistung versorgt werden, und anschließend das Lesen der adressierten Zellen, wenn die Hauptreferenzzellen bei VCC = 4,5 V betrieben werden. Die Differenz von 1 Volt in VCC, die normalerweise zu einer Änderung des Wertes der Trennschwellen führen würde, wird dadurch neutralisiert, daß die Lokalreferenzzellen zur Vorspannungseinstellung der Hauptreferenzzellen herangezogen werden, um dieser Änderung im Zeitpunkt des Lesens entgegenzuwirken.
Die Fig. 13B und 13C zeigen mehr im einzelnen ein Ausführungsbeispiel der Stromvorspannungsschaltungen, wie 541, 543, 545 für die Hauptreferenzzellen 551, 553, 555. Jede Vorspannungsschaltung wirkt als Stromnebenschluß für den Strom in der Hauptreferenzzelle. Die Schaltung 541 zum Beispiel greift von der Drain der Hauptreferenzzelle 551 über die Leitung 561 ab. Sie modifiziert den Strom in der Leitung 562 zum Leseverstärker (erster Ast), entweder durch Sourcestrom von Vac oder Drainstrom zu VSS. Im ersten Fall wird der Strom in der Leitung 562 verringert und im zuletzt genannten Fall umgekehrt. Da das Vorspannen für die Hauptreferenz 551 festgelegt wird, kann jegliche Ungleichheit in den Strömen in den beiden Ästen des Leseverstärkers vom Chip nach außen mitgeteilt werden. Dies wird vom Controller (siehe Fig. 5) festgestellt, der seinerseits die Vorspannungsschaltung 541 über den internen Adressenbus 111 programmiert, um Strom in der Leitung 562 zu subtrahieren oder zu addieren, um den der lokalen Referenz auszugleichen.
Fig. 13C zeigt ein Ausführungsbeispiel der Vorspannungsschaltung, beispielsweise der Schaltung 541. Eine Reihe paralleler Transistoren, wie 571, 573, 575 sind alle mit ihren Dramen an Vac angeschlossen und mit ihren Sourcen über Schalter, beispielsweise 581, 583, 585 an die Leitung 561. Durch selektives Ansteuern der Schalter können Transistoren in unterschiedlicher Zahl benutzt werden, um von der Leitung 562 verschiedene Menge Strom zu subtrahieren. Ähnlich ist eine weitere Reihe paralleler Transistoren, zum Beispiel 591, 593, 595 alle mit ihren Sourcen an Vss angeschlossen und mit ihren Dramen über Schalter, wie 601, 603, 605 an die Leitung 561. Durch selektives Ansteuern der Schalter kann eine verschiedene Anzahl Transistoren benutzt werden, um verschiedene Menge Strom zur Leitung 562 zu addieren. Ein Dekodierer 609 wird zum Adressendekodieren vom internen Adressenbus 111 benutzt, um die Schalter selektiv anzusteuern. Die freigebenden Signale sind in Latch-Gliedern 611, 613 gespeichert. Auf diese Weise werden die Hauptreferenzzellen, jedes Mal wenn ein Sektor gelesen wird, gegenüber den Lokalreferenzzellen neu vorgespannt und zum Lesen der Speicherzellen im Sektor benutzt.
Die Fig. 13D(1)-13D(4) veranschaulichen den Lesealgorithmus für das alternative Ausführungsbeispiel. Die Lokalreferenzzellen des Sektors müssen zuvor in Bezug auf die Hauptreferenzzellen programmiert und verifiziert worden sein (Fig. 13D(1)). Dementsprechend wird dann jede Hauptreferenzzelle in Bezug auf die Lokalreferenzzellen gelesen (Fig. 13D(2)). Die Hauptreferenzzellen werden vorgespannt, um den Strom auf den der entsprechenden Lokalreferenzzellen auszugleichen (Fig. 13D(3)). Anschließend werden die Speicherzellen im Sektor in Bezug auf die vorgespannten Hauptreferenzzellen gelesen (Fig. 13D(4)).
Die Leseschaltungen und der beschriebene Betrieb wird gleichfalls beim Programmieren und Löschen der Speicherzellen angewandt, insbesondere im verifizierenden Teil des Vorganges. Wie zuvor beschrieben, erfolgt die Programmierung in kleinen Schritten, wobei der programmierte Zustand zwischendurch gelesen wird, um zu verifizieren, ob der gewünschte Zustand erreicht wurde. Sobald der programmierte Zustand als korrekt verifiziert wurde, hört das Programmieren auf. Ähnlich wird das Löschen in kleinen Schritten durchgeführt, wobei der Löschzustand zwischendurch gelesen wird, um zu verifizieren, ob der "gelöschte" Zustand erreicht worden ist. Sobald der "gelöschte" Zustand als richtig verifiziert wird, hört das Löschen auf.
Wie schon beschrieben, sind nur K&supmin;¹ Trennschwellenpegel erforderlich, um das Schwellenfenster in K Bereiche aufzuteilen, was der Speicherzelle das Speichern von K Zuständen erlaubt. Gemäß einem Aspekt der vorliegenden Erfindung ist es jedoch im Fall des Mehrzustands, bei dem das Schwellenfenster feiner aufgeteilt ist, vorzuziehen, K Schwellenpegel für K Zustand zu benutzen. Der zusätzliche Schwellenpegel wird benutzt, um den "gelöschten" Zustand von demjenigen Zustand zu unterscheiden, der den niedrigsten Schwellenpegel hat. Das verhindert ein Überlöschen und damit ein Überbeanspruchen der Zelle, da das Löschen aufhört, sobald der "gelöschte" Zustand erreicht ist. Die selektive Sperrung individueller Zellen für das Löschen gilt nicht für den Flash- EEPROM-Fall, wo mindestens ein Sektor jedes Mal gelöscht werden muß. Geeignet ist sie für jene EEPROM-Anordnungen, wo die Speicherzellen zum Löschen individuell adressiert werden können.
Eine Speicherzelle wird, nachdem sie auf den "gelöschten" Zustand gelöscht wurde, geringfügig programmiert, um die Zelle in den Zustand mit dem niedrigsten Schwellenpegel (Grundzustand) dem "gelöschten" Zustand benachbart zu bringen. Das hat zwei Vorteile. Zunächst sind die Schwellenpegel des Grundzustands aller Speicherzellen, da sie zwischen den beiden gleichen Trennschwellenpegeln eingegrenzt sind, gut bestimmt und nicht breit gestreut. Damit ergibt sich ein einheitlicher Ausgangspunkt für das anschließende Programmieren der Zellen. Zweitens erhalten alle Zellen eine gewisse Programmierung, was verhindert, daß jene Zellen, bei denen die Tendenz besteht, daß in ihnen der Grundzustand gespeichert ist, zum Beispiel den Anschluß an die übrigen verlieren, was den Durchlauf der Programmier/Löschzyklen und den Hintergrund für die Dauerfestigkeit betrifft.

Programmverifizierung auf dem Chip

Wie zuvor erwähnt, wird das Programmieren einer EEPROM-Zelle in einen gewünschten Zustand vorzugsweise in kleinen Schritten, ausgehend von dem "Lösch"-Zustand vorgenommen. Nach jedem Programmierschritt wird die in der Programmierung befindliche Zelle gelesen, um zu verifizieren, ob der gewünschte Zustand erreicht worden ist. Ist das nicht der Fall, wird weiteres Programmieren und Verifizieren wiederholt, bis die Verifizierung das ergibt.
Unter Hinweis auf das in Fig. 5 dargestellte Systemdiagramm steht der EEPROM-Chip 130 unter der Steuerung durch den Controller 140. Sie sind miteinander seriell verbunden durch die Leitung seriell EIN 251 und die Leitung seriell AUS 253. Bei bekannten EEPROM-Bausteinen wird nach jedem Programmierschritt der Zustand, der in der im Programmierprozeß befindlichen Zelle erreicht wurde, gelesen und an den Controller 140 oder die CPU 160 zwecks Verifizierung mit dem gewünschten Zustand zurückgeschickt. Dieses System bringt einen großen Nachteil für die Geschwindigkeit mit sich, insbesondere in Anbetracht der seriellen Verbindung.
Die Programmverifizierung ist dadurch optimiert, daß eine Menge (typischerweise mehrere Bytes) Zellen parallel programmiert wird, worauf ein paralleles Verifizieren erfolgt, und zwar auf dem Chip. Das parallele Programmieren wird durch eine selektive Programmierschaltung verwirklicht, die das Programmieren jener Zellen in der Menge sperrt, deren Zustände bereits richtig verifiziert wurden. Hierbei handelt es sich um ein wesentliches Merkmal bei einer Mehrzustandsausführung, denn einige Zellen erreichen ihren gewünschten Zustand früher als andere und fahren fort über den gewünschten Zustand, wenn sie nicht angehalten werden. Nachdem die ganze Menge Zellen richtig verifiziert wurde, wird dieser Zustand durch Verknüpfung auf dem Chip an den Controller gemeldet, wodurch die Programmierung der nächsten Menge Zellen beginnen kann. Auf diese Weise braucht Information nicht zwischen jedem Programmierschritt zwischen dem EEPROM-Chip und dem Controller hin- und hergeschickt zu werden, und die Programmierverifizierungsgeschwindigkeit wird stark gefördert.
Fig. 14 veranschaulicht die Programmier- und Verifizierpfade für eine Mengen paralleler Zellen. Die gleichen Bezugsziffern werden für entsprechende Module im Systemdiagramm der Fig. 5 benutzt. Das EEPROM-Feld 60 wird von N Zellen auf einmal adressiert. N kann zum Beispiel 64 Zellen breit sein. In einem 512 Byte Blitzsektor, der aus 4 Reihen zu 1024 Zellen besteht, gibt es 64 Mengen zu 64 Zellen. Der Sourcemultiplexer 107 schließt wahlweise die N Sourcen einer adressierten Menge Zellen an die Sourcespannung VS auf Leitung 103 an. Auf ähnliche Weise macht der Drainmultiplexer 109 wahlweise die N Dramen der Menge durch einen N-Kanaldatenpfad 105 zugänglich. Auf den Datenpfad 105 wird von der Programmierschaltung beim Programmieren mit Inhibieren 210 Zugriff genommen und beim Lesen, Programmverifizieren oder Löschverifizieren mit Leseschaltungen 220.
Um noch einmal auf das Systemdiagramm in Fig. 5 zurückzukommen, die Programmierung unterliegt der Steuerung durch den Controller 140. Die in den Sektor zu programmierende Information wird Menge für Menge gesandt. Der Controller sendet zuerst eine erste Menge N*L serieller Datenbits zusammen mit Adressen, Steuer- und Zeitinformation an den EEPROM-Chip 130. L ist die Anzahl binärer Bits, die pro Speicherzelle kodiert sind. Zum Beispiel L = 1 für eine 2-Zustandszelle und L = 2 für eine 4-Zustandszelle. Wenn also N = 64 und L = 2, ist die Menge der Datenbits 128 Bits breit. Die N*L Datenbits werden in Latch-Gliedern und Schieberegistern 190 gespeichert, wo die seriellen Bits in N*L parallele Bits umgewandelt werden. Diese Daten sind erforderlich für die Programmverifizierung im Zusammenhang mit den Leseschaltungen 220, dem Bitdekodierer 230, der Vergleichsschaltung 200 und der Programmierschaltung mit Inhibieren 210.
Der Programmalgorithmus für eine Menge N Zellen läßt sich am besten unter Hinweis sowohl auf das Systemdiagramm der Fig. 5 als auch die Fig. 15(1)-15(7) beschreiben, die den Algorithmus selbst veranschaulichen. Wie in einem früheren Abschnitt erwähnt, muß der gesamte Sektor, ehe er programmiert wird, gelöscht und von allen Zellen in ihm verifiziert werden, daß sie sich in dem "gelöschten" Zustand befinden (Fig. 15(1)). Hierauf folgt in Fig. 15(2) das Programmieren der Lokalreferenzzellen des Sektors (wie in. Fig. 11(1)-(3)) gezeigt. In Fig. 15(3) werden die N*L Bits paralleler Daten in Latch-Glieder 190 eingerastet. In Fig. 15(4) nehmen die Leseschaltungen 220 Zugriff auf den N-Kanaldatenpfad 105, um die Zustände in der N Menge Zellen zu lesen. Der Lesealgorithmus ist bereits im Zusammenhang mit Fig. 12B oder 13D beschrieben worden. Die N Zell-Lesungen erzeugt N*K (K = Anzahl Zustände pro Zelle) Ausgabezustände. Diese werden vom Bitdekodierer 230 zu N*L binären Bits dekodiert. In Fig. 15(5) werden die N*L gelesenen Bits von der Vergleichsschaltung 200 Bit für Bit mit den N*L Programmierdatenbits aus Latch-Gliedern 190 verglichen. Gemäß Fig. 15(6) wird, wenn irgend ein gelesenes Bit sich nicht mit dem Programmierdatenbit vergleichen läßt, ein weiterer Programmierspannungsimpuls von der Programmierschaltung 210 gleichzeitig an die Menge Zellen angelegt. Allerdings blockiert eine Inhibierschaltung innerhalb der Programmierschaltung 210 selektiv das Programmieren an jene Zellen, deren Bits mit den programmierten Datenbits richtig verifiziert sind. Folglich werden nur die nicht verifizierten Zellen jedes Mal programmiert. Das Programmieren und Verifizieren wird wiederholt, bis alle Zellen korrekt verifiziert sind gemäß Fig. 15(7).
Fig. 16 zeigt ein Ausführungsbeispiel der Vergleichsschaltung 200 aus Fig. 5 mehr im einzelnen. Die Schaltung 200 weist N Zellenvergleichsmodule, wie 701, 703 auf, eines für jede der N Zellen in der Menge. In jedem Zellenvergleichsmodul, wie dem Modul 701, werden die L gelesenen Bits (L = Anzahl der für jede Zelle kodierten binären Bits) Bit für Bit mit den entsprechenden Programmierdatenbits verglichen. Dies wird von L XOR-Gattern, wie 711, 713, 715 vorgenommen. Die Ausgabe dieser XOR-Gatter durchlaufen ein NOR-Gatter 717, so daß am Ausgang des NOR-Gatters immer dann eine "1" erscheint, wenn alle L Bits verifiziert sind, und eine "0", wenn es anders ist. Wenn das Steuersignal VERIFIZIEREN wahr ist, wird dieses Ergebnis in ein Latch-Glied 721 eingerastet, so daß das gleiche Ergebnis am Ausgang des NOR-Gatters 717 am Ausgang 725 des Zellenvergleichsmoduls bereitsteht. Die Vergleichsschaltung 200 führt die Vergleiche von L Bits parallel durch. Die Ausgaben der N Vergleichsmodule, wie 725, 727 sind an einer N-Kanalausgabeleitung 731 verfügbar, um der Programmierschaltung mit Inhibieren 210 gemäß Fig. 5 zugeführt zu werden.
Zur gleichen Zeit werden die N Ausgaben, wie 725, 727 durch ein UND-Gatter 733 geleitet, so daß dessen einzige Ausgabe 735 als eine "1" resultiert, wenn alle N Zellen verifiziert sind und als eine "0", wenn es anders ist. Unter Hinweis auch auf Fig. 5 wird die einzige Ausgabe 735 dazu benutzt, dem Controller 140 zu signalisieren, daß alle N Zellen in der Menge Daten richtig verifiziert wurden. Das Signal in der Ausgabe 735 wird während eines Verifiziervorganges über das UND-Gatter 240 durch die Leitung seriell AUS 253 geschickt.
Beim Hochfahren oder am Ende des Programmier/Verifizierens einer Menge Daten werden alle Ausgaben der Zellenvergleichsmodule, wie 725, 727 auf den "nichtverifizierten" Zustand von "0" zurückgesetzt. Das wird erreicht, indem der Knoten 726 mittels des RÜCKSETZ-Signals in Leitung 727 an einen Transistor 729 auf VSS gezogen wird (0 V).
Fig. 17 zeigt ein Ausführungsbeispiel der Programmierschaltung mit Inhibieren 210 aus Fig. 5 mehr im einzelnen. Die Programmierschaltung 210 weist N Programmier-mit-Inhibier-Module, wie 801, 803 auf. Wie in Tabelle 1 und 2 dargestellt, muß zum Programmieren der N Zellen eine Spannung VPD an jede der Dramen der N Zellen und eine Spannung VPG an die Steuer-Gates angelegt werden. Jedes Programmiermodul, wie 801, dient zum selektiven Weiterleiten von VPD auf einer Leitung 805 über den einen der N Kanaldatenpfad 105 an eine der Dramen. Da VPD üblicherweise etwa 8 V bis 9 V ist, was höher ist als VCC, kann die letztere Spannung nicht benutzt werden, um den Transistorschalter 807 einzuschalten. Stattdessen wird die höhere Spannung VCG (etwa 12 V) zum Ansteuern des Schalters 807 benutzt. VCG in der Leitung 801 selbst wird von einem UND-Gatter freigegeben, wenn sowohl das Programmiersteuersignal PGM auf einer Leitung 813 wahr und das Signal auf einer Leitung 731 eine "0" ist. Da das Signal auf der Leitung 731 vom Ausgang des in Fig. 16 gezeigten Zellenvergleichsmoduls 701 kommt, folgt daraus, daß VPD selektiv zu jenen Zellen weitergeleitet wird, die noch nicht verifiziert sind. Auf diese Weise wird jedes Mal, wenn ein Programmierimpuls angelegt wird, dieser nur an jene Zellen angelegt, die ihre beabsichtigten Zustände noch nicht erreicht haben. Dieses Merkmal selektiver Programmierung ist besonders nötig bei der Verwirklichung des parallelen Programmierens und der Verifizierung auf dem Chip im Mehrzustandsfall.

Variable Steuerung der Spannung an das Steuer-Gate

Das Systemdiagramm von Fig. 5 im Zusammenhang mit den Tabellen 1 und 2 veranschaulicht, wie verschiedene Spannungen an das EEPROM-Feld 60 angelegt werden, um die Grundfunktionen des EEPROM auszuführen. Bekannte EEPROM-Bausteine erlauben es der an das Steuer-Gate gelieferten Spannung VCG nur, eine von zwei Spannungen, nämlich VCC oder die höhere Programmierspannung von etwa 12 V anzunehmen.
Die an das Steuer-Gate angelegte Spannung VCG erlaubt es, über einen breiten Bereich an Spannungen unabhängig und kontinuierlich veränderlich zu sein. Dies wird ermöglicht durch VPG vom Controller 140. Im einzelnen wird VCG auf einer Leitung 83 von VPG gespeist, die wiederum vom Controller von einer Leitung 901 geliefert wird. Tabelle 2 zeigt, wie VPG unter unterschiedlichen Funktionen des EEPROM verschiedene Spannungen annimmt.
Die Veränderlichkeit von VCG ist besonders vorteilhaft bei Programmier- und Löschrandausnutzungssystemen. Bei der Programmierrandausnutzung wird das Lesen während der Programmierverifizierung mit VCG auf etwas höherer Spannung als der normalen VCC vorgenommen. Das hilft dazu, die programmierte Schwelle gut in den Zustand hinein zu plazieren, indem an dem Trennschwellenpegel mit einer geringfügigen Marge vorbei programmiert wird. Bei der Löschverifizierung wird die Zelle mit einer geringfügig reduzierten Vcc verifiziert, um die Zelle gut in den "gelöschten" Zustand zu bringen. Ferner kann die Randausnutzung angewandt werden, um das weiter oben beschriebene Problem der Ladungserhaltung aufzuwiegen (Fig. 8B).
Wie schon erwähnt, arbeiten bekannte EEPROMs üblicherweise mit Vcc, um VCG während der Programmier- oder Löschverifizierung zu speisen. Um eine Randausnutzung vorzunehmen, muß Vcc selbst stufenweise angehoben oder reduziert werden. Eine solche Praxis bringt ungenaue Ergebnisse in den Leseschaltungen hervor, da diesen auch Vcc als Antrieb dient.
Die Veränderlichkeit von VCG unabhängig von der Leseschaltung zugeführten Spannungen bringen genauere und zuverlässigere Ergebnisse hervor.
Ferner ist der breite Bereich von Vcc nützlich während des Prüfens und der Diagnose des EEPROM. Er erlaubt ein leichtes Messen der vollen Spanne der Schwelle der programmierten Zelle durch fortgesetztes Erhöhen von Vcc (bis zu dem Maximum, welches vom Übergangszusammenbruch des Bausteins begrenzt ist).
Zwar sind die hier beschriebenen Ausführungsbeispiele dieser Erfindung die bevorzugten Verwirklichungen, aber dem Fachmann ist klar, daß auch Abwandlungen derselben möglich sein können. Deshalb steht der Erfindung der Schutz innerhalb des vollen Umfangs der beigefügten Ansprüche zu.

Claims

1. Speicheranordnung (130) mit einem Zellenfeld (60) und einer Schaltung (220) zum Erfassen eines Teststroms relativ zu einer Mehrzahl vorbestimmter Referenzstrompegel, wobei der Teststrom von einem Leitungsstrom geliefert wird, der in einer Speicherzelle (420, 977) aus dem Zellenfeld programmiert ist, die gelesen werden soll, umfassend:

eine Eins-zu-Viele-Stromspiegelanordnung (910, 911, 912, 915) zum Reproduzieren des Teststrom in eine Mehrzahl von reproduzierten Strömen, wobei der Stromspiegel einen ersten Ast (920) zum Führen des Teststroms und einen zweiten Ast mit einer Mehrzahl von Zweigen (921, 922, ..., 925) zum Vergleich mit einem der Mehrzahl vorbestimmter Referenzstrompegel aufweist;

eine erste Stromquelle (911, 912, ..., 915) an jedem Zweig zum Reproduzieren eines von dem Teststrom abgeleiteten Stroms;

eine zweite Stromquelle (931, 932, ..., 935) an jedem Zweig zur Schaffung eines zugehörigen Referenzstroms mit einem der vorbestimmten Referenzstrompegel, wobei der zugehörige Referenzstrom von einem vorbestimmten Leitungsstrom abgeleitet ist, welcher in einer Referenzspeicherzelle (431, 432, ..., 435) in dem Feld (60) programmiert ist, und

eine Anordnung (423, 425, 427, 951, 952, 955) zum gleichzeitigen Erfassen einer relativ hohen oder niedrigen Spannung in jedem Zweig an einem Schaltungsknoten zwischen jeweiligen ersten und zweiten Stromquellen, wobei die relativ hohe oder niedrige Spannung dem entspricht, ob der reproduzierte Strom, der von dem Teststrom abgeleitet ist und von der ersten Stromquelle geliefert wird, eine Größe aufweist, die größer oder kleiner als diejenige des Referenzstroms ist, der von der zweiten Stromquelle geliefert wird.

2. Speicheranordnung nach Anspruch 1, bei der die zweite Stromquelle eine Referenzspeicherzelle (431, 432, ..., 435) des Felds (60) ist und der zugehörige Referenzstrom der vorbestimmte Leitungsstrom ist, der in dieser Referenzspeicherzelle programmiert ist.

3. Speicheranordnung nach Anspruch 1, bei der der zugehörige Referenzstrom in jedem Zweig durch die zweite Stromquelle von dem vorbestimmten Leitungsstrom reproduziert wird, welcher in einer Referenzspeicherzelle (431, 432, ..., 435) des Felds (60) programmiert ist.

4. Speicheranordnung nach Anspruch 3, bei der alle Zweige dieselbe Referenzspeicherzelle verwenden.

5. Speicheranordnung nach Anspruch 4, bei der die zweite Stromquelle an jedem Zweig den zugehörigen Referenzstrom in jedem Zweig zu einem Multiplikationsfaktor zueinander reproduziert.

6. Speicheranordnung nach Anspruch 1, bei der die erste Stromquelle an jedem Zweig den von dem Teststrom abgeleiteten Strom zu einem Multiplikationsfaktor des Teststroms reproduziert.

7. Speicheranordnung nach den Ansprüchen 1 bis 6, bei der das Feld ein Feld aus EEPROM- oder Flash-EEPROM-Zellen umfaßt.