JPS6342097A - 多値論理記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ 〈産業上の利用分野） この発明はｎ値論理の記憶回路に係り、特に電流モード
でデータの書込み、読出しを行なうようにした多値論理
記憶回路に関する。

〈従来の技術） 半導体メモリ、特にデータを電荷の形で記憶するダイナ
ミック型ランダムアクセスメモリ回路、いわゆるＤＲＡ
Ｍの記憶容聞は、回路技術、半導体製造技術などの向上
に伴い急激な増加を続けている。しかしながら、素子の
微細化による記憶容重の増加は電荷蓄積用キャパシタの
容量の減少につながり、メモリセルにおけるデータの記
憶状態を判断するのが困難になってきている。

これに対し、記憶客員を増加させる一つの手段として多
値論理記憶回路が研究されている。この多値論理記憶回
路は、２値論理記憶回路に比べてセル当りの情報量を増
加させることができるので実質的な高集積化が行なえる
。また、多値回路は多値の機能を用いた機能デバイスへ
の応用が期待される。

しかしながら、今まで発表された多値論理記憶回路は電
圧モードによる書込み、読出しのものがほとんどであり
、雑音余裕など２１！！論理の場合よりも様々な不利な
点を含んでいる。例えば、従来の多値論理記憶回路は、
メモリセルとしてＣＣＤ（電荷結合デバイス）を用いた
ものと、２値論理と同様の１トランジスタ形式のものと
があり、前者の場合には、電荷転送損失が大きくなるた
めに低電圧化が難しい、８漫性負荷を駆動する必要があ
るため消費電力が大きい、などの問題がある。

また、後者の場合は動作速度が遅いという問題がある。

（発明が解決しようとする問題点） このように従来の多値論理記憶回路では、低電圧化が難
しい、消費電力が大きい、動作速度が遅いなどの欠点が
ある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は簡単な回路構成で大きな雑音余裕度を
得ることができ、しかもデータの３込みと読出しを高速
に行なうことができる多値論理記憶回路を提供すること
にある。

［発明の構成］ （問題点を解決するための手段） この発明の多ｌ！［論理記憶回路は、駆動回路及び負荷
回路を有する第１のカレントミラー回路と、上記第１の
カレントミラー回路の駆動回路側にｎ通りの値の電流を
流す電流入力手段と、上記第１のカレントミラー回路の
負荷回路側に接続され、この負荷回路側に流れる電流に
応じた値の電圧を記憶するメモリセルと、駆動回路及び
負荷回路を有し上記メモリセルに記憶された電圧に応じ
た電流が駆動回路側に流れる第２のカレントミラー回路
と、上記第２のカレントミラー回路の負荷回路側に接続
され、この負荷回路側に流れる電流の値に応じて論理信
号を発生する論理信号発生手段とから構成されている。

（作用） この発明の多値論理記憶回路では、データの書込み時に
は書込みデータに応じて第１のカレントミラー回路の駆
動回路側にｎ通りの値の電流を流し、負荷回路側に流れ
る電流に応じた値の電圧をメモリセルで記憶させる。ま
た、データの読出し時には上記メモリセルに記憶された
電圧に応じた電流を第２のカレントミラー回路の駆動回
路側に流し、この第２のカレントミラー回路の負荷回路
側に接続された論理信号発生手段によりこのときの電ｉ
＊に応じた論理信号を発生させる。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る多値論理記憶回路の構成を示す
ブロック図である。図において、１１は第１のカレント
ミラー回路である。この第１のカレントミラー回路１１
は駆動回路１２と負荷回路１３とから構成されており、
駆動回路１２側には電流入力回路１４が接続されている
。このｔ流入力回路１４は入力端子１５に供給される複
数ビットの２値論理信号で表現されたｎｇ！ｉ論理のあ
る値に対応した電流Ｉｖを発生し、この電流Ｉｗを駆動
回路１２に供給する。

上記第１のカレントミラー回路１１の負荷回路１３側に
はメモリセル１６が接続されている。このメモリセル１
６１．１図示しないＸデコーダ（行デコーダ）及びＹデ
コーダ（列デコーダ）により選択駆動される図示しない
打線と列線の交差位置に配置されており、図示しないア
ドレス信号によりこの行線及び列線が選択駆動される際
に上記負荷回路１３側に流れる電流に応じた値の電圧を
データとして記憶する。このメモリセル１４における電
圧の記憶方式は、電荷を一時的に蓄積するダイナミック
型を原則としている。

また、１７は第２のカレントミラー回路である。

この第２のカレントミラー回路１７は上記第１のカレン
トミラー回路１１の負荷回路と兼用にされた駆動回路１
３及び負荷回路１８から構成されており、駆動回路１３
側には上記メモリセル１６が接続されている。そして、
データの読み出し時に、上記メモリセル１６は予め記憶
している電圧値に対応した電流ＩＲを発生し、この電流
を上記第２のカレントミラー回路１７の駆動回路１３に
供給する。

上記第２のカレントミラー回路１１の負荷回路１８側に
は論理信号発生回路１９が接続されている。この論理信
号発生回路１９は読出し制御信号ＲＯが供給された際に
、カレントミラー回路１７の負荷回路１８側に流れる電
流ＩＲ’　を検出し、その電流値に応じた２値論理の信
号を発生する。そして、この論理信号発生回路１９で発
生された２値論理信号は出力端子２０から出力される。

このように、上記実施例回路では電流モードによるデー
タの１込み、読出しを行なっているために、高速に１込
み、読出しが行なえること、雑音余裕が大きくまた信頼
性が高いこと、などの種々の利点を有するものである。

第２図は上記実施例回路を具体的に示した回路図であり
、第１図と対応する箇所には同じ符号を付して説明を行
なう。第１のカレントミラー回路１１の駆動回路１２は
、ソースが正極性の電源電圧ＶＤＤに接続されているＰ
チャネルＭＯ８トランジスタ２１と、このトランジスタ
２１のゲート、ドレイン間にソース、ドレイン間が接続
され、上記メモリセル７６に対してデータの１込みを行
なう際に導通制御されるＰチャネルＭＯ３トランジスタ
２２とから構成されている。また、第１のカレントミラ
ー回路１１の負荷回路もしくは第２のカレントミラー回
路１７の駆動回路１３は、ソースが正極性の電源電圧Ｖ
ＤＯに接続されかつゲートが上記トランジスタ２１のゲ
ートに接続されているＰチャネルＭｏＳトランジスタ２
３と、このトランジスタ２３のゲート、ドレイン間にソ
ース、ドレイン間が接続されかつ上記メモリセル１６に
対してデータの書込みを行なう際に非導通にされ、上記
メモリセル１６からデータの読出しを行なう際には導通
制御されるＰチャネルＭＯＳトランジスタ２４とから構
成されている。

第２のカレントミラー回路１７の負荷回路１８は、ソー
スが正極性の電源電圧■ＤＤに接続されかつゲートが上
記トランジスタ２３のゲートに並列に接続されている複
数のＰチャネルＭＯ８トランジスタ２５で構成されてい
る。そして、上記出力端子２０は上記各トランジスタ２
５のドレインに接続されている。

上記電流入力回路１４は、各ドレインが上記第１のカレ
ントミラー回路１１の駆動回路１２内のトランジスタ２
１のドレインに共通に接続され、各ソースがアース電圧
Ｖａｓに共通に接続され、ゲートが上記各入力端子１５
に接続された複数のＮチャネルＭＯＳトランジスタ２６
で構成されている。すなわち、この実施例では電流入力
回路１４は２１！ｉの論理信号をｎ値の電流に変換する
場合のものである。

上記メモリセル１６は、ドレインが上記第１のカレント
ミラー回路１１の負荷回路１３内のトランジスタ２３の
ドレインに接続されたＮチャネルＭＯＳトランジスタ２
７と、ドレインが上記トランジスタ２７のドレインに接
続され、ソースが上記トランジスタ２７のゲートに接続
されたＮチャネルＭＯＳトランジスタ２８とで構成され
ている。そして、上記トランジスタ２７のソースは１本
の行Ｉ！２９に、上記トランジスタ２８のゲートは１本
の列線３０に接続されている。なお、上記トランジスタ
２８はＰチャネルのものを使用することもできる。

上記論理信号発生回路１９は、ドレインが上記第２のカ
レントミラー回路１７の負荷回路１８内の各トランジス
タ２５のドレインに接続され、ソースがアース電圧Ｖｓ
ｓに共通に接続され、かつゲートに上記読出し制御信号
ＲＯが供給される各１ｖＡのＮチャネルＭｏＳトランジ
スタ３１と、ドレインが上記第２のカレントミラー回路
１７の負荷回路１８内の各トランジスタ２５のドレイン
に接続され、ソースがアース電圧Ｖｓｓに共通に接続さ
れ、かつゲートが上位ビットの全ての出力端子２０にそ
れぞれ接続されたＮチャネルＭＯＳトランジスタ３２と
、ソースがＶＤＤに共通に接続され、ドレインが上記第
２のカレントミラー回路１７の負荷回路１８内の各トラ
ンジスタ２５のドレインに接続され、上記メモリセル１
６からのデータ読み出しの際に導通制御され、トランジ
スタ２５と同数のＮチャネルＭ　ＯＳトランジスタ３３
とで構成されている。そして、上記トランジスタ３３が
導通する際に各トランジスタ３３には、トランジスタ２
５に流れる電流を論理１パとすると論理“０．５”に相
当する電流が流れるように素子寸法などが設定されてい
る。また、この実施例では上記論理信号発生回路１９は
ｎ値の電流を２値の論理信号に変換する場合のものであ
る。

このような構成において、データの書込みを行なう場合
には、第１のカレントミラー回路１１の駆動回路１２内
のトランジスタ２２を導通させ、負荷回路１３内のトラ
ンジスタ２４を非導通にする。これにより、入力端子１
５に供給される２！Ｉ論理信号に応じて電流入力回路１
４に流れるｎ値のうちの一つの値の電流Ｉｎがトランジ
スタ２１を通して流れる。

そして、例えばトランジスタ２１と２３のチャネル寸法
が等しく設定されているならば、これと同じ値の電流Ｉ
ｒＬがトランジスタ２３に流れ、メモリセル１６に供給
される。このメモリセル１６では、データの富込み時に
アドレス信号に応じて行線２９がアース電圧に、列線３
０がＶＤＯ電圧に選択的に設定される。すなわち、トラ
ンジスタ２８のゲートが轟電位にされて導通する。ただ
し、この場合にトランジスタ２８はＮチャネルのものを
使用している。すると、トランジスタ２７のソース、ド
レイン間に上記電流ＩｒＬが流れ、トランジスタ２７の
ゲート電圧はドレインとゲートとの接続状態に応じた電
圧に維持される。すなわち、このときのトランジスタ２
７のゲート電圧を■。、閾Ｗ１電圧をＶＴとすると、こ
れらの間には次式が成立する。

１ｒＬ−β（ＶＧ−ＶＴ）２　−　　まただし、βは比
例定数である。すなわち、データの書込みを行なうと、
メモリセル１６には上記１式の関係で与えられる電圧Ｖ
ｏがトランジスタ２７のゲートに蓄積される。この後、
トランジスタ２８を非導通状態にすれば、トランジスタ
２１のゲート電圧はダイナミック的に保持される。

他方、データの読出しを行なう場合には、第１のカレン
トミラー回路１１の駆動回路１２内のトランジスタ２２
を非導通にし、負荷回路１３内のトランジスタ２４を導
通させる。そしてメモリセル１６では行線２９がアース
電圧に設定される。すると、トランジスタ２７のゲート
に蓄積されている電圧によってｎｌｌのうちの一つの値
に対応した前記と等しい電２Ｒ１ｎがトランジスタ２８
及びトランジスタ２３に流れる。このとき、論理信号発
生回路１９では読出し制御信号ＲＯによってトランジス
タ３１が導通にされ、これにより上記電流ＩｒＬに対応
した２値論理信号が発生される。

上記データ読出し時の詳細な動作を、第３図に示すよう
にｎの値が４のときの、すなわち４値論理の記憶回路に
特定した場合を例にして説明する。

なお、第４図はこの第３図回路の出力端子２００゜２０
１で得られる２値論理信号Ｄｏ　、Ｄｔの電圧と、電流
Ｉとの関係を示す特性図である。第４図において、破線
の曲線４１ないし４３はメモリセル１６の論理値“１パ
、“２”、“３”に対応した電流を示すものであり、ま
た実線の曲線４４ないし４７はこれらの曲線４１ないし
４３と論理値“０”の直線に対し、トランジスタ３３に
流れる論理１４　Ｑ　、　５１１に相当する分だけ加え
た論理値゛０”＋“０．５″、′１″＋゛°０．５゛、
“２″＋“０．５”、“３パ＋”０．５”に対応した電
流を示すものであり、さらに実線の曲線４８ないし５０
はトランジスタ３１０゜３１１単独の、トランジスタ３
１０　と３２とを並列接続した場合の静特性をそれぞれ
示したものである。

そして、これらの特性の交点の電圧が信号Ｄｏ　。

Ｄｌとして端子２０．．２０．から出力される。

まず、論理値“０”の記憶データが読出されたとき、信
号Ｄｏは共に２値論理の“し”となる。

論理圃“１”の記憶データが読出されたとき、信号Ｄｏ
は曲線４５と曲ｌ１４８との交点の電圧、すなわち２値
論理の°Ｈ゛°となり、Ｄｌは曲線４５と曲線４９との
交点の電圧、すなわち２値論理の“Ｌ″となる。

論理値゛２”の記憶データが読出されたとき、信号Ｄ１
は曲線４６と曲線４９との交点の電圧、すなわち２値論
理のＨ”となる。このとき、この信号り直によりトラン
ジスタ３２が導通するので、他方の信号Ｄｏは曲線４６
とトランジスタ３１．と３２を並列接続したときの特性
曲線５０との交点の電圧、すなわち２値論理のＬ”とな
る。

論理値“３”の記憶データが読出されたとき、信号Ｄ１
は曲＠４７と曲線４９との交点の電圧、すなわち２ｆＩ
ｉ論理のＨ”となる。このときも、この信＠Ｄｔにより
トランジスタ３２が導通するので、他方の信号Ｄｏは曲
線４８と特性曲線５０との交点の電圧、すなわち２値論
理の“Ｈ”となる。

このようにして上記出力端子２０．．２０．から（ｑら
れた信号Ｄｏ　、Ｄｌはインバータを２段直列接続して
構成され、第５図に示すような特性を有するバッファ回
路に供給してバッファ増幅することにより、２値論理の
“Ｈ′′はよりＶｏｏに近い値に、°“Ｌ″はよりＯ■
に近い値に推移させることができ、より大きな雑音余裕
で確実にデータを出力することができる。

第６図は上記第３図の回路における記憶データと、これ
に対応して出力される２値論理信号Ｄｏ　。

Ｄｌの真理値をまとめて示す図である。

以上説明した４値論理での手法は第１図の実施例回路に
おけるｎ値論理に拡張することができる。

このように、上記実施例によれば、任意のｎ値論理の記
憶回路を構成することができる。しかも、トランジスタ
の形状のみを考慮すればよく任意のｎｉｌに対して設計
及び製造プロセスが簡単であるという利点がある。

上記実施例回路は、雑音余裕が大きく、信頼性が高いこ
と、メモリセルの構成が簡単で占有面積が小さいこと、
アクセス時間が短いなどの利点を持っている。このよう
な利点は以下の説明で明らかになる。

上記第２図の具体的回路をＣＭ　ＯＳプロセス技術によ
り製造する場合に、メモリセル１６内のトランジスタ２
８としてＮチャネルのものを使用したときと、Ｐチャネ
ルのものを使用したときの特性の差を調べた。トランジ
スタ２８をＮチャネルにする場合、メモリセル１６を構
成する際にウェル領域は不要でありセルの占有面積を小
さくすることができるが、雑音余裕が低くなる。

第７図は電源電圧Ｖｏｏ５Ｖに対してＮチャネルまたは
ＰチャネルＭＯＳトランジスタでトランジスタ２８を構
成した場合の各論理値に対する書込み電流１　ｗ　ｓ読
出し電流ＩＲ及びトランジスタ２７のゲート電圧Ｖｏの
関係をまとめて示す図である。

図示するように、ＰチャネルＭＯ３）−ランジスタでト
ランジスタ２８を構成した場合の方が書込み電流１　ｗ
　ｓ読出し電流ＩＲ及びゲート電圧Ｖｏを大きくするこ
とができる。また、トランジスタ２８をＰチャネル、Ｎ
チャネルいずれで構成しても書込み電流１ｗと読出し電
流ＩＲとの値が等しくなり、これが信頼性を高くできる
要素の一つとなっている。

第８図は上記第７図の各場合、すなわち、トランジスタ
２８としてヘチャネルＭ　ＯＳ　トランジスタを用いた
場合と、ＰチャネルＭｏＳトランジスタを用いた場合と
で、それぞれゲート電圧Ｖａを３等分したときと、書込
み、読出し電流Ｉを３等分したときの特性図である。す
なわち、第８図（ａ）はトランジスタ２８としてＮチャ
ネルＭＯＳトランジスタを用いた場合にゲート電圧Ｖｏ
を３等分したときの特性図であり、第８図（ｂ）はトラ
ンジスタ２８としてＮチャネルＭＯＳトランジスタを用
いた場合に書込み、読出し電流Ｉを３等分したときの特
性図であり、さらに第８図（Ｃ）はトランジスタ２８と
してＰチャネルＭＯＳトランジスタを用いた場合にゲー
ト電圧ＶＧを３等分したときの特性図であり、第８図（
ｄ）はトランジスタ２８としてＰチャネルＭｏＳトラン
ジスタを用いた場合に畠込み、読出し電流Ｉを３等分し
たときの特性図である。ＮチャネルＭｏＳトランジスタ
を使用した場合に雑音余裕が小さいのは、トランジスタ
２８がバックゲートバイアス効果によって実質的なＩａ
ｌ値電圧が上昇し、Ｖｏｏよりも小さいあるソース電圧
（トランジスタ２７のゲート電圧ンで非導通状態になる
ためである。

他方、ＰチャネルＭｏＳトランジスタをトランジスタ２
８に使用した場合には上記のようなバックゲートバイア
ス効果なく、ＶＤＤまでＶａを使用することができるの
で、雑音余裕を大きくとることができる。すなわち、書
込み、読出し電流Ｉを３等分したとき、その雑音余裕は
３６゜５μＡと非常に大きくとることができる。

さらに、上記実施例回路では、論理値“Ｏ″、“１″、
“２”、′３″に対するアクセス時間は、最小線幅を５
μｍにした場合、それぞれ０ナノ秒、５０ナノ秒、６８
ナノ秒、２８ナノ秒であった。

また、消費電力は論理値“０”、“１°′、”　２　”
、“３″に対してそれぞれ１７０μｍ＃、４６５μＷ、
７５０μＷ、９００μＷであった。また、最小線幅を１
／ｋにすればアクセス時間は概略１／に２になること、
さらに最適条件を追及することができること、などを考
慮すると、非常に高速で消費電力が少ない優れた性能を
持つ記憶回路を構成することができる。

また、上記実施例回路は通常の２値の０ＭＯ８−ＬＳＩ
技術と全く同じプロセス技術で製造することができる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例回路はＭＯＳトランジスタで構成する場合に
ついて説明したが、これはＭＯＳトランジスタが限らず
バイポーラトランジスタで構成することができることは
もちろんである。

また、上記実施例回路では入力信号並びに出力信号が２
値論理信号である場合について説明したが、これは任意
の多値信号であってもよいことはもちろんであり、使用
する多値信号に応じて電流入力回路１４、論理信号発生
回路１９の構成を変更すればよい。

［発明の効果］ 以上説明したようにこの発明によれば、簡単な回路構成
で大きな雑音余裕度を得ることができ、しかもデータの
書込みと読出しを高速に行なうことができる多値論理記
憶回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例回路の構成を示すブロック
図、第２図は上記実施例回路を具体的に示す回路図、第
３図は上記第２図回路のｎの値を特定し、一部を抜き出
して示す回路図、第４図は上記第３図回路の特性図、第
５図は上記第３図回路で得られる信号をバッファ増幅す
る場合の入出力持性図、第６図は上記第３図回路の出力
信号の真理値を示す図、第７図は上記第３図回路の１込
み、読出し電流並びにゲート電圧をまとめて示す図、第
８図は上記第３図回路を説明するための特性図である。 １１・・・第１のカレントミラー回路、１４・・・電流
入力回路、１６・・・メモリセル、１７・・・第２のカ
レントミラー回路、１９・・・論理信号発生回路、２１
．２２．２３．２４゜２５、３３・・・ＰチャネルＭＯ
３トランジスタ、２６．２７゜２８、３１．３２・・・
ＮチャネルＭＯＳトランジスタ、２９００９行線、３０
・・・列線。 出願人代理人　弁理士　鈴江武彦 第１図 囮　　第３図 Ｄｏ、Ｄｌ 第４図 一人力　　　　ｖｏ。 第５図 第６図 第７図 （ａ） 第８図 （ｂ） （ｄ）

Claims (1)

1. 【特許請求の範囲】 １、駆動回路及び負荷回路を有する第１のカレントミラ
   ー回路と、上記第１のカレントミラー回路の駆動回路側
   にｎ通りの値の電流を流す電流入力手段と、上記第１の
   カレントミラー回路の負荷回路側に接続され、この負荷
   回路側に流れる電流に応じた値の電圧を記憶するメモリ
   セルと、駆動回路及び負荷回路を有し上記メモリセルに
   記憶された電圧に応じた電流が駆動回路側に流れる第２
   のカレントミラー回路と、上記第２のカレントミラー回
   路の負荷回路側に接続され、この負荷回路側に流れる電
   流の値に応じて論理信号を発生する論理信号発生手段と
   を具備したことを特徴とする多値論理記憶回路。 ２、前記第１のカレントミラー回路の負荷回路が前記第
   ２のカレントミラー回路の駆動回路を兼ねている特許請
   求の範囲第１項に記載の多値論理記憶回路。 ３、前記メモリセルは、前記第１のカレントミラー回路
   の負荷回路側にソース、ドレイン間が挿入された第１の
   ＭＯＳトランジスタと、上記第１のＭＯＳトランジスタ
   のゲート、ドレイン間にソース、ドレイン間が挿入され
   データの書込み時にのみ導通制御される第２のＭＯＳト
   ランジスタとを具備し、第１のＭＯＳトランジスタのゲ
   ートに前記第１のカレントミラー回路の負荷回路側に流
   れる電流に応じた値の電圧を記憶するように構成されて
   いる特許請求の範囲第１項に記載の多値論理記憶回路。 ４、前記第２のカレントミラー回路の負荷回路側にはそ
   れぞれ一端が電源に接続されたＮ個（Ｎ＝ｌ＿０ｇ＿２
   ｎ）の負荷素子が並列に設けられており、これらＮ個の
   負荷素子の各他端は各ビット信号の出力端子に接続され
   ており、前記論理信号発生手段は上記第２のカレントミ
   ラー回路のＮ個の各負荷素子の他端にソース、ドレイン
   間の一端が接続され論理信号変換時に導通制御される各
   １個のＭＯＳトランジスタと、上記Ｎ個の各負荷素子の
   うち対応するものの他端にソース、ドレイン間の一端が
   共通に接続されゲートがそのビットよりも上位の全ての
   ビットの出力端子にそれぞれ接続されたＭＯＳトランジ
   スタとから構成されている特許請求の範囲第１項に記載
   の多値論理記憶回路。 ５、前記論理信号発生手段には、前記第２のカレントミ
   ラー回路のＮ個の各負荷素子に流れる電流に論理値で換
   算して０．５に対応する電流を各負荷素子に付加する手
   段が設けられている特許請求の範囲第４項に記載の多値
   論理記憶回路。