JP3252306B2

JP3252306B2 - 半導体不揮発性記憶装置

Info

Publication number: JP3252306B2
Application number: JP19818093A
Authority: JP
Inventors: 利広田中; 正高加藤; 敏夫佐々木; 均久米; 博昭小谷; 和則古沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-08-10
Filing date: 1993-08-10
Publication date: 2002-02-04
Anticipated expiration: 2017-02-04
Also published as: TW318929B; CN1087474C; TW337018B; KR950006865A; JPH0757482A; KR100322824B1; US5446690A; CN1100553A; CN1118069C; CN1221957A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電気的書き換え機能を備
えた半導体不揮発性記憶装置に関わり、特に書き換え時
に行なう繰り返し書き込み動作の継続、停止を記憶装置
内部で自動的に判定制御できるようにして、書き換え動
作と読み出し動作の高速化およびその装置の小型化を可
能とした半導体不揮発性記憶装置に関する。

【０００２】

【従来の技術】従来、不揮発性半導体記憶素子（メモリ
セル）をアレイ状に配置し、メモリセル群のコントロー
ルゲート共通線すなわち同一ワード線に接続する該メモ
リセル群（以下、セクタという）の電気的書き換え（電
気的消去、電気的書込み）を行なう半導体不揮発性記憶
装置において、該メモリセル群のドレイン共通線すなわ
ち同一データ線毎に一括同時電気的書き換え機能を備え
た半導体不揮発性記憶装置としては、Symposium on VLS
I Circuits Digest of Technical Papers pp20-21 1992
にＮＡＮＤ−ＥＥＰＲＯＭ方式の書き換え回路構成が提
案されている。図２２、図２３、図２４は上記従来例を
説明するものである。

【０００３】図２２に示す従来のＮＡＮＤ−ＥＥＰＲＯ
Ｍの書き換え回路構成は、一つのリード・ライト回路を
中心にオープンビットライン構成で接続され、各々のビ
ット線毎にベリファイ回路が接続されている。言い替え
れば、ビット線毎に２セットのベリファイ回路とリード
・ライト回路がオープンビットライン構成で接続されて
いる。図２２および図２３に示したものは、例えば、書
き換え対象ビット線ＢＬａｉに対して、ビット線ＢＬａ
ｉをダミービット線としたものである。リード・ライト
回路は読み出し動作時にはフリップフロップの特性を持
つセンスアンプとして動作し、また、書込み動作にはデ
ータラッチ回路として動作する回路である。半導体不揮
発性記憶装置内部へのデータ情報の取り入れ動作は、複
数のバイトデータを連続（ページ動作）で取り入れ、リ
ード・ライト回路にそのデータ情報をラッチする動作を
いう。メモリセルは、同時に書込みを行なうセル毎に、
同じコントロールゲート線（ＣＧ）、すなわちワード線
に接続されている。

【０００４】ＮＡＮＤ−ＥＥＰＲＯＭ方式における書込
みは、メモリセルのしきい値が消去動作によって低い状
態（負のしきい値）から、一部のメモリセルを選択的に
しきい値を高く（正のしきい値）する動作である。書込
み時には、選択されたワード線にＶｐｐ１８Ｖを、非選
択のワード線にＶｍ１０Ｖを印加する。データ線電圧は
リード・ライト回路の電源電圧ＶｒｗをＶｃｃ（３Ｖ）
からＶｍｂ８Ｖに昇圧されるが、“１”プログラミング
（書込み状態）では入力データの電圧Ｖｓｓのままメモ
リセルのドレインに０Ｖが印加される。この時、メモリ
セルのコントロールゲートとチャネル間に大きな電位差
が生じ、FowlerーNordheimトンネル現象により電子が注
入され、メモリセルのしきい値が高くなる。一方、
“０”プログラミング（消去状態維持）では入力データ
の電圧がＶｃｃからＶｍｂ８Ｖに昇圧されメモリセルの
ドレインに印加される。この場合、メモリセルのコント
ロールゲートとチャネル間に高い電位が生じないため、
メモリセルのしきい値は消去状態のままの低い値を維持
する。

【０００５】上記書込み終了後、メモリセルの状態読み
出し（書き込みベリファイ）が行なわれる。書込みベリ
ファイ動作時の信号タイミング波形図を図２３に示す。
今、メモリセルアレイ（ａ）側のセルが選択されていれ
ば、ビット線ＢＬａｉの電位はφｐａによりＶａ電圧＝
（３／５）Ｖｃｃすなわち１．８Ｖまでプリチャージさ
れる。一方、ビット線ＢＬｂｉのダミービット線の電位
はφｐｂによりＶｂ＝（１／２）Ｖｃｃすなわち１．５
Ｖまでプリチャージされる（ｔ１〜ｔ２）。

【０００６】ビット線プリチャージ後、選択ワード線
（ＣＧ）電位は書込みベリファイ電圧０．６Ｖまで降圧
され、非選択のワード線（ＣＧ）にはＶｃｃが供給され
る。もし、選択されたメモリセルのしきい値が０．６Ｖ
以下の場合、選択されたメモリセルに電流が流れ、ビッ
ト線の電圧は１．５Ｖ以下となる。一方、メモリセルの
しきい値が０．６Ｖより大きい時には電流は流れず、ビ
ット線の電圧はプリチャージ電圧の１．８Ｖに保たれる
（ｔ２〜ｔ３）。

【０００７】その後、全てのワード線（ＣＧ）が０Ｖの
非選択状態に入るとベリファイ回路信号φａｖは活性化
状態（Ｖｃｃ）に入る。もし、リード・ライト回路のラ
ッチデータが“１”（電圧値０Ｖ）の時は、ＭＯＳトラ
ンジスタＴ１がＯＦＦになり、ビット線ＢＬａｉの電圧
はφａｖが活性化状態に入る前のレベルに保たれる。一
方、ラッチデータが“０”（電圧値Ｖｃｃ）の時には、
ＭＯＳトランジスタＴ１がＯＮとなり、ビット線ＢＬａ
ｉの電圧は１．５Ｖ以上となる（ｔ３〜ｔ４）。

【０００８】ベリファイ回路信号φａｖがロウ（Ｖｓ
ｓ）になるとリード・ライト回路はイコライズ状態（φ
ｐ：ハイ、φｎ：ロウ、φｅ：ハイ）になり、その後、
ベリファイ回路信号φａ、φｂの活性化によりセンスア
ンプとして動作する（ｔ４〜）。

【０００９】ビット線ＢＬａｉの電圧はオープンビット
ライン方式で読み出され、その書込み後の読み出し（書
込みベリファイ）データは、リード・ライト回路のラッ
チデータに再プログラムし直される。プログラムデータ
と再プログラムデータおよびメモリセルのデータとの関
係を図２４に示す。今、あるメモリセルを“１”（ラッ
チデータ電圧０Ｖ）プログラミングし、書込みベリファ
イ動作でそのメモリセルのしきい値電圧が０．６Ｖより
高い値に達した時は、メモリセルの過剰書込みを防ぐた
めに、ラッチデータ電圧はＶｃｃすなわち“０”プログ
ラミングされる。

【００１０】

【発明が解決しようとする課題】上記従来技術では、上
述したような電気的書き換え動作アルゴリズムは、繰り
返し行なわれる書込み動作、書込みベリファイ動作は書
き換えセクタのビット毎に制御を行なっている。しか
し、書込みを選択した全てのビットが書込みを終了した
か否かの検出判定を行なっていないため繰り返し行なわ
れる書込み動作、書込みベリファイ動作の停止を判定す
ることはできない。このため、従来は、タイマーなどを
使って停止を制御している。このような、書込み終了の
検出判定動作を行なわず、タイマー等で書込み動作、書
込みベリファイ動作を停止するようにした制御方式で
は、一般に、書き込み時のタイマーの設定時間は書き換
え耐性を考慮して充分な時間を設定する必要がある。一
方、タイマーに充分な時間を設定した場合には、特にメ
モリセルのドレイン電圧は８Ｖ、あるいはメモリセルの
コントロールゲート（ワード）電圧は１８Ｖなど、高電
圧を用いているため、書込みディスターブ耐性が問題と
なる。

【００１１】また、書込み終了の検出判定動作を半導体
不揮発性記憶装置の外部にあるシステム（例えば、スチ
ールカメラ、小型録音機、ポケットコンピュータなどの
携帯用システム）内のＣＰＵに実行させる場合には、半
導体不揮発性記憶装置とシステムとのバスを切り離さず
に行なう必要があるため煩雑であり、また、その間ＣＰ
Ｕが半導体不揮発性記憶装置の書き換え制御に占有され
てしまうという問題がある。本発明の第１の目的は、上
記問題点を解消し、半導体不揮発性記憶装置と使用され
るシステムとのバスを切り離したままセクタ情報の電気
的書き換えを実施することが容易な半導体不揮発性記憶
装置を提案することである。

【００１２】また、上記従来技術のＮＡＮＤ−ＥＥＰＲ
ＯＭの書き込み動作のメモリセルしきい値と書込みドレ
イン電圧の定義は、図１９のａに示すように「（１）書
込みメモリセルしきい値を消去後の低い状態から選択的
に一部のメモリセルのしきい値を高く、かつ、（２）書
込み選択のドレイン線には０Ｖを、非選択のドレイン線
には正電圧を印加する」というものである。この定義で
は上記従来技術の手法であるベリファイ方式が使用でき
る。しかし、図１９のｂに示すような「（１）書込みメ
モリセルしきい値を消去後の高い状態から選択的に一部
のメモリセルのしきい値を低く、（２）書込み選択のド
レイン線には正電圧を、非選択ドレイン電圧に０Ｖを印
加する」とする書き込み動作の定義では上記従来技術の
ベリファイ方式で書込みの継続、停止を制御することが
不可能である。

【００１３】以下に、図２０を用いてその理由を具体的
に説明する。今、データ線ｂ１およびｂ２に接続されて
いるメモリセルが書込みの対象であり、書込み後の書込
みベリファイ時において、データ線ｂ３およびｂ４に接
続されているメモリセルのしきい値が低い状態と仮定す
る。言い替えれば、データ線ｂ２は書込みベリファイ後
しきい値が高いのでさらに継続的に書込みを繰り返し、
また、データ線ｂ４はその書込みで所望のしきい値まで
下がり、次からの書込み動作を停止する。

【００１４】ベリファイ方式では、センスアンプ回路の
ラッチデータに無関係に全データ線をプリチャージし、
ワード線選択後、しきい値の低いメモリセルに接続され
ているデータ線ｂ３およびｂ４に電流が流れ、データ線
電位が０Ｖとなる。その後行なわれるデータ書き換えに
よりデータ線の電位は、センスアンプ回路の初期書き込
みデータによりデータ線ｂ２およびｂ４、プリチャージ
電位を保つデータ線ｂ１が３Ｖとなる。したがって、初
期の書込みデータに対してそのままデータを継続したい
データ線ｂ２と、しきい値の低い状態を維持したいデー
タ線ｂ３は問題ないが、書き換えを停止したいデータ線
ｂ４と、初期書込みデータ０Ｖを保持したいデータ線ｂ
１においては、再書込みデータが異なるため、ベリファ
イ方式の書き換えは利用できない。

【００１５】したがって、本発明の第２の目的は、半導
体不揮発性記憶素子（メモリセル）の書き込み動作の定
義が書込みしきい値を消去後の高い状態から選択的に一
部のメモリセルのしきい値を低くし、書込み非選択のド
レイン線電圧を０Ｖとする場合の半導体不揮発性記憶装
置において、繰り返し行なわれる書込みの継続、停止を
データ線毎に判定し、書込み対象の全てのデータ線に接
続されている選択メモリセルに書込みが完了した時の書
込みの停止制御を提案することである。

【００１６】

【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体不揮発性記憶装置において、各デ
ータ線毎にメモリセル状態検出回路を設け、書き込み動
作、書き込みベリファイ動作時に関連するメモリセルの
書き込み状態を検出し、その結果によって、書き換え時
に繰り返し行われる書き込み動作の継続、停止を制御す
るようにした点を特徴としている。さらに、データ線毎
にプリチャージ制御回路、センスアンプ回路が設けられ
ている。

【００１７】

【作用】本発明は、上述したように、メモリセルアレイ
において、データ線毎にメモリセル状態検出回路を設け
た構成によって、それが使われるシステム中のＣＰＵか
らの制御は書き換え開始のわずかな時間だけでよく、そ
の後の書き換え（書き込み動作の継続、停止などの制御
を含めて）は、半導体不揮発性記憶装置内部だけで自動
的に行なわれるため、ＣＰＵの負担は著しく低減され
る。さらに、プリチャージ方式を用いると、書込みを行
なうデータ線のみがプリチャージ対象となり、最終デー
タラッチ内のデータは必ず０Ｖになる。したがって、従
来の技術であるベリファイ方式と比較して消費電流の点
で有利になる。

【００１８】

【実施例】図１は、本発明の一実施例によるフラッシュ
メモリ（電気的に一括消去可能な不揮発性メモリ）であ
るところの半導体不揮発性記憶装置を有する半導体集積
回路を示す回路ブロックである。図１に示された実施例
は、データ線毎にメモリセル状態検出回路ＡＬＬＣを設
けたことを特徴としている。該メモリセル状態検出回路
ＡＬＬＣによって、書き換え処理時において、繰り返し
行なわれる書込み動作をさらに継続するかまたは停止す
るかをデータ線毎に判定し、書込み対象の全てのデータ
線に接続されている選択メモリセルに書込みが完了した
時に書込み動作を停止するようにしている。一方、繰り
返し行われる消去動作は全てのデータ線に接続されてい
るメモリセルが消去しきい値に達するまで続けられ、該
メモリセル状態検出回路ＡＬＬＣによって全てのメモリ
セルが消去しきい値に達したと判定されたとき消去動作
は停止される。

【００１９】図１の実施例をさらに詳細に説明する。同
図において、不揮発性メモリセルのトランジスタＭ１、
Ｍ２、Ｍ４、Ｍ５は、公知のフラッシュメモリセル（電
気的に一括消去可能な不揮発性メモリセル）である。メ
モリセルＭ１、Ｍ４のコントロールゲート（制御ゲー
ト）電極はワード線Ｗ１に接続され、メモリセルＭ２、
Ｍ５のコントロールゲート（制御ゲート）電極はワード
線Ｗ２に接続されている。さらにワード線Ｗ１、Ｗ２は
行デコーダＸＤＣＲに接続されている。また、メモリセ
ルＭ１、Ｍ２のドレイン電極は、データ線Ｄ１に接続さ
れ、メモリセルＭ４、Ｍ５のドレイン電極は、データ線
Ｄ２に接続されている。そしてデータ線Ｄ１、Ｄ２毎に
プリチャージを制御するプリチャージ制御回路ＰＣＣ、
センス機能と書込みデータのデータラッチ機能、言い替
えると、書込みドレイン電圧設定機能とを兼用するセン
スアンプ回路ＳＡＣ、およびメモリセルの状態をデータ
線同時に判定するメモリセル状態検出回路ＡＬＬＣに接
続され、さらに列ゲートＱ４、Ｑ５に接続されている。
また、各々のデータ線Ｄ１、２は、それぞれデータ線デ
ィスチャージＭＯＳＦＥＴＱ１、Ｑ２に接続されてい
る。メモリセルＭ１〜Ｍ５のソース電極は、共通ソース
線Ｓに接続され接地（接地電位Ｖｓｓ）されている。

【００２０】本発明における半導体不揮発性記憶装置内
部の電気的書き換え動作は、以下の通りである。メモリ
セル状態検出回路ＡＬＬＣによるメモリセル状態検出動
作判定後、データ線毎に接続されているセンスアンプ回
路ＳＡＣのデータラッチの情報が、一つでも書込みを指
定している状態である場合には、再び書込み動作を繰り
返す。また、メモリセル状態検出動作判定で、センスア
ンプ回路ＳＡＣのデータラッチの情報が、全て書込み非
選択状態である場合には、その検出判定動作終了後、繰
り返し行なわれていた書込み動作を終了させる。

【００２１】本発明の上記第１の目的は上記構成によっ
て達成される。すなわち、各データ線毎に設けられたメ
モリセル状態検出回路ＡＬＬＣによって、書き換え動作
中の繰り返し行なわれる書込み動作の継続、停止を判定
し、書込み対象の全てのデータ線に接続されている選択
メモリセルに書込みが完了した時の書込みの停止するよ
うにしている。

【００２２】メモリセル状態検出回路ＡＬＬＣはデータ
線毎に書込み状態検出回路がすくなくとも一つのＭＯＳ
ＦＥＴで構成され、センスアンプ回路ＳＡＣからの出力
がそのＭＯＳＦＥＴのゲート入力に接続されていればよ
い。したがって、状態検出動作判定後少なくとも一つの
データ線にセンスアンプ回路ＳＡＣのデータラッチが書
込みを指定している状態である場合には再び書込み動作
を繰り返し、また状態検出動作判定で全てのセンスアン
プ回路のデータラッチが書込み非選択状態である場合に
は、その検出判定動作後繰り返し行なわれていた書込み
動作を終了させる。

【００２３】メモリセル状態検出回路ＡＬＬＣを構成す
るＭＯＳＦＥＴは、メモリセルと同じ不揮発性半導体メ
モリセルであってもよい。この場合、欠陥メモリセルに
接続されたデータ線に対応する該不揮発性半導体メモリ
セルのしきい値をプログラム可能にし、該データ線に接
続されたセンスアンプ回路ＳＡＣのデータラッチ情報を
判定の対象から外すことができる。

【００２４】また、メモリセルの書き込み動作の定義を
図１９のｂに示すように「（１）書込みしきい値を消去
後の高い状態から選択的に低い状態、（２）書込み非選
択のドレイン線には０Ｖを印加」とする場合、書込み継
続、停止をデータ線毎に同時制御を行なうには、センス
アンプ回路ＳＡＣのラッチデータを利用し、書込みを行
なうデータ線のみを選択的にプリチャージを行なうプリ
チャージ方式を用いればよい。

【００２５】図２１にその関係を示す。今、データ線ｂ
２およびｂ４に接続されているメモリセルが書込みの対
象であり、書込み後の書込みベリファイ時において、デ
ータ線ｂ３およびｂ４に接続されているメモリセルのし
きい値が低い状態と仮定する。言い替えれば、データ線
ｂ２は書込みベリファイ後しきい値が高いので継続的に
書込みを繰り返し、また、データ線ｂ４はその書込みで
所望のしきい値まで下がり、次からの書込み動作を停止
する。プリチャージ方式では、センスアンプ回路のラッ
チデータの情報で書込みを指定しているデータ線ｂ２お
よびｂ４のみをプリチャージの対象データ線とする。書
込みベリファイ電圧がワード線に供給された後、データ
線の電圧はｂ１、ｂ３、ｂ４が０Ｖとなり、データ線ｂ
２のみが３Ｖである。そのデータ線の電位情報をラッチ
データの再書込みとすることにより、書込み動作の停止
（ｂ１、ｂ３、ｂ４）および書込み動作の継続（ｂ２）
を制御する。

【００２６】図１中のプリチャージ制御回路ＰＣＣは、
少なくともプリチャージ信号をゲート入力とするＭＯＳ
ＦＥＴと該センスアンプ回路ＳＡＣ内部の端子信号をゲ
ート入力とするＭＯＳＦＥＴ等から構成される。

【００２７】図２には、本発明の一実施例の半導体不揮
発性記憶装置の回路図が示されている。同図の各回路素
子は、特に制限されないが、公知のＣＭＯＳ（相補型Ｍ
ＯＳ）集積回路の製造技術により、１個の単結晶シリコ
ンのような半導体基板上において形成されたものであっ
てもよい。また、特に制限されないが、本集積回路は単
結晶ｐ型シリコンからなる半導体基板上に形成されたも
のであってもよい。ｎチャネルＭＯＳＦＥＴは、かかる
半導体基板表面に形成されたソース領域、ドレイン領域
およびソース領域とドレイン領域との間の半導体基板上
に薄い厚さのゲート絶縁膜を介して形成されたポリシリ
コン等からなるゲート電極によって構成される。ｐチャ
ネルＭＯＳＦＥＴは、上記半導体基板表面に形成された
ｎ型ウェル領域に形成される。これによって半導体基板
はその上に形成された複数のｎチャネルＭＯＳＦＥＴの
共通の基板ゲートを構成し、回路の接地電位が供給され
る。ｐチャネルＭＯＳＦＥＴの共通の基板ゲート、すな
わちｎ型ウェル領域は電源電圧Ｖｃｃに接続される。あ
るいは、高電圧回路であれば内部発生高電圧等に接続さ
れる。また、集積回路は単結晶ｎ型シリコンからなる半
導体基板上に形成したものであってもよい。この場合ｎ
チャネルＭＯＳＦＥＴはｐ型ウェル領域に形成される。

【００２８】また、特に制限されないが、この実施例の
半導体不揮発性記憶装置は、外部端子から供給される行
アドレス信号ＡＸ、列アドレス信号ＡＹを受けるアドレ
スバッファ回路ＸＡＤＢ、ＹＡＤＢを通して形成された
相補アドレス信号が行アドレスデコーダＸＤＣＲ、列ア
ドレスデコーダＹＤＣＲに供給されるようになってい
る。

【００２９】図３にアドレスバッファ回路ＡＤＢ（ＸＡ
ＤＢ、ＹＡＤＢ）の一実施例を示す。特に制限されない
が、上記行、列アドレスバッファ回路ＸＡＤＢ、ＹＡＤ
Ｂは装置内部の選択信号／ＣＥ（chip enable信号）に
より活性化され、外部端子からのアドレス信号Ａxを取
り込み、外部端子から供給されたアドレス信号と同相の
内部アドレス信号ａxおよび逆相のアドレス信号／ａxと
からなる相補アドレス信号を形成する。なお、本明細書
中における「／」は相補信号を表している。図２におい
て、行アドレスデコーダＸＤＣＲは、行アドレスバッフ
ァ回路ＸＡＤＢの相補アドレス信号に従ったメモリアレ
イのワード線Ｗｉの選択信号を形成し、同様に列アドレ
スデコーダＹＤＣＲは、列アドレスバッファ回路ＹＡＤ
Ｂの相補アドレス信号に従ったメモリアレイのデータ線
Ｄｉの選択信号を形成する。

【００３０】また、特に制限するものではないが、本装
置におけるアドレス入力信号はワード線系アドレス信号
のみであってもよい。その場合、データ線系アドレス信
号は装置内部で発生し、選択されたワード線に接続され
ているメモリセル群のデータを連続的に扱うようにすれ
ばよい。同一ワード線に接続されているメモリセルのバ
イト数を例えば５１２バイトあるいは２５６バイトと
し、その単位をセクタとして定義する。この場合、連続
して扱うデータ単位をセクタ単位としてもよい。図３の
アドレスバッファ回路ＡＤＢにおいて、ワード線系アド
レスバッファ回路ＸＡＤＢには、少なくとも外部からの
信号Ａxの受付と、その信号を内部信号ALTCH、／ALTCH
によりラッチする機能が必要である。データ線系アドレ
スバッファ回路ＹＡＤＢには、少なくとも内部発生信号
Ａxiを受け相補アドレス信号ａx、／ａxを出力する必要
がある。

【００３１】上記内部発生信号Ａxiは、図４に示す内部
アドレス自動発生回路などによって発生される。図４に
示した回路は、発振回路と複数のバイナリーカウンタＢ
Ｃから構成されている。すなわち、内部発振回路起動信
号／ＯＳＣを受け、内部発振回路を発振させ、その発振
周期信号をバイナリーカウンタＢＣで受け、各々のバイ
ナリーカウンタＢＣの出力をデータ線系アドレス信号Ａ
1i〜Ａxiとして発生させるようにしている。

【００３２】図２において、特に制限されるものではな
いが、メモリセルの選択は、例えば、８ビットあるいは
１６ビットの単位で書き込み、読み出しを行なうため、
行アドレスデコーダＸＤＣＲと列アドレスデコーダＹＤ
ＣＲにより、メモリセルは８個あるいは１６個が選択さ
れる。一つのデータブロックのメモリセルは、ワード線
方向（行方向）にｎ個、データ線方向（列方向）にｍ個
とした。言い替えると、メモリアレイはｎ×ｍ個のメモ
リセル群のデータブロックが８個あるいは１６個設けら
れる。

【００３３】図２のメモリアレイは、コントロールゲー
ト（制御ゲート）とフローティングゲート（浮遊ゲー
ト）を有するスタックドゲート構造のメモリセルＭＯＳ
ＦＥＴＭ１〜Ｍ９と、ワード線Ｗ１〜Ｗｎおよびデータ
線Ｄ１〜Ｄｍ、および共通ソース線ＣＳとにより構成さ
れている。共通ソース線ＣＳは、接地電位Ｖｓｓに接続
されている。同図のメモリアレイにおいて、同一の行に
配置されたメモリセル、例えばＭ１、Ｍ４、Ｍ７の制御
ゲートは同一のワード線Ｗ１に接続され、同一の列に配
置されたメモリセル、例えばＭ１、Ｍ２、Ｍ３のドレイ
ンは同一のデータ線Ｄ１に接続されている。

【００３４】図２のデータ線Ｄ１〜Ｄｍは、データ線毎
にプリチャージを制御するプリチャージ制御回路ＰＣ
Ｃ、センス機能と書込みデータのデータラッチ機能、言
い替えると書込みドレイン電圧設定機能とを兼用するセ
ンスアンプ回路ＳＡＣ、およびメモリセルの状態をデー
タ線同時に判定するメモリセル状態検出回路ＡＬＬＣに
接続され、さらに列ゲートＱ４、Ｑ５、Ｑ６に接続され
ている。また、各々のデータ線は、データ線ディスチャ
ージＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３にも接続されてい
る。上記アドレスデコーダＹＤＣＲによって形成された
選択信号を受ける列選択スイッチＭＯＳＦＥＴＱ４、Ｑ
５、Ｑ６を介して共通データ線ＣＤに接続される。さら
に、共通データ線ＣＤは、書き込み時オンとなる内部発
生書き込み制御信号ｗｅを受けるＭＯＳＦＥＴＱ８、外
部端子Ｉ／Ｏから入力される書き込み信号を受ける書き
込み用データ入力バッファＤＩＢを介して外部端子Ｉ／
Ｏに接続される。また、共通データ線ＣＤは、読み出し
時にオンとなる内部発生読み出し制御信号ｓｅを受ける
スイッチＭＯＳＦＥＴＱ７、読み出し用データ出力バッ
ファＤＯＢを介して外部端子Ｉ／Ｏに接続される。

【００３５】図５に入力バッファ回路ＤＩＢおよび出力
バッファ回路ＤＯＢの内部構成の一実施例を示す。入力
バッファ回路ＤＩＢは、内部信号ｗｅとその信号の反転
信号／ｗｅの活性化により、外部端子Ｉ／Ｏからのデー
タを受け入れるバッファである。データラッチ機能を持
つセンスアンプ回路ＳＡＣへのデータ転送には、上記で
述べた列ゲートＱ４、Ｑ５、Ｑ６をアドレスに応じて選
択する。出力バッファ回路ＤＯＢは、上記で述べた内部
信号ｓｅおよび後で述べる外部端子output enable信号
などから内部信号ｏｅおよび／ｏｅを活性化することに
より読み出し時に外部端子Ｉ／Ｏへデータを出力するバ
ッファである。回路構成として、内部信号ｓｅをゲート
入力とするパスゲート後に電圧変換機能を持たしてい
る。これはパスゲートによるしきい値降下を補償するた
めである。

【００３６】図２におけるタイミング制御回路ＣＯＮＴ
は、特に制限されないが、外部端子／ＣＥ、／ＯＥ、／
ＷＥ、ＳＣ、ＲＤＹ／ＢＳＹなどに供給されるchip ena
ble信号、output enable信号、write enable信号、seri
al control信号、ready/busy信号などに応じて、内部制
御信号ce、se、we、oe、DDC、PG、DG、/R0、/P0、/R1、
/P1などのタイミング信号、および行アドレスデコーダ
ＸＤＣＲと列アドレスデコーダＹＤＣＲなどを選択的に
供給するワード線供給電圧Ｖword、データ線供給電圧Ｖ
yg、センスアンプ回路ｐＭＯＳ電源電圧Ｖcd、ｎＭＯＳ
電源電圧Ｖsdなどの内部電源電圧を電源電圧Ｖｃｃから
内部昇圧および内部降圧にて発生する。また、上記各電
源電圧は外部から供給されるようにしてもよい。

【００３７】また、特に制限はないが、読み出し動作、
書き換え動作（消去動作および書込み動作）などの動作
モードには、上記外部信号／ＣＥ、／ＷＥの活性化と外
部端子Ｉ／Ｏのデータ、例えば読み出し動作００Ｈ、消
去動作２０Ｈ、書込み動作１０Ｈなどによるコマンド入
力により各動作モードとなり、図２中のタイミング制御
回路ＣＯＮＴで各動作に必要な内部信号を発生する。特
に、セクタ書き換えを行なう動作に対しては、書き換え
コマンド、書き換えセクタアドレス、セクタ情報（デー
タ）などを外部端子から装置内部に取り入れる。また、
書き換え動作中であるか、書き換え動作が終了したか、
消去動作中か否か、書込み動作中か否かをステータスレ
ジスタの情報(ポーリング)またはready/busy信号などに
より外部から知ることを可能とする。セクタの連続的な
読み出し動作および上記セクタデータの受付けなどにお
いては、外部端子ＳＣからの信号に同期させて出力およ
び入力させるようにしてもよい。

【００３８】上記メモリセルは、特に制限されるもので
はないが、ＥＰＲＯＭ（Erasable Programmable Read O
nly Memory）のメモリセルと類似の構成のものでよい。
ただし、その書き換え動作が浮遊ゲートと基板、データ
線に結合されるドレイン間、あるいはソース線に結合さ
れるソース間のトンネル現象またはコントロールゲート
とドレインに高電圧を印加するホトエレクトロン注入を
利用して電気的に行なわれる点が、従来の紫外線を用い
たＥＰＲＯＭの書き換え方法と異なっている。以下、図
１９のｂに示すように、メモリセルのしきい値を熱平衡
状態より高くする動作を消去動作、また熱平衡状態程度
にしきい値を下げることを書込み動作と定義する。書込
みを行なわない非選択（消去動作後のしきい値を保持）
のメモリセルのドレイン電圧を接地電位Ｖｓｓ（＝０
Ｖ）とする。

【００３９】消去動作は、メモリセル群の共通ゲートす
なわちワード線に接続するメモリセル群（セクタ）のし
きい値を熱平衡状態より高くする動作であり、ワード線
に選択的に高電圧を印加する。その場合、基板の電位を
負の電位にすることによってワード線に印加する高電圧
を基板の電位分だけ低減することができる。この時、ド
レイン端子、ソース端子およびチャネル電位は接地電位
Ｖｓｓ、または装置内部の最大電圧を下げるためにメモ
リセルをｐ型ウェル領域に形成し、ｐ型ウェル領域に負
電圧電位を供給する。消去されたメモリセルは、その浮
遊ゲートに電子が蓄積され、読み出し時にワード線およ
びドレイン線を選択してもメモリセル電流は流れない
（“０”状態）。

【００４０】書込みデータを装置内へ取り入れる時に
は、上記内部信号／ceおよびweなどが活性化される。入
力バッファ回路ＤＩＢおよび列アドレスデコーダＹＤＣ
Ｒが動作し、外部端子Ｉ／Ｏからのデータが所定のワー
ド線の複数のメモリセル（セクタ）情報として連続的に
センスアンプ回路ＳＡＣに書き込まれる。また、センス
アンプ回路ＳＡＣにデータを一時保管し、装置の外部か
ら必要なメモリセルの情報のみを書き換えるようにした
部分書き換えも可能である。

【００４１】書込み動作時には、センスアンプ回路ＳＡ
Ｃに取り入れられたデータを利用して書込みを行なう。
書込みを行なうメモリセルに対応するセンスアンプ回路
ＳＡＣのデータは正電圧を保持し、書込みを行なわない
センスアンプ回路ＳＡＣのデータは接地電位Ｖｓｓであ
る。書込みを行なうセクタに対応するワード線電位を選
択的に負電圧に設定し、ドレイン端子間との電位差で選
択的にトンネル現象を起こさせ、浮遊ゲートに蓄積され
た電子をドレイン側に引き抜くことによって書込み動作
が行なわれる（“１”状態）。

【００４２】読み出し時には、選択されたワード線電位
が電源電圧Ｖｃｃとなり、データ線電位には、弱い書き
込みが起こらないように１Ｖ程度の低電圧をプリチャー
ジ制御回路ＰＣＣより供給され、センスアンプ回路ＳＡ
Ｃでメモリセル情報の読み出しを行なう。消去された
“０”状態のメモリセルは、その浮遊ゲートに電子が蓄
積され、しきい値電圧は高くなり、読み出し時にワード
線Ｗを選択してもドレイン電流は流れないため、１Ｖを
保持している。電子の注入が行なわれていない“１”状
態のメモリセルのしきい値電圧は低く、ワード線Ｗを選
択すると電流が流れ、データ線電位はプリチャージ電位
１Ｖより低くなる。データ線電位をセンスアンプＳＡＣ
で受け“０”、“１”を判定し、列選択スイッチＭＯＳ
ＦＥＴＱ４、Ｑ５、Ｑ６を介して共通データ線ＣＤを通
り、データ出力回路ＤＯＢを通り外部端子Ｉ／Ｏに出力
される。

【００４３】フラッシュメモリにおいては、誤読み出し
の原因となるメモリセルのしきい値が、負の電圧になら
ないように精度よく制御しなければならない。そのた
め、書込み動作における書込みを何回かに分割し、書込
みが行なわれる毎に読出しを行ない、メモリセルのしき
い値が書込みしきい値に達しているかを確認（書込みベ
イファイ）し、十分でなければ、再び書込みを繰り返
す。上述した書込みベリファイ時のワード線には、通常
の読み出し時に用いられる電圧より低い電圧を印加す
る。このことにより、メモリセルの群（セクタ）内のし
きい値の分布は、その分布の上限値を制御している。こ
の書込みベリファイ時のワード線電位は、メモリセル群
の全てのメモリセルのしきい値が、負の値とならないよ
うな電圧に設定する。

【００４４】また、消去後のメモリセルのしきい値の確
認の場合も、消去後に読み出しを行ってしきい値が消去
レベルに達しているかを確認する（消去ベリファイ）。
消去ベリファイ時のワード線電圧は、通常読み出し電圧
より高い電圧を印加することにより、メモリセルのしき
い値が消去しきい値に達しているか否かを判断し、消去
の不足を確認できる。書込みベリファイ時および消去ベ
リファイ時のワード線に印加する電圧は、電源電圧Ｖｃ
ｃから装置内部で降下または昇圧して作った内蔵電源か
ら供給してもよいし、外部電源から供給するようにして
もよい。

【００４５】読み出し動作および書き換え動作は、選択
されたワード線に接続されているメモリセル群（セク
タ）のデータを扱っているが、これに限定されるもので
なく、バイト単位および複数のバイトの単位であっても
よい。

【００４６】図６に書き換え回路の第１の実施例の構成
図を示す。各々のデータ線Ｄ１、Ｄ２は、同一（等価）
の接続構成を有している。データ線Ｄ１（Ｄ２）に関し
て述べると、メモリセルＭ１、Ｍ２（Ｍ４、Ｍ５）と、
列選択スイッチＭＯＳＦＥＴＱ４（Ｑ５）間にプリチャ
ージを制御するプリチャージ制御回路ＰＣＣ、センス機
能と書込みデータのデータラッチ機能、言い替えると書
込みドレイン電圧設定機能とを兼用するセンスアンプ回
路ＳＡＣ、およびメモリセルの状態をデータ線同時に判
定する状態検出回路ＡＬＬＣが接続されている。

【００４７】プリチャージ制御回路ＰＣＣを構成するＭ
ＯＳＦＥＴ群は、少なくともセンスアンプ回路ＳＡＣの
出力をゲート入力とするＭＯＳＦＥＴａとプリチャージ
信号ＰＧをゲート入力とするＭＯＳＦＥＴｂとが直列に
接続されたものと、この直列接続されたＭＯＳＦＥＴａ
およびＭＯＳＦＥＴｂと並列に設けられた、データ線Ｄ
１（Ｄ２）とセンスアンプ回路ＳＡＣとを接続するため
のデータ線ゲート信号ＤＧをゲート入力とするＭＯＳＦ
ＥＴｃからなっている。プリチャージ信号ＰＧとセンス
アンプ回路ＳＡＣのデータにより、データ線を選択的に
プリチャージできるように構成されている。プリチャー
ジ信号ＰＧの電圧値は、少なくとも、各ベリファイ時お
よび読み出し時には、電源電圧より低い電圧を供給す
る。これはデータ線の電圧を１Ｖ程度にすることにより
弱い書き込みおよび弱い消去が起こらないようにするた
めである。弱い書き込みは、非選択ワード線に接続され
ているメモリセルが、ドレイン電圧により注入されてい
るフローティングゲートの電子を放出することにより起
こる。また、弱い消去は、選択ワード線に接続されてい
るメモリセルがホトエレクトロンによりフローティング
ゲートに電子を注入することにより起こる。

【００４８】センスアンプ回路ＳＡＣは、センスアンプ
回路ＳＡＣのセットを行なう内部信号／ＳＥＴをゲート
入力とするＭＯＳＦＥＴｄとラッチ回路を構成する複数
のＭＯＳＦＥＴから構成される。センスアンプ回路ＳＡ
Ｃは、読み出し時にフリップフロップの特性を持つセン
スアンプとして動作し、また書き換え時には、書込みデ
ータの保持用のラッチ回路として動作する。書き換え動
作中のセンスアンプ回路ＳＡＣの電源電圧Ｖｃｄは、書
込み動作時のメモリセルのドレイン電圧と等しくてもよ
く、また、書き換え動作中の書込み動作とその読み出し
（書込みベリファイ）動作において、電源を各々の動作
で切り換えず書込みドレイン電圧に固定してもよい。

【００４９】メモリセル状態検出回路ＡＬＬＣは、デー
タ線Ｄｉ（ｉ＝１、２、すなわちＤ１、Ｄ２）毎に消去
状態検出にｐチャネルＭＯＳＦＥＴｅｉ（ｉ＝１、２）
および書込み状態検出にｎチャネルＭＯＳＦＥＴｆｉ
（ｉ＝１、２）の各々１つのＭＯＳＦＥＴで構成され、
センスアンプ回路ＳＡＣからの出力を状態検出ＭＯＳＦ
ＥＴのゲートに接続した構成を有している。それらのｐ
チャネルＭＯＳＦＥＴｅｉ同志、ｎチャネルＭＯＳＦＥ
Ｔｆｉ同志のＭＯＳＦＥＴのドレインおよびソースは共
通化（Ａ０ａ、Ａ０ｂ、Ａ１ａ、Ａ１ｂ）されている。
言い替えれば、メモリセル状態検出回路ＡＬＬＣは、プ
リチャージ方式ダイナミック回路として、消去状態検出
回路では多入力ＮＡＮＤゲート構成、書込み状態検出回
路では多入力ＮＯＲゲート構成である。さらに、消去状
態検出回路は多入力ＮＡＮＤゲート構成であるため、２
つ以上のワード線に接続されているメモリセル群（複数
セクタ）の同時消去状態の検出が可能である。なお、状
態検出方式としては、プリチャージ方式に限定されるも
のではなく、電流センス方式または電圧センス方式でも
可能である。

【００５０】プリチャージ制御回路ＰＣＣを構成するＭ
ＯＳＦＥＴｃのメモリセル群の反対側には、データ選択
信号を受ける列選択スイッチＭＯＳＦＥＴＱ４（Ｑ５）
を介して共通データ線ＣＤに接続される。また、メモリ
セル群側のデータ線Ｄ１（Ｄ２）には、書込み時、読み
出し時などのドレイン電圧のディスチャージ用としてデ
ータ線ディスチャージＭＯＳＦＥＴＱ１（Ｑ２）が設け
られている。

【００５１】図７には、プリチャージ方式による書き換
え動作での装置内部信号タイミング波形を示す。先に述
べたように、書き換え動作では、書込み、書込みベリフ
ァイ、書込み状態検出動作を繰り返えし行なう。ｔ１ま
でに、あらかじめ書込みデータをセンスアンプ回路ＳＡ
Ｃ内に取り入れる。書込みを選択するデータ線に接続さ
れているセンスアンプ回路のデータはＶｃｄ電源電圧で
あっても、外部の電源電圧Ｖccであってもよい。書込み
非選択のデータは接地電位Ｖｓｓである。ｔ１からｔ２
間では、プリチャージ信号ＰＧが活性化され、センスア
ンプ回路ＳＡＣのデータにより書込みを行なうデータ線
のみを選択的にプリチャージを行なう。書込みを行なう
データ（“１”）ではＶｃｄ電源電圧であるので、図６
中のプリチャージ制御回路ＰＣＣ内のＭＯＳＦＥＴａは
オン状態となりデータ線Ｄｉに電位を供給できる。一
方、消去状態（“０”）を維持する場合には、ＭＯＳＦ
ＥＴａはオフ状態となり、データ線Ｄｉに電位を供給し
ない。

【００５２】図７中のｔ２からｔ３間では、データ線Ｄ
ｉとセンスアンプ回路ＳＡＣとを接続するプリチャージ
制御回路ＰＣＣ内のＭＯＳＦＥＴｃのゲート入力のＤＧ
信号が活性化し、メモリセルのドレイン端子にセンスア
ンプ回路ＳＡＣのデータ情報（“１”はＶｃｄ電圧、
“０”はＶｓｓ電圧）を与える。あらかじめ、ｔ１から
ｔ２間にプリチャージを行なう理由は、プリチャージな
しにＭＯＳＦＥＴｃのゲート信号ＤＧを活性化した場
合、データ線Ｄｉの寄生容量とセンスアンプ回路ＳＡＣ
の寄生容量間でチャージシェアが起こり、センスアンプ
回路ＳＡＣの書込み選択データ情報であるＶｃｄ電圧が
Ｖｓｓ電圧になる可能性があるためである。また、図６
中で選択メモリセル群（Ｍ１、Ｍ４）のセクタをワード
線Ｗ１とすると、選択ワード線Ｗ１は負電圧とし、書込
みデータ電圧Ｖｃｄであるドレイン電圧間に電位差が生
じ、選択的にトンネル現象で書込みが行なわれる。非選
択のワード線Ｗ２の電位は、ドレイン電圧（データ電圧
Ｖｃｄ）のディスターブを制御するために正の電源電圧
を印加する。

【００５３】ｔ３からｔ４間では、データ線ディスチャ
ージＭＯＳＦＥＴのゲート信号であるＤＤＣをハイと
し、図１０中のデータ線ディスチャージＭＯＳＦＥＴＱ
１、Ｑ２を活性化させ、データ線電圧のディスチャージ
を行なう。その後、書込みベリファイ動作に入る。

【００５４】ｔ４からｔ５間では、プリチャージ信号Ｐ
Ｇが活性化され、ｔ１からｔ２間での動作と同様に、書
込みを選択したデータ線のみがセンスアンプ回路ＳＡＣ
とプリチャージ制御回路ＰＣＣ内のＭＯＳＦＥＴａとの
動作によってプリチャージが行なわれる。ｔ５からｔ６
間では、選択ワード線Ｗ１に通常の読み出し時に用いら
れる電源電圧より低い電圧（例えば１．５Ｖ程度）を印
加する。データ線Ｄｉの寄生容量から、メモリセルのし
きい値により選択的にディスチャージを行なう。書込み
を行なうメモリセルのしきい値が所望の低いしきい値に
達した場合、メモリセルに電流が流れ、書込みしきい値
に達していない場合、データ線Ｄｉの寄生容量にはプリ
チャージした電位を保つ。データ線プリチャージ信号Ｐ
Ｇを非活性にするタイミング（ｔ５）をワード線選択信
号の活性化より前にすることにより、メモリセルの電流
が定常的に流れることを防止する。

【００５５】ｔ６からｔ７間では、データ線Ｄｉとセン
スアンプ回路ＳＡＣとを接続するプリチャージ制御回路
ＰＣＣ内のＭＯＳＦＥＴｃのゲート入力のＤＧ信号が活
性化し、データ線Ｄｉの電位をセンスアンプ回路ＳＡＣ
で判定する。判定は、データ線Ｄｉの寄生容量とセンス
アンプ回路ＳＡＣ内の寄生容量およびデータ線Ｄｉの電
圧とセンスアンプ回路のデータ電位（Ｖｃｄ）との間で
のチャージシェアの結果によって行なわれる。センスア
ンプ回路ＳＡＣの論理しきい値に対し、その値よりデー
タ線Ｄｉ電位が高い場合には書込みデータの選択電位
（Ｖｃｄ）をそのままを保ち、論理しきい値より低い場
合にはセンスアンプ回路ＳＡＣのデータは接地電位Ｖｓ
ｓとなり、書込みデータの書き換えを自動的に行なう。
また、プリチャージ制御回路ＰＣＣ内のＭＯＳＦＥＴｃ
のゲート入力のＤＧ信号の活性は、センスアンプの判定
が終了しだい非活性となる。言い替えると、データ線Ｄ
ｉの電位をセンスアンプ回路ＳＡＣの電源電圧Ｖｃｄま
で充電しないで終了する。

【００５６】ｔ７からｔ８間では、書込みを行なうメモ
リセルの全てが書込みを完了したかのメモリセルの状態
検出判定を行なう。図１０において、書込み状態検出回
路ＡＬＬＣは、各々のデータ線Ｄｉａ毎に一つのｎチャ
ネルＭＯＳＦＥＴｆｉで構成され、そのＭＯＳＦＥＴｆ
ｉのゲートをセンスアンプ回路ＳＡＣの出力Ｄｉａに接
続し、ソースおよびドレインをそれぞれ共通化（Ａ１
ａ、Ａ１ｂ）した、プリチャージ方式ダイナミック回路
の多入力ＮＯＲゲート構成をとっている。共通化されて
いるソース線Ａ１ａおよびドレイン線Ａ１ｂを信号／Ｒ
１、／Ｐ１、およびＭＯＳＦＥＴｈ、ｊによって予め接
地電位Ｖｓｓにリセットしておき、ｔ７のタイミングで
リセットを停止する。

【００５７】内部信号／Ｐ１がロウになり図６中のＭＯ
ＳＦＥＴｇの活性化により、共通ソース線Ａ１ａが電源
電圧Ｖｃｃに上昇し、センスアンプ回路ＳＡＣのデータ
により、ｎチャネルＭＯＳＦＥＴｆｉのオン、オフが制
御されるため、メモリセル群（セクタ）の書き込み判定
が、全データ線同時に行なえる。少なくとも１つのセン
スアンプ回路ＳＡＣのデータが書込みを継続するデータ
（Ｖｃｄ）である場合には、共通ソース線Ａ１ａの電位
は接地電位Ｖｓｓとなる。一方、全データが書込みを終
了したデータ（接地電位Ｖｃｃ）の場合には、共通ソー
ス線Ａ１ａの電位は、プリチャージされた電圧値である
電源電圧Ｖｃｃを保つ。この情報をもとに繰り返し行な
われる書込み動作の継続および停止を装置内部で制御す
る。言い替えればｔ８後、共通ソース線Ａ１ａの電位が
接地電位Ｖｓｓの場合ｔ１にもどり動作を繰り返えさ
れ、共通ソース線Ａ１ａの電位が電源電圧Ｖｃｃの時、
書込み動作および書込みベリファイ動作の書き換え動作
を完了する。

【００５８】図８に通常の読み出し動作での装置内部信
号タイミング波形を示す。この場合、読み出し対象のメ
モリセル群（セクタ）は、全データ線に接続されている
ので、ｔ１からｔ２間に図６中のセンスアンプ回路ＳＡ
Ｃのデータを内部信号／ＳＥＴの活性化し、電源電圧Ｖ
ｃｄにセットする。ｔ２からｔ５間は、上記記載の書込
みベリファイ動作（図７のｔ４〜ｔ７）と同じである
が、選択ワード線Ｗｉ電位のみが異なり、通常読み出し
時には電源電圧Ｖｃｃである。また、センスアンプ回路
ＳＡＣの電源電圧Ｖｃｄは、外部電源電圧Ｖｃｃであっ
てもよい。

【００５９】図９に消去動作および消去ベリファイ動作
での装置内部信号タイミング波形を示す。ｔ１からｔ２
間では、図６中の選択されたワード線Ｗ１に正の高電圧
が印加され、データ線ＤｉはディスチャージＭＯＳＦＥ
ＴＱ１、Ｑ２の共通ゲート信号ＤＤＣにより活性化され
接地電位Ｖｓｓとなり、メモリセルのチャネルと浮遊ゲ
ート間に電位差が生じ、電子が浮遊ゲートに注入される
消去動作となる。その後のｔ２からｔ６間は、上記記載
の通常の読み出し動作と同様に消去ベリファイ動作が行
なわれる。消去ベリファイ時の選択ワード線Ｗ１電位
は、通常読み出し時の電源電圧Ｖｃｃより高い電圧（例
えば５Ｖ）を印加する。

【００６０】ｔ５からｔ６間では、図６中のデータ線Ｄ
ｉとセンスアンプ回路ＳＡＣとを接続するプリチャージ
制御回路ＰＣＣ内のＭＯＳＦＥＴｃのゲート入力のＤＧ
信号が活性化し、データ線Ｄｉの電位をセンスアンプ回
路ＳＡＣで判定する。判定は、データ線Ｄｉの寄生容量
とセンスアンプ回路ＳＡＣ内の寄生容量およびデータ線
Ｄｉの電位とセンスアンプ回路のデータ電圧（Ｖｃｄ）
との間でのチャージシェアーの結果によって行なわれ
る。センスアンプ回路ＳＡＣの論理しきい値に対し、そ
の値よりデータ線Ｄｉ電位が高い場合には消去データの
選択電位（Ｖｃｄ）をそのままを保ち、論理しきい値よ
り低い場合にはセンスアンプ回路ＳＡＣのデータは接地
電位Ｖｓｓとなり、消去データの書き換えを自動的に行
なう。また、プリチャージ制御回路ＰＣＣ内のＭＯＳＦ
ＥＴｃのゲート入力のＤＧ信号の活性は、センスアンプ
の判定が終了しだい非活性となる。言い替えると、デー
タ線Ｄｉの電位をセンスアンプ回路ＳＡＣの電源電圧Ｖ
ｃｄまで充電しないで終了する。

【００６１】ｔ６からｔ７間では、消去を行なうメモリ
セル群（セクタ）の全てのしきい値が消去しきい値に達
したかのメモリセルの状態検出判定を行なう。図６にお
いて、消去状態検出回路は、各々のデータ線Ｄｉａ毎に
一つのｐチャネルＭＯＳＦＥＴｅｉで構成され、そのＭ
ＯＳＦＥＴｅｉのゲートをセンスアンプ回路ＳＡＣの出
力Ｄｉａ、ソースおよびドレインをそれぞれ共通化（Ａ
０ａ、Ａ０ｂ）した、プリチャージ方式ダイナミック回
路の多入力ＮＡＮＤゲート構成をとっている。共通化さ
れているソース線Ａ０ａおよびドレイン線Ａ０ｂを信号
／Ｐ０、／ＲＯ、およびＭＯＳＦＥＴｍ、ｎによって予
め基板電圧Ｖｓｓにリセットしておき、ｔ６のタイミン
グでリセットを停止する。

【００６２】内部信号／Ｐ０がロウになりＭＯＳＦＥＴ
ｋの活性化により、共通ドレイン線Ａ０ｂが電源電圧Ｖ
ｃｃに上昇し、センスアンプ回路ＳＡＣのデータによ
り、ｐチャネルＭＯＳＦＥＴｅｉのオン、オフが制御さ
れるため、メモリセル群（セクタ）の消去判定が、全デ
ータ線同時に行なえる。少なくとも１つのセンスアンプ
回路ＳＡＣのデータが消去を継続するデータ（Ｖｃｄ）
である場合には、共通ソース線Ａ０ａの電位はプリチャ
ージされた電圧値である電源電圧Ｖｃｃを保つ。一方、
全データが消去を終了したデータ（接地電位Ｖｓｓ）の
場合には、共通ソース線Ａ０ａの電位は、基板電位Ｖｓ
ｓとなる。この情報をもとに、繰り返し行なわれる消去
動作の継続および停止を装置内部で制御する。言い替え
ればｔ８後、共通ソース線Ａ０ａの電位が電源電圧Ｖｃ
ｃの場合、ｔ１にもどり動作を繰り返えされ、共通ソー
ス線Ａ０ａの接地電位がＶｓｓの時、消去動作および消
去ベリファイ動作を完了する。ただし、センスアンプ回
路ＳＡＣの電源電圧Ｖｃｄは、電源電圧Ｖｃｃに等しい
か、あるいはＶｃｃより高い電圧である。

【００６３】図１０に第２の書き換え回路の実施例の構
成図を示す。第１の書き換え回路構成図と同様に各々の
データ線Ｄｉには、プリチャージ制御回路ＰＣＣ、セン
スアンプ回路ＳＡＣ、および状態検出回路ＡＬＬＣが設
けられている。第１の書き換え回路構成図との違いにつ
いて記述する。第１に、プリチャージ制御回路ＰＣＣで
は、データ線へのプリチャージ電圧をプリチャージ信号
ＰＧの電圧値で制御している。この制御を直列に接続さ
れているＭＯＳＦＥＴａのソース電圧ＶＰＧで行なう。
第２に、センスアンプ回路ＳＡＣはセット信号をＳＥＴ
とし、センスアンプ回路ＳＡＣを構成するラッチ回路内
のデータ線Ｄｉａの反対側のＤｉｂに接続されている。
第３に、センスアンプ回路ＳＡＣ内の電源配線Ｖｃｄお
よびＶｓｄは、複数のセンスアンプ回路ＳＡＣ（例えば
マット）毎に共通化し、また、電源電圧の供給またはそ
の電源配線をオープンノード状態を可能としている。

【００６４】また、メモリセルアレイを２つ以上のブロ
ックに分割し、各々のブロックで使用するプリチャージ
信号ＰＧ、データ線ゲート信号ＤＧ、ラッチセット信号
／ＳＥＴ等の各種内部制御信号の活性化タイミングを各
ブロック毎にずらすようにすることにより、消費電流の
ピーク値を低減することも可能である。

【００６５】図１１には本発明でのＮＡＮＤ−ＥＥＰＲ
ＯＭ書き換え回路構成図を示す。ＮＡＮＤ−ＥＥＰＲＯ
Ｍの装置内でメモリセル状態検出回路ＡＬＬＣは、リー
ド・ライト回路の両端子配線をゲート入力にもつ各１つ
のＭＯＳＦＥＴで構成さる。それらのＭＯＳＦＥＴのド
レインおよびソースはデータ線において共通化され、プ
リチャージ方式ダイナミック回路として多入力ＮＯＲゲ
ート構成をとっている。アレイａ側のメモリセル群の低
しきい値（消去状態）の全データ線同時判定には、Ａ
ａ、Ａｂ側を上記記載に述べたタイミングと同様にプリ
チャージ方式にて使用すればよく、高しきい値（書込み
状態）では、Ｂａ、Ｂｂ側を使用する。図１２には本発
明の第２のメモリアレイ回路図を示す。少なくとも２つ
以上のメモリセルを拡散層Ｄ１ｎｍなどにより接続し、
その共通ドレイン拡散層配線Ｄ１ｎｍとデータ線Ｄｍ間
にワード系信号Ｗｎをゲート入力とするドレイン選択Ｍ
ＯＳＦＥＴｎｍを接続した回路図である。

【００６６】ワード線を階層構成とした場合、図１３お
よび図１４に示したメモリアレイ構造も可能である。図
１３には本発明の第３のメモリアレイ回路図を示す。少
なくとも２つ以上のメモリセルを拡散層Ｄ１ｎｍ、Ｓ１
ｎｍなどにより接続し、その共通ドレイン拡散層配線Ｄ
１ｎｍとデータ線Ｄｍ間にワード系信号Ｗｎｄをゲート
入力とするドレイン選択ＭＯＳＦＥＴＳＤｎｍ、および
共通ソース拡散層配線Ｓ１ｎｍと共通ソース線ＣＳに接
続されている拡散層配線ＣＳ１ｎ間にワード系信号Ｗｓ
ｎをゲート入力とするソース選択ＭＯＳＦＥＴＳＳｎｍ
を接続した回路図である。図１３において、Ｗ11、Ｗ1
2、Ｗ1、Ｗ2、Ｗ21、Ｗ22、・・・、Ｗn、Ｗn1、Ｗn2は
階層構成のワード線であり、アクセスが２段階で制御さ
れる。一般にワード線をＷn、Ｗndで表すと、添字nはワ
ード線を選択する第１の信号（主信号）を、dはワード
線を選択する第２の信号（副信号）を示している。例え
ば、Ｗ2は、ワード線を選択する第１の信号（主信号）
が“２”の時に活性化され、Ｗ21は、ワード線を選択す
る第１の信号（主信号）が“２”で、かつワード線を選
択する第２の信号（副信号）が１のときに活性化され
る。

【００６７】装置のレイアウトにおいては、メモリセル
アレイ領域のほぼ全面にワード線系配線で被う。通常の
読み出し動作、各々のベリファイ動作において非選択選
択ワード線は数千本であり、その電位は接地電位Ｖｓｓ
あるのでデータ線配線とワード線系配線間の安定容量を
確保できる。

【００６８】図１４には本発明の第２の複数のメモリセ
ル群をブロックとしたマット構成の実施例を示す。セン
スアンプ回路ＳＡＣを構成するラッチ回路のプリチャー
ジ制御回路ＰＣＣおよび状態検出回路ＡＬＬＣに接続さ
れていない反対側の配線（図１０ではＤｉｂ）に接地電
位Ｖｓｓの代わりに基準電圧Ｖｒｅｆを与える。これに
より、センスアンプ回路ＳＡＣの読み出し判定
（“１”、“０”）は基準電圧Ｖｒｅｆとの比較とす
る。

【００６９】図１５には本発明の第３のマット構成の実
施例を示す。メモリマットを２つに分けた、オープンビ
ットライン構成である。図１０に示した、第２の書き換
え回路構成図がこのマット構成に対応する。

【００７０】図１６には本発明の第４のマット構成の実
施例を示す。図１４との相違は、リファレンスダミー用
のデータ線があり、通常データ線Ｄｉと同じ寄生容量を
持たせ、リファレンスダミー用のデータ線電圧を基準電
圧Ｖｒｅｆの発生として使用する。

【００７１】図１７には本発明の第５のマット構成の実
施例を示す。メモリマットに対して上下にプリチャージ
制御回路ＰＣＣ、センスアンプ回路ＳＡＣおよび状態検
出回路ＡＬＬＣを配置し、奇数データ線、偶数データ線
単位で動作させる。奇数データ線を動作させた場合、偶
数データ線はリファレンスダミー用のデータ線として使
用する。また、偶数データ線を動作させた場合、奇数デ
ータ線側がリファレンスダミー用のデータ線となる。

【００７２】図１８には本発明の第６のマット構成の実
施例を示す。メモリマットを構成するメモリセルは、奇
数ワード線と奇数ワード線の交点に、また、偶数ワード
線と偶数ワード線の交点に対して配置する。センスアン
プ回路ＳＡＣおよび状態検出回路ＡＬＬＣは隣接するデ
ータ線の対毎に配置し、隣接のデータ線を各々がリファ
レンスダミー用のデータ線として使用する。

【００７３】

【発明の効果】以上述べたように、本発明は、電気的書
き換え動作すなわち消去動作および書込み動作を行なう
メモリセルの状態を全てのデータ線で一括して自動的に
検出し、その情報に基づいて消去の不足、書込みの継続
および停止などの制御を装置内部だけで行なうことがで
きるという顕著な効果を有する。

【図面の簡単な説明】

【図１】本発明のブロック図である。

【図２】本発明の半導体不揮発性記憶装置の実施例の回
路図である。。

【図３】本発明の内部アドレスバッファ回路の一例を示
す図である。

【図４】本発明の内部アドレス自動発生回路の一例を示
す図である。

【図５】本発明の入出力バッファ回路の一例を示す図で
ある。

【図６】本発明の第１の書き換え回路構成図である。

【図７】本発明の書込みおよび書込みベリファイ動作タ
イミング波形である。

【図８】本発明の読出し動作タイミング波形である。

【図９】本発明の消去および消去ベリファイ動作タイミ
ング波形である。

【図１０】本発明の第２の書き換え回路構成図である。

【図１１】本発明でのＮＡＮＤ−ＥＥＰＲＯＭ書き換え
回路構成図である。

【図１２】本発明の第２のメモリアレイ回路図である。

【図１３】本発明の第３のメモリアレイ回路図である。

【図１４】本発明の第２のマット構成図である。

【図１５】本発明の第３のマット構成図である。

【図１６】本発明の第４のマット構成図である。

【図１７】本発明の第５のマット構成図である。

【図１８】本発明の第６のマット構成図である。

【図１９】書込み動作定義と書込み手法を説明する図で
ある。

【図２０】本発明の書込み定義によるベリファイ方式を
説明するための図である。

【図２１】本発明の書込み定義によるプリチャージ方式
を説明するための図である。

【図２２】従来例のＮＡＮＤ−ＥＥＰＲＯＭ書き換え回
路構成図である。

【図２３】従来例のＮＡＮＤ−ＥＥＰＲＯＭタイミング
波形図である。

【図２４】従来例のＮＡＮＤ−ＥＥＰＲＯＭセルデータ
と書込みデータを説明する図である。

【符号の説明】

ＰＣＣプリチャージ制御回路ＳＡＣセンスアンプ回路ＡＬＬＣ状態検出回路Ｗ１〜Ｗｎワード線Ｄ１〜Ｄｍデータ線ＣＳ共通ソース線ＣＤ共通データ線Ｍ１〜Ｍ９メモリセルＸＤＣＲ行アドレスデコーダＹＤＣＲ列アドレスデコーダＸＡＤＢ行アドレスバッファＹＡＤＢ列アドレスバッファＤＯＢ出力バッファＤＩＢ入力バッファＣＯＮＴタイミング制御回路Ｑ１〜Ｑ８ＭＯＳＦＥＴＶｓｓ接地電圧Ｖｃｃ電源電圧Ｖｗｏｒｄワード線供給電圧Ｖｙｇデータ線供給電圧Ｖｃｄセンスアンプ回路ｐＭＯＳ電源電圧Ｖｓｄセンスアンプ回路ｎＭＯＳ電源電圧Ｖｒｅｆ基準電圧Ａx 行アドレス信号Ａy 列アドレス信号／ＣＥ，／ＯＥ，／ＷＥ，ＳＣ，ＲＤＹ／ＢＳＹ，Ｉ／
Ｏ外部端子ｃｅ，ＤＤＣ，ＰＧ，ＢＧ，Ｒ０，Ｐ０，／Ｒ１，／Ｐ
１，ｓｅ，ｗｅ，ｏｅ，ＡＩＳ，ＡＬＴＣＨ，／ＡＩＥ
ＮＤタイミング信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者久米均東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者小谷博昭東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者古沢和則東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業本部内 (56)参考文献特開平５−282883（ＪＰ，Ａ) 特開平５−144277（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/34

Claims

(57)【特許請求の範囲】

【請求項１】複数のワード線と、上記複数のワード線に交差する複数のデータ線と、上記複数のワード線に交差する複数のソース線と、上記複数のソース線の一方のソース線に接続されたコン
トロールゲート、浮遊ゲート，ソースおよび上記複数の
データ線の一方のデータ線に接続されたドレインを各々
有する複数の不揮発性半導体メモリセルからなるメモリ
アレイと、上記複数のデータ線の各データ線に接続された各プリチ
ャージ制御回路と、上記複数のデータ線の各データ線に接続された各状態検
出回路と、上記複数のデータ線の各データ線に接続された各データ
保持回路とを含み、外部からのデータを上記複数のメモリセル内にローディ
ングするプログラミング動作において、上記各データ保持回路は、記憶装置に印加されたデータ
を格納し、上記複数のワード線の選択されたワード線に
接続された上記複数のメモリセルにプログラムされるよ
う、上記記憶装置に印加されたデータを所定時間の間に
ロードし、上記選択されたワード線を非選択とした後、上記複数の
プリチャージ制御回路は上記各データ保持回路に保持さ
れたデータによる電圧で上記複数のデータ線をプリチャ
ージし、その後、上記選択されたワード線を再選択する
ことによって、再選択されたワード線に接続された上記
複数のメモリセル内にプログラムされたデータによっ
て、上記各データ保持回路に格納されたデータをリプロ
グラムし、上記状態検出回路は、上記各データ保持回路の電圧値を
判定し、上記各データ保持回路の電圧値が互いに異なる
場合、上記各データ保持回路の電圧値が、上記再選択さ
れたワード線に接続された上記複数のメモリセルにおい
て所定時間の間に再度リプログラムされる半導体不揮発
性記憶装置において、プリチャージ制御回路をさらに含み、上記プリチャージ制御回路は、プリチャージ信号がゲート端子に印加され、ソースまた
はドレインの一方の端子が上記データ線に接続される第
１のＭＯＳＦＥＴと、上記データ保持回路の出力端子がゲートに接続され、ソ
ースまたはドレインの一方の端子が上記第１のＭＯＳＦ
ＥＴの他方の端子に接続され、他方の端子がプリチャー
ジ用電圧配線に接続される第２のＭＯＳＦＥＴと、データ線のゲート信号が上記ゲートに印加され、一方の
端子が上記データ線に接続され、他方の端子が上記デー
タ保持回路の出力端子に接続される第３のＭＯＳＦＥＴ
とを含むことを特徴とする半導体不揮発性記憶装置。
【請求項２】請求項１記載の半導体不揮発性記憶装置
において、上記プリチャージ制御回路は、プログラミングベリファ
イ動作のプログラムベリファイ時に、上記データ保持回
路内に蓄積された電圧によってプリチャージ電圧を上記
データ線へ供給することを特徴とする半導体不揮発性記
憶装置。
【請求項３】請求項１記載の半導体不揮発性記憶装置
において、プリチャージ制御回路内の上記プリチャージ信号は、消
去ベリファイ時、プログラミングベリファイ時、および
通常のプロセッサベリファイ時に、ワード線を選択する
信号が活性化される前に活性化され、上記ワード線を選
択する信号が非活性化される前に非活性化されることを
特徴とする半導体不揮発性記憶装置。
【請求項４】請求項１記載の半導体不揮発性記憶装置
において、上記記憶装置に印加されたリプログラミング信号に応じ
て、上記記憶装置に印加されたデータを上記データ保持
回路に転送し、同時にセクタ上の全てのデータを書き込
み、同時に上記セクタ内の全てのメモリセルをベリファ
イし、同時にデータ検出器を用いて上記セクタ内の各々
のメモリセルに各々対応する上記データ保持回路内に格
納された全てのデータの状態を検出し、上記データ保持
回路内に蓄積されたデータと上記セクタ内のメモリセル
に格納されたデータとが互いに一致するまでに、上記書
き込み、ベリファイ、および検出を繰り返す制御信号発
生器をさらに含むことを特徴とする半導体不揮発性記憶
装置。
【請求項５】請求項４記載の半導体不揮発性記憶装置
において、リプログラミング動作が実行中であるか、または、動作
が完了したかを示す信号を出力するステータスレジス
タ、または、レディー／ビジーピンをさらに含むことを
特徴とする半導体不揮発性記憶装置。