DE69018555T2

DE69018555T2 - Scheibenbereichhalbleitergerät mit betriebssicherer Schaltung.

Info

Publication number: DE69018555T2
Application number: DE69018555T
Authority: DE
Inventors: Takaaki Suzuki; Takeo Tatematsu
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-09-19
Filing date: 1990-09-12
Publication date: 1995-08-17
Anticipated expiration: 2010-09-13
Also published as: KR910007134A; EP0419117A3; EP0419117B1; DE69018555D1; EP0419117A2; KR940002764B1; US5111073A

Description

Die vorliegende Erfindung betrifft eine Halbleitereinrichtung im Wafermaßstab im allgemeinen, und insbesondere eine Verbesserung in einer Systemkonfiguration, die das gemeinsame Verbinden von funktionalen Blöcken, wie Speicherchips, auf einem Wafer betrifft, um eine Verbindung eines fehlerhaften funktionalen Blockes (Speicherchips) zu verhindern.
Seit kurzem wird eine erhebliche Aktivität für die Entwicklung einer auf einem Wafer größtintegrierten Halbleiterspeichereinrichtung entwickelt. Eine derartige Einrichtung, die in Figur 1 der begleitenden Zeichnung dargestellt ist, kann derart gesehen werden, als daß sie eine Mehrzahl von Schaltkreisblöcken umfaßt die auf einem Wafer ausgebildet sind, wobei ein jeder derartiger Schaltkreisblock enthält: einen Datenschaltkreis; ein Schaltmittel, das zwischen dem genannten Datenschaltkreis und einer Stromversorgungsleitung der Einrichtung verbunden ist, und das in Antwort auf ein vorherbestimmtes Steuersignal schaltbar ist, von einem verbindenden Zustand, in dem der Datenschaltkreis durch das Schaltmittel mit der Leitung verbunden ist, zu einem isolierenden Zustand, in dem der Datenschaltkreis von der genannten Stromversorgungsleitung getrennt ist; und ein logisches Steuerschaltkreismittel, das mit dem genannten Datenschaltkreis verbunden ist, um den Transfer von Daten zu von dem genannten Datenschaltkreis zu steuern, und das betrieben werden kann, in Antwort auf ein externes Steuersignal, das an ihm angelegt werden kann, wenn festgestellt wird, daß der genannte Datenschaltkreis eine Fehlfunktion aufweist, um ein vorherbestimmtes logisches Signal zu erzeugen, das dazu führt, daß das genannte vorherbestimmte Steuersignal an das genannte Schaltmittel angelegt wird.
Unter Bezugnahme auf Fig. 1 ist dort die gesamte Struktur einer derartigen Halbleiterspeichereinrichtung im Wafermaßstab dargestellt, sowie einer von einer Vielzahl von Schaltkreisblöcken (Speicherchips) 2, die auf dem Wafer 1 ausgebildet sind. Die Speicherchips (Speicherschaltkreise) 2 sind untereinander über einen Kommunikationspfad (Verbindungsleitung) 3 verbunden, der mit einem Dateneingangs/Ausgangsanschluß 4 derart verbunden ist, daß fehlerhafte Speicherchips 5, die durch Blöcke mit Kreuzen illustriert sind, nicht verbunden werden.
Ein jeder der Speicherchips 2 ist aus einem Speicherschaltkreis (Datenschaltkreis) 2a aufgebaut, der aus einem DRAM (ein dynamischer Speicher mit wahlfreiem Zugriff) gebildet wird, einem logischen Schreib/Lesesteuerschaltkreis 2b, der mit CONLOG2 bezeichnet ist, einem logischen Konfigurationsschaltkreis 2c, der mit CONLOG1 bezeichnet ist, und einem Schalttransistor (Schaltmittel) QA. Im folgenden werden der logische Konfigurationsschaltkreis 2c und der logische Schreib/Lesesteuerschaltkreis 2b, die gemeinsam das zuvor erwähnte logische Steuerschaltkreismittel bilden, einfach jeweils als erste und zweite logische Schaltkreise 2c und 2b bezeichnet. Eine positive Stromversorgungsleitung Vcc wird mit dem DRAM 2a über den Schalttransistor QA verbunden, der beispielsweise aus einem P-Kanal MOS-Transistor gebildet wird. Der DRAM 2a wird direkt mit jeweils den negativen Stromversorgungsleitungen Vss und Vbb verbunden. Die positive Stromversorgungsleitung Vcc wird gleichfalls mit dem zweiten logischen Schaltkreis 2b über den Schalttransistor QA verbunden. Der erste logische Schaltkreis 2c gibt Daten und Befehle ein, die von einem benachbarten Speicherchip über einen Bus angelegt worden sind, und gibt Daten und Befehle an ihn über den Bus aus. Der zweite logische Schaltkreis 2b koppelt gemeinsam den DRAM 2a und den logischen Schaltkreis 2c. Die Source und der Drain des Schalttransistors QA vom P-Kanaltyp werden jeweils mit der positiven Stromversorgungsleitung Vcc und dem DRAM 2a verbunden, und sein Gate wird mit dem Ausgangsanschluß des ersten logischen Schaltkreises 2c verbunden
Der erste logische Schaltkreis 2c steuert das Gate des Schalttransistors QA wie folgt. Wenn der Speicherchip 2 mit dem Kommunikationspfad 3 verbunden ist, gibt der erste logische Schaltkreis 2c ein Gatesteuersignal mit niedrigem Pegel an das Gate des Schalttransistors QA in Antwort auf ein externes Steuersignal S aus. Demgegenüber gibt, wenn es notwendig wird, den in Fig. 1 dargestellten DRAM 2a infolge des Vorhandenseins eines Fehlers in dem DRAM 2a zu trennen, der erste logische Schaltkreis 2c ein Gatesteuersignal mit hohem Pegel an das Gate des Schalttransistors QA in Antwort auf das externe Steuersignal S aus. Demnach wird der Schalttransistor QA AUSgeschaltet, so daß der DRAM 2a elektrisch von der positiven Stromversorgungsleitung Vcc getrennt wird.
Es ist jedoch nicht ausgeschlossen, daß selbst dann, wenn dem ersten logischen Schaltkreis 2c durch das externe Steuersignal S befohlen wird, den Schalttransistor QA AUSzuschalten, der erste logische Schaltkreis 2c das Gatesteuersignal mit niedrigem Pegel an das Gate des Schalttransistors QA infolge eines Defektes in dem ersten logischen Schaltkreises 2c ausgibt. Beispielsweise kann ein Transistor des ersten logischen Schaltkreises 2c in einem Substrat ausgebildet worden sein, der einen fehlerhaften Kristall enthält, wobei dieses Ausbilden während eines Waferprozesses entstanden sein kann. Ein derartiger fehlerhafter Transistor kann ein umgekehrtes logisches Signal ausgeben. Eine andere Quelle einer Fehlfunktion des ersten logischen Schaltkreises 2c kann ein Zwischenschichtkurzschluß sein, bei dem Aluminiumverbindungsleitungen, die zwischen unterschiedlichen Schichtniveaus vorgesehen sind, kurzgeschlossen werden, so daß ein umgekehrtes logisches Ausgangssignal erzeugt wird.
In Fällen wie den oben beschriebenen wird der Schalttransistor QA auf "AN" gehalten, selbst wenn das externe Steuersignal S es dem ersten logischen Schaltkreis 2c befiehlt, den DRAM 2a, der einen Fehler aufweist, von der positiven Stromversorgungsleitung Vcc zu trennen. Als ein Ergebnis hiervon tritt ein Kurzschlußstrom durch den DRAM 2a hindurch. Ein derartiger Kurzschlußstrom vermindert die Stromquellenspannung Vcc, die an die anderen Speicherchips angelegt werden muß und erhöht den gesamten Leistungsverbrauch der Einrichtung, wenn sich die Einrichtung in einem Bereitschaftszustand befindet. Normalerweise wird, wenn der erste logische Schaltkreis 2c fehlerhaft ist, eine Überbrückungsverbindung eingesetzt, bei der Verbindungsdrähte vorgesehen werden, um den fehlerhaften Speicherchip zu überbrücken und normale benachbarte Speicherchips zu verbinden, die auf beiden Seiten des fehlerhaften Speicherchips in der gleichen Spalte der Einrichtung angeordnet sind. Indessen ist es sehr schwierig, zwei senkrechte Speicherchips miteinander zu verbinden, die auf beiden Seiten einer Reihe von zwei oder mehr fehlerhaften Speicherchips angeordnet sind, die in Spaltenrichtung ausgerichtet sind.
Die EP-A-0 283 186 beschreibt eine hochintegrierte Schaltkreiseinrichtung (LSI IC), die eine Mehrzahl von Schaltkreisblöcken aufweist, die jeweils mit einer Stromversorgungseinrichtung der Einrichtung über einen zugeordneten Schalter verbunden sind. Jeder Schalter wird durch seinen eigenen Schaltsteuerschaltkreis angesteuert, der ein Schmelz- bzw. Sicherungselement enthält. Wenn während des Testens der Einrichtung herausgefunden wird, daß ein Schaltkreisblock eine Fehlfunktion aufweist, kann das Sicherungselement zerstört werden, wodurch der Schalter des Blockes ausgeschaltet wird, um so den Schaltkreisblock mit Fehlfunktion zu deaktivieren. Indessen ist es in dieser Einrichtung unmöglich, den Schaltkreisblock zu deaktivieren, wenn der Schaltersteuerschaltkreis selbst eine Fehlfunktion aufweist.
Gemäß eines ersten Aspektes der vorliegenden Erfindung wird eine Halbleitereinrichtung im Wafermaßstab vorgesehen, die eine Mehrzahl von Schaltkreisblöcken umfaßt, die auf einem Wafer ausgebildet sind, wobei ein jeder derartiger Schaltkreisblock enthält: einen Datenschaltkreis, ein Schaltmittel, das zwischen dem genannten Datenschaltkreis und einer Stromversorgungsleitung der Einrichtung verbunden ist, und das in Antwort auf ein vorherbestimmtes Steuersignal schaltbar ist, von einem verbindenden Zustand, in dem der Datenschaltkreis durch das Schaltmittel mit der Leitung verbunden ist, zu einem isolierenden Zustand, in dem der Datenschaltkreis von der genannten Stromversorgungsleitung getrennt ist; und ein logisches Steuerschaltkreismittel, das mit dem genannten Datenschaltkreis verbunden ist, um den Transfer von Daten zu von dem genannten Datenschaltkreis zu steuern, und das betrieben werden kann, in Antwort auf ein externes Steuersignal, das an ihm angelegt werden kann, wenn festgestellt wird, daß der genannte Datenschaltkreis eine Fehlfunktion aufweist, um ein vorherbestimmtes logisches Signal zu erzeugen, das dazu führt, daß das genannte vorherbestimmte Steuersignal an das genannte Schaltmittel angelegt wird; dadurch gekennzeichnet, daß jeder Schaltkreisblock desweiteren ein Folgeschadensicherungsmittel (fail-safe-Mittel) enthält, das zwischen dem logischen Steuerschaltkreismittel und dem genannten Schaltmittel angeordnet ist, und das einen Hilfsstromkreis enthält, der einen ersten Zustand aufweist, der einen derartigen Betrieb des logischen Steuerschaltkreismittels erlaubt, und der selektiv in einen zweiten Zustand geändert werden kann, so daß das genannte vorherbestimmte Steuersignal an das genannte Schaltmittel durch das genannte Folgeschadensicherungsmittel angelegt wird, wodurch der Fehler des genannten logischen Steuerschaltkreismittels überwunden wird, um das genannte vorherbestimmte logische Signal zu erzeugen.
Andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung deutlich, die in Verbindung mit der begleitenden Zeichnung zu lesen ist, in der zeigt:
Fig. 1 ein Diagramm, in dem eine herkömmliche Halbleiter-Speichereinrichtung im Wafermaßstab dargestellt ist;
Fig. 2 ein Blockdiagramm, in dem der Umriß eines Speicherchips illustriert ist, der auf einem Wafer gemäß einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ausgebildet ist;
Fig. 3 ein detaillierteres Blockdiagramm der in Fig. 2 gezeigten Struktur,
Fig. 4 ein Blockdiagramm eines ersten logischen Schaltkreises, der in Fig. 3 dargestellt ist;
Fign. 5A und 5B Blockdiagramme, in denen der Betrieb des in Fig. 3 gezeigten Speicherchips illustriert ist;
Fig. 6 ein Blockdiagramm, in dem der Umriß eines Speicherchips dargestellt ist, der auf einem Wafer gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung ausgebildet ist;
Fig. 7 ein detaillierteres Blockdiagramm, in dem die in Fig. 6 gezeigte Struktur illustriert ist;
Fign. 8A und 8B Blockdiagramme, in denen der Betrieb des in Fig. 7 gezeigten Speicherchips illustriert ist.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGS FORMEN

Unter Bezugnahme auf Fig. 2 ist dort ein Umriß eines Speicherchips dargestellt, der auf einem Wafer einer Halbleiterspeichereinrichtung im Wafermaßstab gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung ausgebildet ist. Der Speicherchip ist aus einem Speicherschaltkreis 11 aufgebaut, einem logischen Steuerschaltkreis 12, einem Folgeschadensicherungsschaltkreis 13 (fail-safe circuit) und dem zuvor erwähnten Schalttransistor QA, der beispielsweise vom P-Kanaltyp sein kann. Der Speicherschaltkreis 11 entspricht dem in Fig. 1 gezeigten DRAM 2a, und der logische Schaltkreis 12 entspricht der Kombination aus den ersten und zweiten logischen Schaltkreisen 2c und 2b, die in Fig. 1 dargestellt sind. Der Folgeschadensicherungsschaltkreis 13 besteht aus einem Schmelz oder Sicherungselement F, einem Widerstand R und einem logischen Ausgabeschaltkreis 13a. Das Schmelzelement F und der Widerstand R werden in Reihe verbunden, um einen Reihenschaltkreis zu bilden, der zwischen der positiven Stromversorgungsleitung Vcc und Erde GND angeordnet wird. Ein Verbindungsknotenpunkt P des Schmelzelementes F und des Widestandes R wird mit einem Eingangsanschluß des logischen Ausgabeschaltkreises 13a verbunden. Das andere Ende des Schmelzelementes F, das dem Verbindungsknotenpunkt P gegenüberliegt wird mit der positiven Stromversorgüngsleitung Vcc verbunden. Das Gate des Schalttransistors QA wird durch den logischen Ausgabeschaltkreis 13a des Folgeschadensicherungsschaltkreises 13 angesteuert.
In einem Fall, in dem der logische Steuerschaltkreis 12 keinen Fehler aufweist und richtig arbeitet, erzeugt der logische Ausgabeschaltkreis 13a den logischen Ausgang des logischen Steuerschaltkreises 12 und das Potential des Knotens P. Wenn es verlangt wird, den Speicherschaltkreis 11 mit der positiven Stromguelle Vcc zu verbinden, gibt der logische Ausgabeschaltkreis 13a das Gatesteuersignal G mit niedrigem Pegel aus. Wenn es verlangt wird, den Speicherschaltkreis 11 von der Stromversorgungsleitung Vcc zu trennen, dann gibt der logische Ausgabeschaltkreis 13a das Gatesteuersignal G mit hohem Pegel aus.
Demgegenüber wird, wenn der logische Steuerschaltkreis 12 defekt ist und es verlangt wird, daß der Speicherschaltkreis 11 von der Stromversorgungsleitung Vcc getrennt wird, das Schmelzelement F thermisch durchtrennt, so daß der Verbindungsknotenpunkt P auf das Erdpotential gesetzt wird. Zu diesem Zeitpunkt setzt der logische Ausgabeschaltkreis 13a das Gate des Schalttransistors QA auf den hohen Pegel, und zwar unabhängig vom Status des Ausgangssignales des logischen Steuerschaltkreises 12. Daher wird der Speicherschaltkreis 11 definitiv von der Stromversorgungsleitung Vcc getrennt, selbst wenn der logische Steuerschaltkreis 12 Fehlfunktionen aufweist. Darüberhinaus wird es möglich, den verschwenderische Leistungverbrauch infolge einer Fehlfunktion des logischen Steuerschaltkreises 12 zu verhindern.
Wenn der Schalttransistor QA durch einen N-Kanal MOS-Transistor gebildet wird, erzeugt der logische Ausgabeschaltkreis 13a den umgekehrten logischen Ausgang. Dies bedeutet, daß wenn es verlangt wird, den Speicherschaltkreis 11 von der Stromversorgungsleitung Vcc zu trennen, der logische Ausgabeschaltkreis 13a das Gatesteuersignal G mit niedrigem Pegel ausgibt. In diesem Fall wird, wenn der logische Steuerschaltkreis 12 fehlerhaft arbeitet, das Sicherungselement F geschmolzen. Der Drain und die Source des N-Kanal MOS-Transistors, der den Schalttransistor QA bildet, werden jeweils mit den positiven Stromversorgungsleitungen Vcc und der Speichereinheit 11 verbunden, und sein Gate wird mit dem Ausgangsanschluß des logischen Ausgabeschaltkreises 13a verbunden.
Unter Bezugnahme auf Fig. 3 ist dort eine detailliertere Struktur eines Speicherchips illustriert, der auf einem Wafer gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung ausgebildet ist. Ein Speicherchip 20 wird aus einem DRAM 21, einem ersten logischen Schaltkreis 22, einem Folgeschadensicherungsschaltkreis 23, einem zweiten logischen Schaltkreis 24 und einem Schalttransistor QA vom P-Kanaltyp aufgebaut. Der DRAM 21, der in Fig. 3 dargestellt ist, entspricht dem Speicherschaltkreis 11, der in Fig. 2 dargestellt ist. Die ersten und zweiten logischen Schaltkreise 22 und 24 entsprechen jeweils den ersten und zweiten logischen Schaltkreisen 2c und 2b, die in Fig. 1 dargestellt sind, und gleichfalls dem logischen Steuerschaltkreis 12, der in Fig. 2 dargestellt ist.
Die Halbleiterspeichereinrichtung im Wafermaßstab gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung weist ungefähr 200 Speicherchips auf, die auf dem Wafer ausgebildet sind, wobei jeder die in Fig. 3 gezeigte Struktur aufweist. Der DRAM 21 weist eine Speicherkapazität auf, die beispielsweise einigen MBits entspricht.
Der Folgeschadensicherungsschaltkreis 23 besteht aus dem Sicherungselement F, dem Widerstand R und einem NICHT-UND-Schaltkreis 23a mit zwei Eingängen. Das Sicherungselement F wird zwischen der positiven Stromversorgungsleitung Vcc und einem der zwei Eingangsanschlüsse des NICHT-UND-Schaltkreises 23 verbunden. Dieser Anschluß des NICHT-UND-Schaltkreises 23 wird mit einem der zwei Enden des Widerstandes R verbunden, und das andere Ende des Widerstandes R wird geerdet. Ein Buchstabe P deutet den Verbindungsknotenpunkt des Sicherungselementes F und des Widerstandes R an. Der andere Eingangsanschluß des NICHT- UND-Schaltkreises 23a wird mit dem Ausgangsanschluß des ersten logischen Schaltkreises 22 verbunden und durch ihn angesteuert. Der Ausgangsanschluß des NICHT-UND-Schaltkreises 23a wird mit dem Gate des Schalttransistors QA verbunden.
Bevor das Sicherungselement F zerschmolzen wird, ist das Potential des Knotens P logisch hoch. Demgegenüber ist nach dem Schmelzen des Sicherungselementes F das Potential des Knotens P logisch niedrig. Das Sicherungselement F wird beispielsweise aus einem Polysiliciumwiderstand gebildet.
Der Folgeschadensicherungsschaltkreis 23 gibt das Gatesteuersignal G mit niedrigem Pegel aus, wenn der erste logische Schaltkreis 22 das Signal mit hohem Pegel zu dem NICHT-UND-Schaltkreis 23a ausgibt und das Potential des Knotens P sich auf einem hohen Pegel befindet. Wenn der erste logische Schaltkreis 22 das Signal mit niedrigem Pegel an den NICHT-UND-Schaltkreis 23a ausgibt, mit dem Potential des Knotens P gleich dem hohen Pegel, dann gibt der Folgeschadensicherungsschaltkreis 23 das Gatesteuersignal G mit hohem Pegel an das Gate des Schalttransistors QA aus. Wenn der erste logische Schaltkreis 22 normal arbeitet, gibt er das Signal mit niedrigem Pegel aus, wenn das externe Steuersignal S befiehlt, daß der DRAM 21 von der positiven Stromversorgungsleitung Vcc zu trennen ist.
Wenn der erste logische Schaltkreis 22 fehlerhaft ist und das Signal mit hohem Pegel unabhängig davon ausgibt, ob das externe Steuersignal S befiehlt, daß der DRAM 21 von der Stromversorgungsleitung Vcc zu trennen ist, wird festgestellt, daß das Sicherungselement F geschmolzen werden sollte, so daß das Potential P bei dem Verbindungsknoten zwischen dem Sicherungselement F und dem Widerstand R auf den niedrigen Pegel gesetzt wird. Als ein Ergebnis hiervon wird der Ausgang des Gatesteuersignales G von dem NICHT-UND-Gatter 23a auf den hohen Pegel gesetzt unabhängig von dem logischen Pegel des Ausgangsanschlusses des ersten logischen Schaltkreises 22. Auf diese Art und Weise wird der DRAM 21 definitiv von der positiven Stromversorgungsleitung Vcc getrennt.
Der erste logische Schaltkreis 22 gibt Daten und Befehle von einem benachbarten Speicherchip oder einen externen Anschluß über den Bus ein, und gibt Daten und Befehle zu einem benachbarten Speicherchip oder einem externen Anschluß über den Bus aus. Genauer gesagt gibt der erste logische Schaltkreis 22 Daten und Befehlen die von einem benachbarten Speicherchip (oder externen Anschluß) angelegt worden sind, entweder zu dem zweiten logischen Schaltkreis 22 oder zu der benachbarten Speicherzelle über den Bus aus. Der erste logische Schaltkreis 22 wird mit der positiven Stromversorgungsspannung Vcc über das Sicherungselement F versorgt. Der erste logische Schaltkreis 22 bestimmt das Potential des Eingangsanschlusses des NICHT-UND- Schaltkreises 23 in Antwort auf das externe Steuersignal S. Der zweite logische Schaltkreis 24 gibt Daten, die von dem ersten logischen Schaltkreis 22 angelegt worden sind, an das DRAM 21 aus, und gibt Daten, die aus dem DRAM 21 ausgelesen worden sind, zu dem ersten logischen Schaltkreis 22 aus. Die positive Stromversorgungsleitung Vcc ist mit dem zweiten logischen Schaltkreis 24 über den Schalttransistor QA verbunden.
Fig. 4 ist ein Blockdiagramm des ersten logischen Schaltkreises 22a, der in Fig. 3 dargestellt ist. Der erste logische Schaltkreis 22a besteht aus einem Dekoder 22a, einem Verriegelungsschaltkreis (latch circuit) 22b, einem Inverter 22c und einem internen logischen Schaltkreis 22d. Der Dekoder 22a arbeitet in Synchronisation mit einem Taktsignal, das von einer externen Einrichtung angelegt wird, er dekodiert das externe Steuersignal S und gibt ein Signal zu entweder dem Verriegelungsschaltkreis 22b oder dem internen logischen Schaltkreis 22d aus. Beispielsweise ist das externe Steuersignal S ein einzelnes Pulssignal, wenn es mit der Steuerung des Gate des Schalttransistors QA in Beziehung steht. Das externe Steuersignal S besteht aus einer Mehrzahl von Pulsen, wenn ein Befehl an den internen logischen Schaltkreis 22d angelegt werden soll. Der Verriegelungsschaltkreis 22b verriegelt das Ausgangssignal des Dekoders 22a in Synchronisation mit dem Taktsignal CLK. Das Ausgangssignal des Verriegelungsschaltkreises 22b wird durch den Inverter 22c invertiert und dann zu dem NICHT-UND-Schaltkreis 23a übermittelt. Der interne logische Schaltkreis 22d gibt Daten und Befehle, die von einem benachbarten Speicherchip angelegt worden sind, an den zweiten logischen Schaltkreis 24 aus, und umgekehrt. Darüberhinaus wirkt der interne logische Schaltkreis 22d als ein Umgehungsschaltkreis, der zwei benachbarte Speicherchips verbindet.
Im folgenden wird eine Beschreibung der Funktionsweise des in Fig. 3 gezeigten Schaltkreises unter Bezugnahme auf die Fign. 5A und 5B gegeben. Fig. 5A illustriert einen Fall, in dem der DRAM 21 und der zweite logische Schaltkreis 24 von der positiven Stromversorgungsleitung Vcc getrennt sind, während der erste logische Schaltkreis 22 korrekt arbeitet. In diesem Fall wird das externe Steuersignal S von dem niedrigen Pegel zu dem hohen Pegel geschaltet und kehrt schnell zu dem niedrigen Pegel zurück. D. h., das externe Steuersignal S wird durch einen einzelnen Puls mit hohem Pegel gebildet. Dies wird von dem Dekoder 22a (Fig. 4) entschlüsselt und durch den Verriegelungsschaltkreis 22b gehalten. Der Ausgang des Verriegelungsschaltkreises 22b mit hohem Pegel wird durch den Inverter 22c invertiert und dann an den NICHT-UND-Schaltkreis 23a angelegt, der in Fig. 3 dargestellt ist. Demnach gibt der NICHT-UND-Schaltkreis 23a das Gatesteuersignal G mit hohem Pegel an das Gate des Schalttransistors QA aus. Als ein Ergebnis hiervon wird der P-Kanal- Schalttransistor QA AUSgeschaltet, so daß der DRAM 21 und der zweite logische Schaltkreis 24 von der positiven Stromversorgungsleitung Vcc getrennt werden. Demgegenüber gibt, wenn verlangt wird, daß der DRAM 21 mit der positiven Stromversorgungsleitung Vcc verbunden wird, der erste logische Schaltkreis 22 das Signal mit hohem Pegel aus. Da das Potential des Knotens P sich bei einem hohen Pegel befindet, gibt der NICHT-UND-Schaltkreis 23a das Gatesteuersignal G mit niedrigem Pegel aus.
Fig. 5B illustriert einen Fall, in dem der DRAM 21 und der zweite logische Schaltkreis 24 von der positiven Stromversorgungsleitung Vcc getrennt sind, und der erste logische Schaltkreis 22 einer Fehlfunktion unterliegt so daß er das Signal mit hohem Pegel unabhängig davon ausgibt, ob er ein externes Steuersignal S mit hohem Pegel empfangen hat und dadurch verriegelt worden ist. In diesem Fall wird das Sicherungselement F beispielsweise durch einen Laserstrahl geschmolzen. Dadurch wird das Potential des Knotens P auf den niedrigen Pegel gesetzt und demnach gibt das NICHT-UND-Gate 23a das Gatesteuersignal G mit hohem Pegel aus. Als ein Ergebnis hiervon wird der Schalttransistor QA vom P-Kanaltyp AUSgeschaltet, so daß der DRAM 21 und der zweite logische Schaltkreis 24 von der positiven Stromversorgungsleitung Vcc getrennt werden. Demnach wird es möglich, den zuvor erwähnten Kurzschlußstrom daran zu hindern, sich durch den DRAM 21 und den zweiten logischen Schaltkreis 24 auszubreiten. Darüberhinaus wird es möglich, einen verschwenderischen Strom daran zu hindern, sich durch den ersten logischen Schaltkreis 22 auszubreiten.
Im folgenden wird eine Beschreibung einer Halbleiterspeichereinrichtung im Wafermaßstab gemäß einer zweiten Ausführungsform der vorliegenden Erfindung gegeben. Die zweite Ausführungsform der vorliegenden Erfindung dient dazu, die zuvor erwähnte erste Ausführungsform der vorliegenden Erfindung zu verbessern. Unter Bezugnahme auf Fig. 6 ist dort der Umriß eines Speicherchips dargestellt, der auf einem Wafer der Halbleiterspeichereinrichtung im Wafermaßstab gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung ausgebildet ist. Unter Bezugnahme auf Fig. 6 wird ein zweiter Schalttransistor QB zu der in Fig. 2 gezeigten Struktur hinzugefügt, und in dem in Fig. 6 gezeigten Folgeschadensicherungsschaltkreis 13 ist der in Fig. 2 gezeigte logische Ausgabeschaltkreis 13a durch einen logischen Ausgabeschaltkreis 13b ersetzt worden. Die Gates der ersten und zweiten Schalttransistoren QA und QB werden durch den logischen Ausgabeschaltkreis 13b angesteuert. Der zweite Schalttransistor QB wird zwischen der positiven Stromversorgungsleitung Vcc und dem logischen Steuerschaltkreis 12 vorgesehen. Das bedeutet, daß wenn der zweite Schalttransistor QB "EIN"-geschaltet ist, der logische Steuerschaltkreis 12 kontinuierlich mit elektrischem Strom versorgt wird.
Wenn es verlangt wird, den Speicherschaltkreis 11 von der positiven Stromversorgungsleitung Vcc zu trennen, während der logische Steuerschaltkreis 12 einer Fehlfunktion unterliegt, wird das Sicherungselement 11 geschmolzen, so daß der logische Ausgabeschaltkreis 13b ein Gatesteuersignal G1 ausgibt, das den Schalttransistor QA "AUS"-schaltet, sowie ein zweites Gatesteuersignal G2, das den Schalttransistor QB "AUS"- schaltet. In dem Fall, in dem die ersten und zweiten Schalttransistoren QA und QB aus MOS-Transistoren vom P- Kanaltyp gebildet werden, werden die ersten und zweiten Gatesteuersignale G1 und G2 auf den hohen Pegel gesetzt wenn es verlangt wird, den Speicherschaltkreis 11 von der positiven Stromversorgungsleitung Vcc zu trennen, während der logische Steuerschaltkreis 12 einer Fehlfunktion unterliegt.
Es wird darauf hingewiesen, daß der in Fig. 3 gezeigte logische Steuerschaltkreis 12 mit elektrischem Strom durch das Sicherungselement F versorgt wird. Daher tritt ein Spannungsabfall über dem Sicherungselement F auf. Demgegenüber wird mit der in Fig. 6 gezeigten Anordnung der elektrische Strom an den logischen Steuerschaltkreis angelegt, ohne durch das Sicherungselement F geführt zu werden. Daher wird der logische Steuerschaltkreis 12, der in Fig. 6 dargestellt ist, mit einer positiven Stromversorgungsspannung versorgt, die nahezu die gleiche ist, wie die Positive Stromquellenspannung Vcc.
Fig. 7 ist ein detaillierteres Blockdiagramm der in Fig. 6 gezeigten Struktur. In Fig. 7 sind diejenigen Teile, die denen aus den vorigen Figuren entsprechen, mit den gleichen Bezugszeichen versehen. Ein Folgeschadensicherungsschaltkreis 23A besteht aus dem Sicherungselement F, dem Widerstand R, der beispielsweise aus Polysilicium hergestellt sein kann, einem ODER- Schaltkreis 23c mit zwei Eingängen und einem Inverter 23d. Der Verbindungsknotenpunkt P zwischen dem Sicherungselement F und dem Widerstand R ist mit einem Eingangsanschluß des Inverters 23d verbunden. Ein Ausgangsanschluß des Inverters 23d ist mit einem der zwei Eingangsanschlüsse des ODER-Schaltkreises 23c verbunden. Der andere Eingangsanschluß des ODER-Schaltkreises 23c ist mit dem Ausgangsanschluß des ersten logischen Schaltkreises 22 verbunden. Der Ausgangsanschluß des ODER-Schaltkreises 23c ist mit dem Gate des Schalttransistors QA verbunden.
Der Ausgangsanschluß des Inverters 23d ist weiterhin mit dem Gate des zweiten Schalttransistors QB verbunden. Der ODER- Schaltkreis 23c und der Inverter 23d sind jeweils mit der positiven Stromversorgungsleitung Vcc und Erde verbunden. Der in Fig. 7 gezeigte erste logische Schaltkreis weist einen Puffer auf, der den Inverter 22c, der in Fig. 4 dargestellt ist, ersetzt.
Im folgenden wird unter Bezugnahme auf die Fign. 8A und 8B eine Beschreibung der Funktionsweise des in Fig. 7 gezeigten Schaltkreises gegeben. Fig. 8A illustriert den Fall, in dem der DRAM 21 und der zweite logische Schaltkreis 24 von der positiven Stromversorgungsleitung Vcc getrennt sind, und der erste logische Schaltkreis 22 korrekt arbeitet. In diesem Fall wird das externe Steuersignal S von dem niedrigen Pegel zu dem hohen Pegel geschaltet und kehrt bald zu dem niedrigen Pegel zurück. Dies bedeutet, daß das externe Steuersignal S durch einen einzelnen Puls mit hohem Pegel gebildet wird. Dies wird von dem Dekoder 22a (Fig. 4) dekodiert und durch den Verriegelungsschaltkreis 22d gehalten. Der Ausgang mit hohem Pegel des Verriegelungsschaltkreises 22d tritt durch den zuvor erwähnten Puffer hindurch, der anstelle des Inverters 22c (Fig. 4) vorgesehen ist, und er wird dann an den ODER-Schaltkreis 23c angelegt, der in Fig. 7 dargestellt ist. Demnach gibt der ODER- Schaltkreis 23c das erste Gatesteuersignal G1 mit hohem Pegel an das Gate des Schalttransistors QA aus. Als ein Ergebnis hiervon wird der P-Kanal-Schalttransistor QA "AUS"-geschaltet, so daß der DRAM 21 und der zweite logische Schaltkreis 24 von der positiven Stromversorgungsleitung Vcc getrennt werden. Demgegenüber wird das zweite Gatesteuersignal G2 mit niedrigem Pegel, das durch den Inverter 23d erzeugt worden ist, an das Gate des zweiten P-Kanal-Transistors QB angelegt. Als ein Ergebnis hiervon wird der zweite Transistor QB "EIN"- geschaltet, und die Stromversorgungsleitung Vcc wird mit dem ersten logischen Schaltkreis 22 über den zweiten Transistor QB verbunden. Demnach funktioniert der erste logische Schaltkreis 22 als ein Umgehungsschaltkreis, der benachbarte Speicherchips koppelt.
Fig. 8B illustriert einen Fall, in dem der DRAM 21 und der zweite logische Schaltkreis 24 von der positiven Stromversorgungsleitung Vcc getrennt sind, da herausgefunden worden ist, daß der erste logische Schaltkreis 22 einer Fehlfunktion unterliegt, weil er das Signal mit niedrigem Pegel unabhängig von der Tatsache ausgibt, daß ein externes Steuersignal S mit hohem Pegel empfangen worden ist und dabei gehalten wird. In diesem Fall wird das Sicherungselement F beispielsweise durch einen Laserstrahl zerschmolzen. Dadurch wird das Potential bei dem Knoten P auf den niedrigen Pegel gesetzt, und der ODER-Schaltkreis 23c wird mit dem Signal mit hohem Pegel von dem Inverter 23d versorgt. Demnach gibt der ODER-Schaltkreis 23d das erste Gatesteuersignal G1 mit hohem Pegel aus. Als ein Ergebnis hiervon wird der erste Schalttransistor QA vom P-Kanaltyp "AUS"-geschaltet, so daß der DRAM 21 und der zweite logische Schaltkreis 24 von der positiven Stromversorgungsleitung Vcc getrennt werden. Demnach wird es möglich, den zuvor erwähnten Kurzschlußstrom daran zu hindern, sich durch das RAM 21 und den zweiten logischen Schaltkreis 24 auszubreiten. Darüberhinaus wird das zweite Gatesteuersignal G2 mit hohem Pegel, das von dem Inverter 23d erzeugt worden ist, an das Gate des zweiten Schalttransistors QB angelegt. Daher wird der zweite Schalttransistor QB "AUS"-geschaltet, so daß es möglich wird, einen verschwenderischen Strom zu verhindern, der sich durch den ersten logischen Schaltkreis 22 ausbreitet.
In den oben erwähnten ersten und zweiten Ausführungsformen der vorliegenden Erfindung ist es möglich, N-Kanal MOS-Transistoren anstelle der P-Kanal MOS-Transistoren zu verwenden. MOS-Transistoren können beispielsweise durch MIS-Transistoren ersetzt werden. Ein geeignetes Element kann anstelle des Sicherungselementes F verwendet werden. Die Konfiguration der logischen Ausgabeschaltkreise 13a (Fig. 2) oder 13b (Fig. 6) ist nicht auf die spezielle beschriebene Struktur beschränkt. Es ist möglich, den in Fig. 3 gezeigten NICHT-UND-Schaltkreis 23a durch die in Fig. 7 gezeigte Kombination aus dem ODER-Schaltkreis 23c und dem Inverter 23d zu ersetzen. Es ist weiterhin möglich, einen Inverter und einen zweiten Schalttransistor wie den Schalttransistor QB zu der in Fig. 3 gezeigten Struktur hinzuzufügen, so daß der hinzugefügte Inverter das Potential des Knotens P invertiert und das invertierte Potential an das Gate des zweiten Schalttransistors anlegt. Es ist weiterhin möglich, ein externes Aktiv-Niedrigsteuersignal (active-low external control Signal) anstelle des zuvor erwähnten externen Aktiv-Hochsteuersignales S (active-high external control signal) S zu verwenden. Es ist weiterhin möglich, ein anderes Schaltelement zu verwenden, als einen P-Kanal- oder N-Kanal-Transistor.
Die vorliegende Erfindung ist nicht auf Halbleiterspeichereinrichtungen im Wafermaßstab beschränkt. Die Speicherchips 2 können durch funktionale Blöcke (Schaltkreisblöcke) ersetzt werden, die vorherbestimmte Funktionen erfüllen. Der DRAM 21 kann durch einen geeigneten internen Schaltkreis (Datenschaltkreis) ersetzt werden, der in einer vorherbestimmten Art und Weise arbeitet. In diesem Fall versorgt der zweite logische Schaltkreis 24 den internen Schaltkreis mit Daten und liest Daten aus ihm aus.
Die vorliegende Erfindung ist nicht auf die spezifischen beschriebenen Ausführungsformen beschränkt, und Variationen und Modifikationen von ihnen können durchgeführt werden, ohne den Schutzbereich der Erfindung zu verlassen, der durch die beigefügten Ansprüche definiert ist.

Claims

1. Eine Halbleitereinrichtung im Wafermaßstab, die eine Mehrzahl von Schaltkreisblöcken (2) umfaßt, die auf einem Wafer (1) ausgebildet sind, wobei ein jeder derartiger Schaltkreisblock (2) enthält:

einen Datenschaltkreis (11; 21);

ein Schaltmittel (QA), das zwischen dem genannten Datenschaltkreis und einer Stromversorgungsleitung (Vcc) der Einrichtung verbunden ist, und das in Antwort auf ein vorherbestimmtes Steuersignal (G; G1) schaltbar ist, von einem verbindenden Zustand, in dem der Datenschaltkreis durch das Schaltmittel mit der Leitung verbunden ist, zu einem isolierenden Zustand, in dem der Datenschaltkreis von der genannten Stromversorgungsleitung getrennt ist; und

ein logisches Steuerschaltkreismittel (12; 22, 24), das mit dem genannten Datenschaltkreis verbunden ist, um den Transfer von Daten zu / von dem genannten Datenschaltkreis zu steuern, und das betrieben werden kann, in Antwort auf ein externes Steuersignal (S), das an ihm angelegt werden kann, wenn festgestellt wird, daß der genannte Datenschaltkreis eine Fehlfunktion aufweist, um ein vorherbestimmtes logisches Signal zu erzeugen, das dazu führt, daß das genannte vorherbestimmte Steuersignal an das genannte Schaltmittel angelegt wird,

dadurch gekennzeichnet, daß jeder Schaltkreisblock (2) desweiteren ein Folgeschadensicherungsinittel (13; 23; 23A) enthält, das zwischen dem logischen Steuerschaltkreismittel und dem genannten Schaltmittel angeordnet ist, und das einen Hilfsstromkreis (F, R) enthält, der einen ersten Zustand aufweist, der einen derartigen Betrieb des logischen Steuerschaltkreismittels erlaubt, und der selektiv in einen zweiten Zustand geändert werden kann, so daß das genannte vorherbestimmte Steuersignal an das genannte Schaltmittel durch das genannte Folgeschadensicherungsmittel angelegt wird, wodurch der Fehler des genannten logischen Steuerschaltkreismittels überwunden wird, um das genannte vorherbestimmte logische Signal zu erzeugen.

2. Eine Halbleitereinrichtung im Wafermaßstab nach Anspruch 1, dadurch gekennzeichnet, daß das genannte Folgeschadensicherungsmittel ein logisches Ausgabemittel (13a; 13b; 23a; 23b; 23c, 23d) umfaßt, um einen logischen Pegel zu empfangen, der durch den Zustand des genannten Hilfsstromkreises (F, R) definiert wird, und einen logischen Pegel des genannten vorherbestimmten logischen Signales, das durch das genannten logische Steuerschaltkreismittel erzeugt worden ist, und zum Erzeugen des genannten vorherbestimmten Steuersignales (G; G1), das einen logischen Pegel basierend auf einer Kombination aus dem logischen Pegel aufweist, der durch den Zustand des genannten Hilfsstromkreises (F, R) definiert worden ist, und dem logischen Pegel des genannten vorherbestimmten logischen Signales, das durch das genannte logische Steuerschaltkreismittel erzeugt worden ist.

3. Eine Halbleitereinrichtung im Wafermaßstab nach Anspruch 2, dadurch gekennzeichnet, daß das genannte logische Ausgabemittel einen NICHT-UND-Schaltkreis (23a) umfaßt, der einen ersten Eingangsanschluß aufweist, der den logischen Pegel empfängt, der durch den Zustand des genannten Hilfsstromkreises (F, R) definiert worden ist, einen zweiten Eingangsanschluß, der den logischen Pegel des genannten vorherbestimmten logischen Signales empfängt, das von dem genannten logischen Steuerschaltkreismittel (22, 24) erzeugt worden ist, und einen Ausgangsanschluß, der das genannte vorherbestimmte Steuersignal ausgibt, das an das genannte Schaltmittel (QA) angelegt wird.

4. Eine Halbleitereinrichtung im Wafermaßstab nach Anspruch 2, dadurch gekennzeichnet, daß das genannte logische Ausgabemittel umfaßt:

einen Inverter (23d), der einen Eingangsanschluß aufweist, der den logischen Pegel empfängt, der durch den Zustand des genannten Hilfsstromkreises (F, R) definiert worden ist, und der gleichfalls einen Ausgangsanschluß aufweist; und

einen ODER-Schaltkreis (23c), der einen ersten Eingangsanschluß aufweist, der mit dem Ausgangsanschluß des genannten Inverters gekoppelt ist, einen zweiten Eingangsanschluß, der das vorherbestimmte logische Signal empfängt, das von dem genannten logischen Steuerschaltkreismittel (22, 24) erzeugt worden ist, und einen Ausgangsanschluß, der das genannte vorherbestimmte Steuersignal Gl ausgibt, das an das genannte Schaltmittel (QA) angelegt wird.

5. Eine Halbleitereinrichtung im Wafermaßstab nach einem der vorigen Ansprüche 2 bis 4, dadurch gekennzeichnet, daß

der genannte Hilfsstromkreis eine Reihenschaltung aus einem Sicherungselement (F) und einem Widerstand (R) umfaßt, wobei die genannte Reihenschaltung zwischen der genannten Stromversorgungsleitung (Vcc) und einer weiteren Stromversorgungsleitung (GND) der Einrichtung gekoppelt ist, so daß wenn die Einrichtung sich in Gebrauch befindet, der Zustand des genannten Hilfsstromkreises das Potential eines Verbindungsknotenpunktes (P) der genannten Reihenschaltung bestimmt, bei dem das genannte Sicherungselement und der genannte Widerstand miteinander in Reihe verbunden sind.

6. Eine Halbleitereinrichtung im Wafermaßstab nach einem der Ansprüche 1, 2, 3 und 5, dadurch gekennzeichnet, daß der genannte Hilfsstromkreis (F, R) zwischen der genannten Stromversorgungsleitung (Vcc) und dem genannten logischen Steuerschaltkreismittel (22, 24) verbunden ist, so daß das genannte Steuerschaltkreismittel mit elektrischem Strom über den genannten Hilfsstromkreis versorgt wird, wenn der Schaltkreis seinen genannten ersten Zustand einnimmt.

7. Eine Halbleitereinrichtung im Wafermaßstab nach Anspruch 1, die weiterhin zweite Schaltmittel (QB) umfaßt, um selektiv das genannte logische Steuerschaltkreismittel (22, 24) mit der genannten Stromversorgungsleitung (Vcc) in Antwort auf ein zweites Steuersignal (G2) zu verbinden,

worin das genannte Folgeschadensicherungsmittel (13; 23A) Mittel (13b; 23d) umfaßt zum Erzeugen des genannten zweiten Steuersignales in Abhängigkeit des Zustandes des genannten Hilfsstromkreises, so daß wenn der genannte Hilfsstromkreis seinen genannten zweiten Zustand einnimmt, das genannte zweite Steuersignal das genannte zweite Schaltmittel veranlaßt, das genannte logische Steuerschaltkreismittel von der genannten Stromversorgungsleitung (Vcc) zu trennen.

8. Eine Halbleitereinrichtung im Wafermaßstab nach Anspruch 7, dadurch gekennzeichnet, daß

9. Eine Halbleitereinrichtung im Wafermaßstab nach Anspruch 8, dadurch gekennzeichnet, daß das genannte Folgeschadensicherungsmittel (23A) einen Inverter (23d) umfaßt, der einen Eingangsanschluß aufweist, der mit dem genannten Verbindungsknotenpunkt (P) verbunden ist, sowie einen Ausgangsanschluß, der ein zweites Steuersignal (G2) ausgibt, das an das genannte zweite Schaltmittel (QB) angelegt wird.

10. Eine Halbleitereinrichtung im Wafermaßstab nach einem der vorigen Ansprüche, dadurch gekennzeichnet, daß das genannte logische Steuerschaltkreismittel eines jeden Schaltkreisblockes umfaßt:

erste logische Schaltkreismittel (22) zur Bildung einer Schnittstelle mit einem benachbarten Schaltkreisblock der genannten Mehrzahl und

zweite logische Schaltkreistmittel (24) zum Bereitstellen einer Schnittstelle zwischen dem genannten Datenschaltkreis (21) und dem genannten ersten logischen Schaltkreismittel (22) des betreffenden Blockes.

11. Eine Halbleitereinrichtung im Wafermaßstab nach Anspruch 7, dadurch gekennzeichnet, daß das genannte logische Steuerschaltkreismittel eines jeden Schaltkreismittels umfaßt:

erste logische Schaltkreismittel (22) zur Bildung einer Schnittstelle mit einem benachbarten Schaltkreisblock aus der genannten Mehrzahl; und

zweite logische Schaltkreismittel (24) zum Bereitstellen einer Schnittstelle zwischen dem genannten Datenschaltkreis (21) und dem genannten ersten logischen Schaltkreis (22) des betreffenden Blockes, und dadurch, daß:

das genannte Schaltmittel (QA) aus Anspruch 1 zwischen der genannten Stromversorgungsleitung (Vcc) und dem genannten zweiten logischen Schaltkreismittel (24) vorgesehen wird; und

das genannte zweite Schaltmittel (QB) zwischen der genannten Stromversorgungsleitung (Vcc) und dem genannten ersten logischen Schaltkreismittel (22) vorgesehen wird.

12. Eine Halbleitereinrichtung im Wafermaßstab nach einem der vorigen Ansprüche, dadurch gekennzeichnet, daß das genannte Schaltmittel aus Anspruch 1 einen P-Kanal-Transistor (QA) umfaßt der eine Source aufweist, die mit der genannten Stromversorgüngsleitung (Vcc) gekoppelt ist, einen Drain, der mit dem genannten Datenschaltkreis (11; 21) gekoppelt ist, und ein Gate, das das genannte vorherbestimmte Steuersignal (G; G1) empfängt.

13. Eine Halbleitereinrichtung im Wafermaßstab nach einem der vorigen Ansprüche, dadurch gekennzeichnet, daß das genannte Schaltmittel aus Anspruch 1 einen N-Kanal-Transistor (QA) umfaßt der einen Drain aufweist, der mit der genannten Stromversorgungsleitung (Vcc) gekoppelt ist, eine Source, die mit dem genannten Datenschaltkreis (11; 21) gekoppelt ist und ein Gate, das das genannte vorherbestimmte Steuersignal (G; G1) empfängt.

14. Eine Halbleitereinrichtung im Wafermaßstab nach einem der Ansprüche 7, 8, 9 und 11, dadurch gekennzeichnet, daß das genannte zweite Schaltmittel einen P-Kanal-Transistor (QB) aufweist, der eine Source aufweist, die mit der genannten Stromversorgüngsleitung (Vcc) gekoppelt ist, einen Drain, der mit dem genannten logischen Steuerschaltkreismittel (12, 22) verbunden ist, und ein Gate, das das genannte zweite Steuersignal (G2) empfängt.

15. Eine Halbleitereinrichtung im Wafermaßstab nach einem der vorigen Ansprüche, dadurch gekennzeichnet, daß der genannte Datenschaltkreis (11, 21) ein Speichermittel umfaßt um solche Daten zu speichern, die zu von dem genannten Datenschaltkreis transferiert werden.

16. Eine Halbleitereinrichtung im Waf ermaßstab nach Anspruch 15, dadurch gekennzeichnet, daß das genannte Speichermittel (11, 21) einen dynamischen Speicher mit wahlfreiem Zugriff umfaßt.

17. Eine Halbleitereinrichtung im Wafermaßstab nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß ein jeder der genannten Schaltkreisblöcke Speicherchips (2) umfaßt.

18. Eine Halbleitereinrichtung im Wafermaßstab nach einem der Ansprüche 5, 8 oder 9, dadurch gekennzeichnet, daß das Sicherungselement (11) einen Polysiliciumwiderstand umfaßt.