DE4129133C1 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiter-Speichervorrichtung und insbesondere auf eine Schaltung für das Ersetzen einer fehlerhaften Speicherzelle einer Halbleiter- Speichervorrichtung durch eine Reserve- bzw. Redundanzspeicherzelle.

Allgemein hat eine Halbleiter-Speichervorrichtung eine Vielzahl von in Zeilen und Spalten angeordneten Speicherzellen, wobei zum Erhöhen der Speicherkapazität mehr derartige Speicherzellen hinzugefügt werden. Das Vergrößern der Speicherkapazität steigert die Wahrscheinlichkeit, daß Speicherzellen fehlerhaft sind. Selbst wenn nur eine Speicherzelle fehlerhaft ist, kann der ganze Speicher nicht verwendet werden. Daraus folgt unvermeidbar, daß die Ausbeute hergestellter Halbleiter-Speichervorrichtungen schlechter wird, sobald die Speicherkapazität groß wird.

Infolgedessen werden zum Erhöhen der Ausbeute hergestellter Halbleiter-Speichervorrichtungen als Teil einer Standard- Speicherzellenanordnung Zeilen und Spalten einer Reserve- bzw. Redundanzzellenanordnung vorgesehen, so daß ein Speicherbaustein trotz bestehender fehlerhafter Speicherzellen verwendet werden kann. Die Ausbeute ist durch das Ersetzen von Teilen der fehlerhaften Zellenanordnung durch eine Spalte oder Zeile der Redundanzspeicherzellenanordnung verbessert. Derartige Speichervorrichtungen sind in der DE 37 24 509 beschrieben.

Das Redundanzverfahren besteht darin, an den zu der Normalspeicherzellenanordnung des Speicherbausteins benachbarten Anschlußstellen die einzusetzenden Redundanzspeicherzellen einzubauen. Wenn bei dem Schmelzen einer der Zeile oder Spalte einer fehlerhaften Zelle in der normalen Speicherzellenanordnung entsprechenden Metall- oder Polysilicium-Sicherung die Adresse einer fehlerhaften Zelle gewählt wird, wird die Funktion eines Adressendecodierers für eine normale Zeile oder Spalte unterbrochen und die Zeile oder Spalte einer Ersatz-Redundanzzelle gewählt.

Im allgemeinen besteht der Halbleiter-Speicherzellenaufbau, wie beispielsweise in dynamischen Schreib/Lesespeichern, entsprechend der Gestaltung und Zusammensetzung der Speicherzellenanordnung aus zwei Datentopologiezuständen. Das heißt, eine Hälfte der Speicherzellenanordnung hat den gleichen Ausgangsdatenzustand zum Lesen und Schreiben, während die andere Hälfte den komplementären Datenzustand annimmt.

Da die Redundanzspeicherzelle als ein Teil einer normalen Speicherzellenanordnung in der Umgebung einer normalen Speicherzellenanordnung gebildet und eingebaut ist, kann auf gleichartige Weise der Datentopologiezustand einer Zeile oder Spalte einer jeden Redundanzspeicherzelle auf einen der vorstehend genannten beiden Datentopologiezustände festgelegt werden. Wenn durch eine Reparatur die fehlerhafte normale Speicherzellenanordnung durch die Redundanzspeicherzellenanordnung ersetzt wird, werden gleichzeitig eine Zeile oder Spalte oder zwei, vier oder acht Zeilen oder Spalten ersetzt. Wenn ein derartiger Block eine Redundanzspeicherzellenanordnung, zwei Redundanzspeicherzellenanordnungen oder mehr bildet, wird die Redundanzspeicherzellenanordnung als Ersatz für die fehlerhafte Normalspeicherzellenanordnung zufallsverteilt eingesetzt, so daß der ursprüngliche Datenzustand und der Datenzustand der eingesetzten Redundanzzelle vertauscht sein können.

Falls ferner eine Redundanzspeicherzelle, die eingesetzt werden kann, entsprechend der Adresse der zu reparierenden bzw. zu ersetzenden Zelle zur Übereinstimmung des Datenzustandes festgelegt wird, ist der Wirkungsgrad der Redundanzzelle verringert. Falls andererseits die Redundanzspeicherzelle unabhängig von dem Datenzustand eingesetzt wird, sind die Datenzustände der Redundanzspeicherzelle und der dadurch ersetzten Normalspeicherzelle vertauscht.

Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiter- Speichervorrichtung mit einer Schaltung zu schaffen, die die Ausbeute an Speichervorrichtungen verbessert und die den Datenzustand einer als Ersatz eingesetzten Redundanzspeicherzelle dem Datenzustand einer Normalspeicherzelle angleicht, so daß der Wirkungsgrad der Redundanzspeicherzellen nicht verringert ist.

Die Aufgabe wird erfindungsgemäß mit einer Halbleiter- Speichervorrichtung mit den im Patentanspruch 1 aufgeführten Merkmalen gelöst.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen aufgeführt.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigt

Fig. 1 ein Ausführungsbeispiel für den Schaltungsaufbau zum Ersetzen fehlerhafter Speicherzellen einer erfindungsgemäßen Halbleiter-Speichervorrichtung durch eine Redundanzzellenanordnung,

Fig. 2 einen herkömmlichen Schaltungsaufbau für das Ersetzen von fehlerhaften Speicherzellen einer Halbleiter-Speichervorrichtung durch eine Redundanzzellenanordnung,

Fig. 3A und 3B Ausführungsbeispiele einer Datensteuerschaltung bei der Lese/Schreibfunktion von Redundanzzellenanordnungen gemäß Fig. 1 und

Fig. 4 ein weiteres Ausführungsbeispiel der Schaltung einer erfindungsgemäßen Halbleiter-Speichervorrichtung für das Ersetzen fehlerhafter Speicherzellen durch Redundanzzellen, die auf mehrere Zellenanordnungsblöcke aufgeteilt sind.

Als erstes wird zur Verdeutlichung der Erfindung eine Redundanzschaltung einer herkömmlichen Halbleiter-Speichervorrichtung beschrieben.

Fig. 2 zeigt eine Redundanzschaltung einer herkömmlichen Halbleiter-Speichervorrichtung, in der abwechselnd Normalspeicherzellen C1 und C2 mit komplementären Datenzuständen angeordnet sind und für das Ersetzen von fehlerhaften Normalspeicherzellen C1 und C2 Redundanzspeicherzellen R1 und R2 vorgesehen sind. Eine jede Speicherzelle ist mit einer Wortleitung, die durch einen Zeilenadressendecodierer angewählt wird, und mit einer Bitleitung verbunden, die durch einen Spaltenadressendecodierer angewählt wird. Jede Bitleitung ist auch über einen Eingabe/Ausgabe- bzw. I/O-Schalter in Form eines NMOS-Transistors, der durch den Spaltenadressendecodierer angesteuert ist, mit einer jeweiligen Eingabe/Ausgabe- bzw. I/O-Leitung verbunden. Wenn die Adresse einer fehlerhaften Normalspeicherzelle C1 oder C2 eingegeben wird, wird zum Ersetzen durch eine Redundanzspeicherzelle R1 oder R2 den I/O-Schaltern der Redundanzspeicherzelle R1 ein Redundanzeinschalttaktsignal REN1 bzw. den I/O-Schaltern der Redundanzspeicherzelle R2 ein Redundanzeinschalttaktsignal REN2 zugeführt. Falls die Normalspeicherzellen C1 und C2 nicht fehlerhaft sind, bleiben die Redundanzspeicherzellen R1 und R2 unbenutzt. Falls die Normalspeicherzelle C1 fehlerhaft ist, wird sie durch die Redundanzspeicherzelle R1 ersetzt, während die fehlerhafte Normalspeicherzelle C2 durch die Redundanzspeicherzelle R2 ersetzt wird. Falls zwei oder mehr Normalspeicherzellen C1 oder C2 fehlerhaft sind, kann eine Normalspeicherzelle C1 oder C2 durch eine Redundanzspeicherzelle R1 oder R2 ersetzt werden. Die nächste fehlerhafte Normalspeicherzelle C1 oder C2 müßte durch die Redundanzspeicherzelle R2 oder R1 ersetzt werden. Wenn dies geschieht, ist der Datenzustand der Redundanzspeicherzelle R2 oder R1 gegenüber dem Datenzustand der Normalspeicherzelle C1 oder C2 invertiert. Infolgedessen werden die in die eingesetzte Redundanzspeicherzelle R2 oder R1 einzuschreibenden oder aus dieser auszulesenden Daten gleich den invertierten Eingabe/Ausgabe-Daten.

Im Gegensatz zu der in Fig. 2 gezeigten herkömmlichen Halbleiter- Speichervorrichtung hat die in Fig. 1 gezeigte erfindungsgemäße Halbleiter-Speichervorrichtung eine Redundanzschaltung, die außer den Schaltungen für die Redundanzeinschalttaktsignale REN1 und REN2 zum Steuern der I/O-Schalter der Redundanzspeicherzellen R1 und R2 zwei Steuerschaltungen 10 für das Wechseln der Datenzustände der Redundanzspeicherzellen bei Erfordernis enthält. Die Schaltungen 10 sind folgendermaßen gestaltet:

Der Datenzustand einer Normalspeicherzelle kann vor deren Ersetzen durch eine Reserve- bzw. Redundanzspeicherzelle mittels eines Spaltenadressen-Eingabesignals CAi ermittelt werden, so daß dementsprechend entschieden werden kann, ob der Datenzustand der eingesetzten Redundanzspeicherzelle mit demjenigen der zu ersetzenden Zelle übereinstimmt oder nicht. Wenn in der normalen Speicherzellenanordnung das Spaltenadressen-Eingabesignal CAi niedrigen Pegel hat, ist der Datenzustand einer Normalspeicherzelle C1 gewählt, während bei hohem Pegel des Spaltenadressen-Eingabesignals CAi der Datenzustand einer Normalspeicherzelle C2 gewählt ist.

Wenn das Redundanzeinschaltsignal REN1 aus einer Schaltung 20 den hohen Pegel annimmt, wodurch eine Redundanzspeicherzelle R1 für den Einsatz bestimmt ist, und wenn das invertierte Spaltenadressen-Eingabesignal hohen Pegel hat, wird zur Anpassung an den Datenzustand der Normalspeicherzelle C1 die Redundanzspeicherzelle R1 gewählt. Wenn im Gegensatz dazu das inverse Spaltenadressen-Eingabesignal niedrigen Pegel hat, werden die Datenzustände vertauscht. Wenn in der komplementären Schaltung das Redundanzeinschaltsignal REN2 aus der Schaltung 30 den hohen Pegel annimmt, was das Ersetzen durch eine Redundanzspeicherzelle R2 bestimmt, wird die gleiche logische Funktion an dem Spaltenadressen- Eingabesignal CAi ausgeführt.

UND-Glieder 40 und 50 bestimmen, daß dann, wenn das betreffende Redundanzeinschaltsignal und das betreffende Spaltenadressen- Eingabesignal hohen Pegel haben, der Datenzustand der Ersatzzelle zu invertieren ist, während dann, wenn das Ausgangssignal des UND-Gliedes 40 oder 50 den niedrigen Pegel annimmt, der Datenzustand unverändert bleibt. Infolgedessen kann der Zustand der zu schreibenden oder zu lesenden Eingabe/ Ausgabe-Daten I/O unter Anwendung der UND-Verknüpfung des jeweiligen Redundanzeinschaltsignals mit dem betreffenden Spaltenadressen-Eingabesignal gesteuert werden.

Während Lesevorgängen verbindet das Ausgangssignal des UND- Gliedes 40 (oder 50) eine Redundanz-Lesedaten-Steuerschaltung 60 (oder 70) zur Steuerung der Ausgabedaten mit dem Ausgang einer Dateneingabetreiber- und Leseverstärkerschaltung 100 (oder 110). Während Schreibvorgängen verbindet das Ausgangssignal des UND-Gliedes 40 (oder 50) eine Redundanz- Schreibdaten-Steuerschaltung 80 (oder 90) zum Steuern von Eingabedaten mit dem Eingangsanschluß der Dateneingabetreiber- und Leseverstärkerschaltung 100 (oder 110) für das Steuern der Dateneingabe. Auf diese Weise können die einzuschreibenden oder auszulesenden Daten einer Redundanzspeicherzelle derart gesteuert werden, daß sie mit denjenigen der normalen Speicherzelle übereinstimmen.

Fig. 3A zeigt eine Ausführungsform der in Fig. 1 gezeigten Schaltungen 10, deren Funktion nun ausführlich beschrieben wird.

Wenn in der Schaltung nach Fig. 3A das entsprechende Redundanzeinschaltsignal REN1 (oder REN2) und das entsprechende Spaltenadressen-Eingabesignal (oder CAi) beide hohen Pegel haben, werden CMOS-Übertragungsschaltglieder bzw. CMOS-Schalter 120 durchgeschaltet, so daß von Eingangsdatenanschlüssen und Din zugeführte Signale jeweils direkt zu Eingangsdatenanschlüssen bzw. Din′ übertragen werden und von Ausgangsdatenanschlüssen und Dout zugeführte Signale jeweils direkt zu Ansgangsdatenanschlüssen bzw. Dout′ übertragen werden. Falls das Redundanzeinschaltsignal REN1 (oder REN2) den hohen Pegel hat, während das entsprechende Spaltenadressen-Eingabesignal (oder CAi) niedrigen Pegel hat, werden CMOS-Schalter 130 durchgeschaltet, so daß von den Eingangsanschlüssen und Din und den Ausgangsdatenanschlüssen und Dout her jeweils invertierte Signale zu den Eingangsdatenanschlüssen und Din′ bzw. zu den Ausgangsdatenanschlüssen und Dout′ übertragen werden.

Die Fig. 3B zeigt eine andere Ausführungsform der in Fig. 1 gezeigten Schaltungen 10, die nachfolgend beschrieben wird.

Falls in der Schaltung nach Fig. 3B das entsprechende Redundanzeinschaltsignal REN1 (oder REN2) und das betreffende Spaltenadressen-Eingabesignal (oder Cai) beide hohen Pegel haben, geben XNOR-Glieder bzw. Äquivalenzglieder 140 die von den Eingangsdatenanschlüssen und Din und den Ausgangsdatenanschlüssen und Dout zugeführte Daten jeweils im gleichen Zustand an die Eingangsdatenanschlüsse und Din′ bzw. die Ausgangsdatenanschlüsse und Dout′ ab. Wenn das entsprechende Spaltenadressen-Eingabesignal (oder CAi) niedrigen Pegel annimmt, invertieren die Äquivalenzglieder 140 die vorstehend genannten Signale, um den Redundanz-Schreib/Lesedaten-Steuerschaltungen Daten der richtigen Topologie bzw. Daten mit dem richtigen Pegel zu liefern.

Das heißt, die Schaltungen gemäß Fig. 3A und 3B zeigen für gegebene Eingangsdatenzustände die gleichen Ausgangssignale. Bei dem Schaltungsaufbau nach der Fig. 3A werden jedoch die CMOS-Schalter verwendet, mit denen Verzögerungszeiten auf ein Mindestmaß herabgesetzt werden können, wobei infolge eines einfacheren Aufbaus eine kleinere Chipfläche als die Fläche für die Schaltung nach Fig. 3B benötigt wird.

In Fig. 4 ist ein Ausführungsbeispiel für die Schaltungen 10 nach Fig. 1 dargestellt, das für eine Speicheranordnung vorgesehen ist, die in mehrere Zellenanordnungsblöcke unterteilt ist. Zum Ansteuern von Redundanzspeicherzellen mit gemeinsamen Zellengestaltungszuständen bezüglich der Daten ist der Ausgang eines ODER-Gliedes 150 für die ODER-Verknüpfung von Redundanzeinschaltsignalen REN1, REN3, REN5 und REN7 für die gleichen Daten-Zellengestaltungszustände (oder von Signalen REN2, REN4, REN6 und REN8 in der anderen Schaltung 10) mit einem Eingang des UND-Gliedes 40 nach Fig. 1 verbunden. Falls irgendeines der Redundanzeinschaltsignale den hohen Pegel hat, nimmt das Ausgangssignal des ODER- Gliedes 150 den hohen Pegel an, was das Steuern der Schreib/ Lesedaten gemäß dem Spaltenadressen-Eingabesignal (oder CAi) ermöglicht.

Es ist infolgedessen möglich, für die erfindungsgemäße Halbleiter-Speichervorrichtung die Herstellungsausbeute dadurch zu erhöhen, daß die aus der Redundanzspeicherzelle auszulesenden oder in diese einzuschreibenden Daten auch dann gleich den aus der Redundanzspeicherzelle auszulesenden oder in diese einzuschreibenden gemacht werden, wenn der Datenzustand der fehlerhaften Normalspeicherzelle von demjenigen der als Ersatz verwendeten Redundanzspeicherzelle verschieden ist.

Claims (16)

1. Halbleiter-Speichervorrichtung, die
eine Vielzahl von Normalspeicherzellenanordnungen mit einem ersten und einem zweiten Datenzustand,
eine Vielzahl von Redundanzspeicherzellenanordnungen mit einem ersten und einem zweiten Datenzustand für das Ersetzen der Normalspeicherzellenanordnungen,
eine Vielzahl von Eingabe/Ausgabeleitungen für das Übertragen von Eingabe/Ausgabedaten zu/aus den Speicherzellenanordnungen und
eine Vielzahl von komplementären Eingabe/Ausgabeleitungen für das Übertragen komplementärer Eingabe/Ausgabedaten zu/aus den Speicherzellenanordnungen aufweist, wobei
eine Vielzahl von ersten Steuersignalen für das Ersetzen einer fehlerhaften Normalspeicherzellenanordnung mit dem ersten Datenzustand durch eine Redundanzspeicherzellenanordnung mit dem ersten Datenzustand vorgesehen ist und
eine Vielzahl von zweiten Steuersignalen für das Ersetzen einer fehlerhaften Normalspeicherzellenanordnung mit dem zweiten Datenzustand durch eine Redundanzspeicherzellenanordnung mit dem zweiten Datenzustand vorgesehen ist, gekennzeichnet durch
eine Steuerschaltung (10), die dann, wenn die fehlerhafte Normalspeicherzellenanordnung (C1) mit dem ersten Datenzustand durch die Redundanzspeicherzellenanordnung (R2) mit dem zweiten Datenzustand ersetzt wird oder die fehlerhafte Normalspeicherzellenanordnung (C2) mit dem zweiten Datenzustand durch die Redundanzspeicherzellenanordnung (R1) mit dem ersten Datenzustand ersetzt wird, die komplementären Eingabe/Ausgabedaten zu den Eingabe/Ausgabeleitungen und die Eingabe/Ausgabedaten zu den komplementären Eingabe/Ausgabeleitungen überträgt.

2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung (10) aus einer ersten Steuerschaltung für das Steuern der Eingabe/Ausgabedaten der Redundanzspeicherzellenanordnungen (R1) mit dem ersten Datenzustand und einer zweiten Steuerschaltung für das Steuern der Eingabe/Ausgabedaten der Redundanzspeicherzellenanordnungen (R2) mit dem zweiten Datenzustand besteht.

3. Speichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die erste Steuerschaltung
ein erstes Steuerschaltglied (40) für die Eingabe eines durch UND-Verknüpfung des ersten Steuersignals (REN1) und eines invertierten Adressensignals () erzeugten Signals,
eine erste Einrichtung (80) zum invertierten Übertragen von ersten Eingabedaten (Din1) und invertierten ersten Eingabedaten () im Ansprechen auf das Ausgangssignal des ersten Steuerschaltgliedes und
eine zweite Einrichtung (60) zum invertierten Übertragen von ersten Ausgabedaten (Dout1) und invertierten ersten Ausgabedaten () im Ansprechen auf das Ausgangssignal des ersten Steuerschaltgliedes aufweist.

4. Speichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß das erste Steuerschaltglied ein UND-Glied (40) ist.

5. Speichervorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Ausgangssignale der ersten Einrichtung (80) zu den Eingabe/Ausgabeleitungen und den komplementären Eingabe/Ausgabeleitungen übertragen werden und deren Ausgangssignale zu der zweiten Einrichtung (60) übertragen werden.

6. Speichervorrichtung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß die erste Einrichtung (80) zwei erste CMOS-Schalter, die durch das Ausgangssignal des ersten Steuerschaltgliedes (40) eingeschaltet werden, und zwei zweite CMOS-Schalter aufweist, die durch das invertierte Ausgangssignal des ersten Steuerschaltgliedes eingeschaltet werden, um dadurch die eingegebenen Daten unverändert weiterzugeben.

7. Speichervorrichtung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß die erste Einrichtung (80) aus einem ersten Äquivalenzglied, das das Ausgangssignal des ersten Steuerschaltgliedes (40) und die ersten Eingabedaten (Din1) aufnimmt, und einem zweiten Äquivalenzglied besteht, das das Ausgangssignal des ersten Steuerschaltgliedes und die invertierten ersten Eingabedaten () aufnimmt.

8. Speichervorrichtung nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, daß die zweite Einrichtung (60) zwei dritte CMOS-Schalter, die durch das Ausgangssignal des ersten Steuerschaltgliedes (40) eingeschaltet werden, und zwei vierte CMOS-Schalter aufweist, die durch das invertierte Ausgangssignal des ersten Steuerschaltgliedes eingeschaltet werden, um dadurch die Daten vor der Ausgabe zu invertieren.

9. Speichervorrichtung nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, daß die zweite Einrichtung (60) aus einem dritten Äquivalenzglied, das das Ausgangssignal des ersten Steurschaltgliedes (40) und die ersten Ausgabedaten (Dout1) aufnimmt, und einem vierten Äquivalenzglied besteht, das das Ausgangssignal des ersten Steuerschaltgliedes und die invertierten ersten Ausgabedaten () aufnimmt.

10. Speichervorrichtung nach einem der Ansprüche 2 bis 9, dadurch gekennzeichnet, daß die zweite Steuerschaltung
ein zweites Steuerschaltglied (50) für die Eingabe eines durch UND-Verknüpfung des zweiten Steuersignals (REN2) und des Adressensignals (CAi) erzeugten Signals,
eine dritte Einrichtung (90) zum invertierten Übertragen von zweiten Eingabedaten (Din2) und invertierten zweiten Eingabedaten () im Ansprechen auf das Ausgangssignal des zweiten Steuerschaltgliedes und
eine vierte Einrichtung (70) zum invertierten Übertragen von zweiten Ausgabedaten (Dout2) und invertierten zweiten Ausgabedaten () im Ansprechen auf das Ausgangssignal des zweiten Steuerschaltgliedes aufweist.

11. Speichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß das zweite Steuerschaltglied ein UND-Glied (50) ist.

12. Speichervorrichtung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die Ausgangssignale der dritten Einrichtung (90) zu den Eingabe/Ausgabeleitungen und den konmplementären Eingabe/Ausgabeleitungen übertragen werden, deren Ausgangssignale zu der vierten Einrichtung (70) übertragen werden.

13. Speichervorrichtung nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, daß die dritte Einrichtung (90) zwei fünfte CMOS-Schalter, die durch das Ausgangssignal des zweiten Steuerschaltgliedes (50) eingeschaltet werden, und zwei sechste CMOS-Schalter aufweist, die durch das invertierte Ausgangssignal des zweiten Steuerschaltgliedes eingeschaltet werden, wodurch die Eingabedaten unverändert weitergeleitet werden.

14. Speichervorrichtung nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, daß die dritte Einrichtung (90) aus einem fünften Äquivalenzglied, das das Ausgangssignal des zweiten Steuerschaltgliedes (50) und die zweiten Eingabedaten aufnimmt, und einem sechsten Äquivalenzglied besteht, das das Ausgangssignal des zweiten Steuerschaltgliedes und die invertierten zweiten Eingabedaten aufnimmt.

15. Speichervorrichtung nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet, daß die vierte Einrichtung (70) zwei siebte CMOS-Schalter, die durch das Ausgangssignal des zweiten Steuerschaltgliedes (50) eingeschaltet werden, und zwei achte CMOS-Schalter aufweist, die durch das invertierte Ausgangssignal des zweiten Steuerschaltgliedes eingeschaltet werden, wodurch invertierte Daten übertragen werden.

16. Speichervorrichtung nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet, daß die vierte Einrichtung (70) aus einem siebten Äquivalenzglied, das das Ausgangssignal des zweiten Steuerschaltgliedes (50) und die zweiten Ausgabedaten aufnimmt, und einem achten Äquivalenzglied besteht, das das Ausgangssignal des zweiten Steuerschaltgliedes und die invertierten zweiten Ausgabedaten aufnimmt.