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KR910007134A - 페일-세이프(fail-safe) 회로를 갖는 웨이퍼 스캐일 반도체 장치 - Google Patents

페일-세이프(fail-safe) 회로를 갖는 웨이퍼 스캐일 반도체 장치 Download PDF

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KR910007134A
KR910007134A KR1019900014807A KR900014807A KR910007134A KR 910007134 A KR910007134 A KR 910007134A KR 1019900014807 A KR1019900014807 A KR 1019900014807A KR 900014807 A KR900014807 A KR 900014807A KR 910007134 A KR910007134 A KR 910007134A
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circuit
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semiconductor device
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wafer scale
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다께오 다떼마쓰
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후지쓰 가부시끼가이샤
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Abstract

내용 없음

Description

페일 - 세이프(fail - safe)회로를 갖는 웨이퍼 스캐일 반도체장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 첫번째 바람직한 실시예에 따른 웨이퍼상에 형성된 메모 리 칩의 윤곽을 나타낸 블록도.
제3도는 제2도에 되한 구조의 좀더 상세한 블록도.

Claims (20)

  1. 웨이퍼 스캐일 반도체 장치에 있어서, 웨이퍼, 상기 웨이퍼 상에 형성되고, 내부회로(11,12)를 갖는 다수의 기능블록(2)을 포함하고, 제어신호(G, G1)에 의하여 전원선(Vcc)에 상기 내부회로를 선택적으로 접속하기 위한 스위칭 수단(QA), 상기 내부회로에 데이타를 공급하고, 상기 내부 회로로 부터 데이타를 읽어내고, 상기 스위칭 수단을 제어하기 위해 사용된 논리 신호를 발생시키기 위하여 상기내부회로에 결합된 제어 논리회로 수단(12, 22, 24), 상기 제어 논리회로 수단이 동작하지 않는 것을 도시한 상태를 회로 소자가 지닐때 페일 세이프 수단이 논리 신호에 관계없는 전원선으로 부터 상기 스위칭 수단을 상기 내부회로에 접속하도록 지시하는 상기 제어신호를 출력하도록 상기 회로 소자의 상태와 상기 논리 신호로부터 상기 제어 신호를 발생시키기 위하여 상기 제어 논리회로가 동작하는지 않하는지를 보인 상태를 지니는 회로소자(F, G)를 포함하고 상기 스위칭 수단과 상기 제어 논리회로 수단에 결합된 페일 세이프 수단(13, 23, 23A)으로 이루어진 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  2. 청구범위 제1항에 있어서, 상기 페일 세이프 수단이 상기 회로소자의 상태에 의해 규정되는 논리레벨을 수신하기 위한 논리 출력수단(13a, 13b)과 상기 회로소자(F, R)의 상태에 의해 규정되는 논리 레벨의 조합을 기초로 한 논리레벨을 갖는 상기 제어신호를 발생시키고, 상기 제어 논리회로 수단에 의해 발생된 상기 논리회로(G, G1)의 논리레벨로 이루어진 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  3. 청구범위 제2항에 있어서, 상기 논리출력 수단이 상기 회로소자(F, R)의 상태에 의해 규정되는 논리 레벨을 수신하는 첫번째 입력단자, 상기 제어 논리회로 수단에 의해 발생되는 상기 논리 신호의 논리 레벨을 수신하는 두번째 입력단자. 상기 스위칭 수단에 공급되는 상기 제어신호(G, G1)를 출력하는 출력단자를 갖는 NAND회로(23a)로 이루어진 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  4. 청구범위 제2항에 있어서, 상기 논리출력 수단이 출력단자와 상기 회로소자의 상태에 의해 규정되는 논리레벨을 수신하는 입력단자를 갖는 인버터(23d), 상기 인버터의 출력단자에 결합되는 첫번째 입력단자, 상기 제어 논리회로 수단에 의해 발생되는 상기 논리신호를 수신하는 두번째 입력단자, 상기 스위칭 수단에 공급되는 상기 제어신호를 출력하는 출력단자를 갖는 OR회로(23c)로 이루어진 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  5. 청구범위 제2항 내지 제4항중 어는 한 항에 있어서, 상기 회로 소자가 상기 전원선(Vcc)과 다른 전원선(GND)사이에서 결합되고, 퓨즈 소자(F)와 저항(R)의 직렬회로, 상기 퓨즈 소자와 상기 저항이 직렬로 접속되는 접속점(P)의 전위에 대응하는 상기 회로소자의 상태로 된 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  6. 청구범위 제5항에 있어서, 상기 퓨즈 소자(F)가 상기 제어 논리회로 수단이 동작하지 않는 경우에 용해되는 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  7. 청구범위 제1, 2, 3, 5, 6항중 어느 한항에 있어서, 상기 회로소자(F,R)가 상기 전원선(Vcc)과 상기 제어 논리 회로 수단 사이에서 접속되므로 상기 제어논리 회로 수단이 상기 회로 소자를 거쳐 전력으로 공급되는 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  8. 청구범위 제1항에 있어서, 두번째 제어신호(G2)에 응하여 상기 전원선 (Vcc)에 상기 제어 논리회로 수단을 선택적으로 접속하기 위한 두번째 스위칭 수단(QB)으로 이루어지고, 여기서 상기 페일 세이프 수단이 상기 회로소자의 상태로 부터 상기 두번째 제어신호를 발생하기 위한 수단으로 이루어졌으므로 상기 제어 논리회로 수단이 부전기능임을 도시한 상태를 상기 회로 소자가 지닐때, 상기 두번째 제어신호가 상기 전원선으로 부터 상기 제어 논리 회로 수단에 상기 두번째 스위칭 수단을 접속하도록 지시하는 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  9. 청구범위 제8항에 있어서, 상기 회로 소자가 상기 전원선(Vcc)과 다른 전원선(GND)사이에서 결합되고, 퓨즈소자(F)와 저항(R)의 직렬회로, 상기 퓨즈소자가 상기 저항이 직렬로 접속되는 접속점(P)의 전위에 대응하는 상기 회로수자의 상태로 된 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  10. 청구범위 제9항에 있어서, 상기 페일 세이프 수단이 상기 접속점(P)에 접속된 입력단자, 상기 두번째 스위칭 수단(Q8)에 공급되는 상기 두번째 제어신호(G2)를 출력하는 출력단자를 갖는 인버터(23d)로 이루어진 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  11. 청구범위 제11항 내지 제10항중 어느 한항에 있어서, 상기 제어 논리회로 수단이 하나의 상기 기능블록인 인접 기능블록으로 접속하기 위한 첫번째 논리회로수단(22), 상기 내부회로와 상기 첫번째 논리회로 수단사이에 인터페이스를 제공하기 위한 두번째 논리회로 수단(23)으로 이루어진 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  12. 청구범위 제8항에 있어서, 상기 제어 논리회로 수단이 하나의 상기 기능 블록인 인접기능 블록으로 접속하기 위한 첫번째 논리회로 수단(22), 상기 내부 회로와 상기 첫번째 논리회로 수단 사이에 인터페이스를 제공하기 위한 두번째 논리회로 수단(23), 상기 전원선과 상기 두번째 논리회로 수단 사이에 제공되는 상기 스위칭 수단(QA), 상기 전원선과 상기 첫번째 논리회로 수단 사이에 제공되는 상기 두번째 스위칭 수단(QB)으로 이루어진 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  13. 청구범위 제1항 내지 제12항중 어느 한항에 있어서, 상기 수위칭 수단이 상기 전원선(Vcc)에 결합된 소오스, 상기 내부회로(11, 21)에 결합된 드레인, 상기 제어 신호(G, G1)를 수신하는 게이트로 이루어진 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  14. 청구범위 제1항 내지 제12항중 어느 한항에 있어서, 상기 스위칭 수단이 상기 전원선(Vcc)에 결합된 드레인, 상기 내부회로(11, 21)에 결합된 소오스, 상기 제어 신호(G, G1)를 수신하는 게이트를 갖는 N채널 트랜지스터(QA)로 이루어진 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  15. 청구범위 제8, 9, 10, 12중 어느 한항에 있어서, 상기 두번째 스위칭 수단이 상기 전원선(Vcc)에 결합된 소오스, 상기 제어회로 수단(12, 22)에 결합된 드레인, 상기 두번째 제어 신호(G2)를 수신하는 게이트를 갖는 P채널 트랜지스터(QB)로 이루어진 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  16. 청구범위 제1항 내지 제15항중 어느 한항에 있어서, 상기 내부회로(11, 21)가 상기 데이타를 기억하기 위한 기억수단으로 이루어진 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  17. 청구범위 제1항 내지 제16항중 어느 한항에 있어서, 상기 제어논리회로 수단(12, 23, 24)이 외부 제어신호(S)에 응하여 상기 논리회로를 발생하는 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  18. 청구범위 제5, 6, 9, 10항중 어느 한항에 있어서, 상기 퓨즈소자(F)가 폴리 실리콘 저항으로 된 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  19. 청구범위 제1항 내지 제18항중 어느 한항에 있어서, 각각의 상기 기능블록이 메모리 칩(2)으로 이루어진 것을 특징으로 하는 웨이퍼 스캐일 반도체 장치.
  20. 청구범위 제16항에 있어서, 상기 기억수단(11, 21)이 DRAM으로 이루어진 것을 특징으로 하는 웨이퍼 스캐일 .
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900014807A 1989-09-19 1990-09-19 페일-세이프(fail-safe) 회로를 갖는 웨이퍼 스캐일 반도체장치 Expired - Fee Related KR940002764B1 (ko)

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