DE3887823T2 - Halbleiterspeicher. - Google Patents

Description

• Die Erfindung betrifft Halbleiterspeicher, spezieller Halbleiterspeicher vom Typ dynamischer Direktzugriffsspeicher (nachfolgend mit DRAM abgekürzt), die aus Kapazitätsspeicherzellen bestehen.
• Das Speichervermögen von DRAMS, die an vorderster Front des Wettbewerbs nach höherer Integration stehen, hat in den letzten drei Jahren ein Wachstum um den Faktor 4 gezeigt. Derzeit werden hauptsächlich DRAMS von 256 Kb (Kilobit) und ein 1 Mb (Megabit) erzeugt, wobei sich DRAMS von 4 Mb in der Entwicklung befinden. Es wird erwartet, daß DRAMS mit noch größerem Speichervermögen, wie DRAMS von 16 Mb und 64 Mb in naher Zukunft fortlaufend entwickelt werden. Bei derzeit hergestellten DRAMS wird 1 Bit in einer Speicherzelle gespeichert, die einen einzelnen Transistor (Durchlaßtransistor) und einen einzelnen Kondensator aufweist. Eine einzelne Zelle der derzeit in Entwicklung befindlichen DRAMS von 4 Mb weist eine Fläche der Größenordnung von etwa 10 um² auf. Mit zunehmendem Speichervermögen wird die Zellenfläche allmählich auf 5 um² (16 Mb) und dann auf 2,5 um² (64 Mb) verkleinert werden. Um strahlungsinduzierte Fehler zu vermeiden, muß jedoch eine Ladung von 200 fc (Femtocoulomb) oder eine noch größere Ladung im Kondensator jeder Zelle abgespeichert werden, und die Kapazität jeder Zelle muß auf einem Wert von 40 fF (Femtofarad) gehalten werden.
• Im Fall eines DRAN von 4 Mb ist es nicht möglich, eine Kapazität wie die oben angegebene alleine auf der Siliziumwaferoberfläche zu erhalten. Daher wird der Kondensator in Gräben ausgebildet, die jeweils eine Tiefe von 2 um-8 um aufweisen und in der Siliziumwaferoberfläche ausgebildet sind.
• Mehrere DRAM-Zellstrukturen wurden unter Verwendung solcher Gräben vorgeschlagen.
• Im allgemeinen sollte beim Entwickeln von DRAM-Speicherzellen eine Kapazität so groß wie möglich im verfügbaren Oberflächenbereich erzielt werden, ohne den Durchlaßtransistor in jeder Zelle und die Zelle/Zelle-Isoliereigenschaft zu stören. Theoretische mögliche Verfahren zum Erhöhen der Kapazität liegen darin, daß Dielektrum zwischen den Elektroden dünner auszubilden oder Materialien mit höherer Dielektrizitätskonstante als sie die derzeit verwendeten aufweisen, zu verwenden, um dadurch die Kapazität pro Einheitsfläche zu vergrößern. Derzeit sind jedoch die für praktische Verwendung geeigneten Materialien auf einen SiO&sub2;-Film oder einen SiO&sub2;/Si&sub3;N&sub4;-Verbundfilm begrenzt, und maximal kann zuverlässig ein Kondensator erhalten werden, der einem 100 Å dicken SiO&sub2;-Film entspricht. Demgemäß beträgt die Kapazität eines Kondensators pro Einheitsfläche ungefähr 3,5 fF/um² und demgemäß ist ein Kondensator mit einer Elektrodenfläche von ungefähr 11,4 um² erforderlich, um eine Kapazität von 40 fF aufrecht zu erhalten.
• Verschiedene Zellstrukturen wurden zum Ausbilden eines Kondensators mit einer Elektrodenfläche größer als 10 um² in einer Zelle mit einer Oberfläche von nur etwa 10 um² vorgeschlagen.
• Genauer gesagt, wurde eine Zellstruktur vorgeschlagen, die als sogenannte Grabentransistorzelle (TTC) bezeichnet wird, die einen Kondensator aufweist, der im unteren Abschnitt eines Grabens ausgebildet ist, und einen vertikalen Durchlaßtransistor, der im oberen Bereich des Grabens ausgebildet ist (siehe IEEE IEDM: International Electron Devices Meeting, Transactions, S. 714, Dezember 1985). Diese Zellenstruktur weist die folgenden Vorteile auf: sie macht eine für den Durchlaßtransistor und Bitleitungskontaktlöcher erforderliche Fläche überflüssig, sie wird durch einen Effekt in Zusammenhang mit einem kurzen oder engen Kanal für den Durchlaßtransistor weniger beeinflußt, es besteht keine Gefahr für einen Durchschlag zwischen den Gräben, und sie ist sehr widerstandsfähig gegen durch α-Teilchen induzierte Fehler. Jedoch weist die vorgeschlagene Zellstruktur die folgenden Nachteile auf: sie erfordert die Verwendung eines teuren p/p&spplus;-Epitaxiewafers und auch die Ausbildung sehr tiefer Gräben in diesem Wafer, was zu sehr komplizierten Herstellschritten führt. Ferner kann sie keine (1/2)-Vcc-Anordnung verwenden, die zum Verbessern der Zuverlässigkeit eines Isolierfilms im Kondensator wirksam ist.
• Es würde auch eine als BSE (Buried/Storage Electrode Cell = vergrabene Speicherelektrodenzelle) bezeichnete Zellstruktur vorgeschlagen (siehe IEEE IEDM, Transactions, S. 710, Dezember 1985). Bei dieser Zellstruktur sind ein Kondensator und ein Durchlaßtransistor in einer koplanaren Fläche ausgebildet. Da die BSE-Struktur wie auch die obige TTC-Struktur ein p/p&spplus;-Epitaxiesubstrat verwendet, weist die BSE-Struktur den Vorteil keiner Wechselwirkung zwischen den Kondensatoren sowie eine große Widerstandsfähigkeit gegen α-Strahlung usw. auf, während sie die Nachteile erhöhter Kosten und fehlender Verträglichkeit für die (1/2)-Vcc-Anordnung usw. aufweist. Darüber hinaus sind die BSE-Herstellschritte einfacher als diejenigen bei der TTC-Struktur. Da jedoch die für den Kondensator zur Verfügung stehende Fläche sehr klein ist, wird erwartet, daß BSE für höhere Integrationsdichten wie 16 Mb und 64 Mb nicht verwendet wird.
• So weisen die TTC- und die BSE-Struktur wegen der Verwendung des p/p&sbplus;-Epitaxiesubstrats und der Verwendung des p&spplus;-Bereichs des Substrats als plattenförmige Elektrode des Kondensators die Vorteile keiner merklichen Wechselwirkung zwischen den Kondensatoren sowie eine hohe Widerstandsfähigkeit gegen α-Strahlung usw. auf, während sie die Nachteile erhöhter Kosten und keiner Verträglichkeit mit der (1/2)-Vcc-Anordnung usw. aufweisen. Ferner weisen diese Arten von Zellen Nachteile auf, wenn versucht wird, die Kapazität im Graben zu erhöhen, da der Kondensatorgraben in der Mitte jeder Zelle angeordnet ist und ein Isolierbereich die Außenseite des Kondensatorgrabens umgibt, woraus eine Struktur herrührt, bei der der Umfang des Kondensatorgrabens kürzer als derjenige der Zelle ist. Wegen des Herstellprozesses müssen die Seitenwände des Grabens etwas geneigt sein und aus dieser Notwendigkeit heraus wird der Graben V-förmig. Bei dieser Struktur ist daher die Seitenfläche des Grabens selbst dann nicht erhöht, wenn ein tieferer Graben ausgebildet wird, und die Kapazität kann nicht proportional zur Tiefe des Grabens erhöht werden.
• Aus diesem Grund ist es erforderlich, den Umfang des Grabens so lang wie möglich zu machen, um einen Kondensator mit der größten realisierbaren Kapazität auf begrenzter Fläche auszubilden. Zu diesem Zweck ist es von Vorteil, einen Graben um die Zelle herum auszubilden und den Zellenisolierbereich und den Kondensatorbereich innerhalb des Grabens auszubilden.
• Es wurde eine dieser Arten von Zellen, nämlich eine FCC (Folded Capacitor Cell = Faltkondensatorzelle) vorgeschlagen (siehe IEEE IEDM, Transactions, S. 244, Dezember 1984). Bei dieser Zellenstruktur ist, obwohl der Umfang des Kondensatorabschnitts nahezu mit demjenigen bei der BSE-Struktur vergleichbar ist, der Graben V-förmig und dies weist den Vorteil auf, daß die Seitenfläche des Grabens mit größerer Tiefe zunimmt. Jedoch bestehen immer noch Schwierigkeiten bei den verschiedenen Herstellprozessen wie beim Zelle/Zelle-Isolierverfahren am Grabenboden, einem Fremdstoffimplantierverfahren in die Grabenseitenwand usw. und es besteht auch die Tatsache, daß geringere Widerstandsfähigkeit gegen α-Strahlung besteht als bei der Zelle vom BSE-Typ.
• Es wurde auch eine Zellstruktur vorgeschlagen, wie sie in Fig. 7 dargestellt ist, die IVEC genannt wird (Isolation Merged Vertical Capacitor Cell) (siehe IEEE IEDM, Transactions, S. 240, Dezember 1984). In Fig. 7 sind Gräben 43, 43', 43'' so ausgebildet, daß sie speicherzellenbereiche 42 und 42' eines Siliziumsubstrats 41 umgeben, und Kondensatorelektroden 46 und 46', die mit Drainbereichen 45 und 45? von Durchlaßtransistoren über Isolierfilme (SiO&sub2;-Filme) 44, 44' und 44'' verbunden sind, sind in den Gräben 43, 43' und 43'' ausgebildet. Die Kondensatorelektroden (dotiertes, polykristallines Silizium) 46, 46' hängen auch mit den Plattenelektroden (dotiertes, polykristallines Silizium) 48, 48' und 48'' über Kondensatorisolierfilme (SiO&sub2;-Filme) 47 und 47' zusammen. Mit 49 und 49' sind Wortleitungen bezeichnet, die als Gateelektroden für die Durchlaßtransistoren dienen; 50 und 50' sind sourcebereiche der Durchlaßtransistoren; 51 ist ein Zwischenschichtisolierfilm und 52 ist eine Bitleitung, die mit den Sourcebereichen 50 und 50' verbunden ist.
• Diese IVEC-Zelle ist sehr wirkungsvoll betreffend das Erhöhen der Kapazität des Kondensators, da der Kondensator um die Zelle herum angeordnet ist und der einen großen Umfang aufweist. Auch führt die Kondensatorabtrennung durch die Isolierfilme zu weniger Wechselwirkung zwischen den Zellen. Ferner ist die Widerstandsfähigkeit gegen α-Strahlen hoch, da die Kondensatorelektroden gegenüber dem Siliziumsubstrat durch die Isolierfilme isoliert sind. Jedoch besteht, da die Kondensatorelektroden über die Isolierfilme an den Seitenflächen der Durchlaßtransistoren angebracht sind, die Möglichkeit, daß sich ein Leitungskanal an den Seitenflächen der Durchlaßtransistoren bildet und daß die Durchlaßtransistoren schließlich lecken, wenn die Kondensatorelektroden auf relativ höherem Potential liegen und die Bitleitung auf relativ niedrigerem Potential liegt. Obwohl die IVEC-Zelle wie oben angegeben, ausgezeichnete Eigenschaften aufweist, wohnen ihrer Struktur im Verlauf weiterer Entwicklung zu höheren Integrationsdichten wie für 16 Mb und 64 Mb Probleme hinsichtlich des Ausleckens der Durchlaßtransistoren inne.
• Ein anderes Beispiel von Speicherzellen unter Verwendung von Grabenkondensatoren ist in der Europäischen Patentveröffentlichung EP-A-0 236 089 offenbart. Bei diesem Beispiel ist ein ringförmiger Graben in einem Halbleitersubstrat an einer Seite eines zugeordneten Durchlaßtransistors angeordnet. Ein Kondensator wird im Graben unter Ausbildung einer Isolierschicht auf der Innenseitenwandfläche des Grabens und durch Ausbilden einer ersten leitenden Schicht auf der Isolierschicht und der Bodenfläche des Grabens ausgebildet. Eine dielektrische Schicht wird dann über der ersten leitenden Schicht ausgebildet und eine zweite leitende Schicht wird anschließend auf der dielektrischen Schicht ausgebildet, und sie füllt den Graben aus. Die erste leitende Schicht, die dielektrische Schicht und die zweite leitende Schicht bilden den Kondensator. Der Source- oder Drain-Bereich eines MIS- Transistors, der im Halbleitersubstrat ausgebildet ist, ist mit der zweiten leitenden Schicht verbunden, wodurch eine Speicherzelle unter Verwendung eines Grabenkondensators gebildet ist.
• Es ist ein Ziel der Erfindung, einen Halbleiterspeicher wie einen DRAM anzugeben, dessen einzelne Speicherzellen einen einzigen Kondensator und einen einzigen Transistor aufweisen und bei dem ein Leckstrom aus dem Transistor selbst bei größerem Speichervermögen verhindert ist.
• Erfindungsgemäß wird ein Halbleiterspeicher angegeben, bei dem ein Halbleiterspeicher, bei dem mehrere Speicherzellen mit jeweils einem einzigen Kondensator und einem einzigen Transistor zum Speichern eines Bits auf einem Halbleitersubstrat ausgebildet sind, wobei jeder Transistor eine Gateelektrode und einen ersten und einen zweiten Source/Drain- Anschluß aufweist, wobei jeder erste source/Drain-Anschluß des jeweiligen Transistors der Speicherzellen mit einem gemeinsamen Leiterabschnitt verbunden ist, der Kondensator jeder Speicherzelle in einem Graben mit Nutform angeordnet ist, der Graben im Halbleitersubstrat entlang des Außenumfangs eines oder zweier benachbarter Transistoren angeordnet ist; und die Kondensatoren folgendes aufweisen: einen ersten Isolierfilm, der die erste Innenseitenwandfläche des Grabens abdeckt, eine erste Elektrode, die auf einer Fläche des ersten Isolierfilms ausgebildet ist und mit einer vorgegebenen Spannung versorgt wird, einen zweiten Isolierfilm, der über der gesamten Fläche der ersten Elektrode ausgebildet ist, und eine zweite Elektrode, die auf dem zweiten Isolierfilm in einem Bereich ausgebildet ist, der der Innenseitenwandfläche des Grabens entspricht und mit dem zweiten source/Drain-Anschluß des jeweiligen Transistors verbunden ist.
• Ein erfindungsgemäßer Halbleiterspeicher kann die oben angegebenen Nachteile im Stand der Technik überwinden. Genauer gesagt, ist es möglich, da der Kondensator in einem Graben um einen speicherzellenbereich auf dem Halbleitersubstrat ausgebildet ist, da die erste Elektrode über einen ersten Isolierfilm auf der Umfangsseitenfläche des im Speicherzellenbereich ausgebildeten Transistors angeordnet ist, und da die zweite Elektrode so angeordnet ist, daß sie die erste Elektrode über den zweiten Isolierfilm abdeckt, zuverlässig die Entstehung eines leitenden Kanals an der Umfangsseitenfläche des Transistors zu vermeiden und dadurch einen Leckstrom des Transistors zu vermeiden, selbst wenn die zweite Elektrode auf höherem Potential liegt als die erste Elektrode. Da der Kondensator einen größeren Umfang aufweisen kann, ist es auch möglich, seine Kapazität selbst bei einer kleineren Fläche der Speicherzelle zu erhöhen. Ferner können Wechselwirkungen zwischen den Speicherzellen verhindert werden, da alle benachbarten Kondensatoren durch den ersten Isolierfilm voneinander isoliert sind. Darüber hinaus wird hohe Widerstandsfähigkeit gegenüber durch u-Strahlung induzierte Fehler erwartet.
• Spezielle Ausführungsbeispiele der Erfindung werden nun beispielhaft und unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
• Fig. 1 die Schrittfolgeart des zum Herstellen einer Speicherzelle gemäß einem ersten Ausführungsbeispiel der Erfindung zeigt;
• Fig. 2 eine veranschaulichende Darstellung eines wesentlichen Teils des ersten Ausführungsbeispiels ist;
• Fig. 3 die Schrittfolgeart des zum Herstellen einer Speicherzelle gemäß einem zweiten Ausführungsbeispiel der Erfindung zeigt;
• Fig. 4 ist ein Querschnitt entlang der Linie A-A in Fig. 3(c);
• Fig. 5 ist ein Querschnitt entlang der Linie B-B in Fig 3(e);
• Fig. 6(a) und 6(b) sind Ersatzschaltbilder für das erste bzw. zweite Ausführungsbeispiel der Erfindung; und
• Fig. 7 ist eine veranschaulichende Darstellung für den Aufbau einer Speicherzelle als Beispiel aus dem Stand der Technik.
• Ein Halbleitersubstrat, wie es bei der Erfindung verwendet wird, besteht aus einem Material wie Silizium, Galliumarsenid oder Indiumphosphid, vorzugsweise vom p- oder n-Typ.
• Ein Graben bei der Erfindung weist eine Öffnung im Bereich von 1,5-0,4 um, vorzugsweise im Bereich von 1,0- 0,5 um auf. Die Grabentiefe liegt vorzugsweise im Bereich von 1- 6 um, wobei das Längenverhältnis vorzugsweise nicht größer als 5 ist. Der Graben weist konvergierende Form auf, mit einem Neigungswinkel im Bereich von 1º-5º, vorzugsweise 3º bezogen auf die Substratoberfläche.
• Ferner weist der Graben einen Umfang im Bereich von 2- 10 um, vorzugsweise im Bereich von 2-5 um auf.
• Ein erster und ein zweiter Isolierfilm, die bei der Erfindung verwendet werden, sind aus einem Material wie SiO&sub2;, Si&sub3;N&sub4; oder Ta&sub2;O&sub5; (oder einer Kombination hieraus) gebildet. Der erste Isolierfilm weist eine Dicke im Bereich von 500 - 1500 Å, vorzugsweise 1000 Å auf, während der zweite Isolierfilm eine Dicke im Bereich von 50-200 Å, vorzugsweise 100 Å (1 Å = 0,1 nm) aufweist.
• Eine erste und eine zweite Elektrode, die bei der Erfindung verwendet werden, sind aus einem Dünnfilm aus mit phosphordotiertem polykristallinem Silizium, arsendotiertem polykristallinem Silizium oder dergleichen ausgebildet.
• Insbesondere weist die zweite Elektrode eine Filmdicke vor zugsweise im Bereich von 0,05-0,2 um auf.
• Ein gemeinsamer Leitungsabschnitt, der bei der Erfindung verwendet wird, ist aus einem Material wie einer Aluminium- Silizium-Kupfer-Legierung oder aus Wolframsilizid gebildet Die Verbindung aus der zweiten Elektrode und den Anschlüssen eines Transistors ist unter Verwendung desselben Materials wie für den gemeinsamen Leitungsabschnitt ausgebildet.
• Nachfolgend wird ein Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Zeichnungen beschrieben. Es wird darauf hingewiesen, daß der Schutzbereich der Erfindung nicht durch das folgende Ausführungsbeispiel begrenzt ist.
• Fig. 1 zeigt ein erstes Ausführungsbeispiel der Erfindung in Anwendung auf eine Speicherzelle für einen 16 Mb-DRAM.
• In den Fig. 1(g) und 2 weist die Speicherzelle einen einzigen Kondensator C und einen einzigen n-Kanal-MOS-Transistor (Durchlaßtransistor) T auf, und sie speichert 1 Bit.
• Der Transistor T ist über einen Gateoxidfilm 9 aus SiO&sub2; auf einem p-Siliziumsubstrat 1 angeordnet, und er besteht aus einer Gateelektrode 10, die als Wortleitung dient, die auf einem zweischichtigen Film aus phosphordotiertem polykristallinem Silizium und Wolframsilizid gebildet ist, einer Source (Sourcebereich) 11, die auf einer Arsendiffusionsschicht ausgebildet ist, und einem Drain (Drainbereich) 12, der ebenfalls auf der Arsendiffusionsschicht ausgebildet ist.
• Der Kondensator C ist in einem Graben 19 ausgebildet, der in Form einer Nut um den Speicherzellenbereich eingegraben ist. Die Seitenwand des Transistors T ist mit einem SiO&sub2;- Film (erster Isolierfilm) 4 mit einer Filmdicke von 0,1 um bedecket, der seinerseits von einer Kondensatorplattenelektrode (nachfolgend einfach als Plattenelektrode bezeichnet) bedeckt ist, die aus einem phosphordotierten Dünnfilm aus polykristallinem Silizium gebildet ist und als erste Elektrode dient. Genauer gesagt, weist der Graben 19 V-Form mit einem Neigungswinkel von 3º auf, wobei der SiO&sub2;-Film 4 auf der Innenwandfläche des Grabens ausgebildet wird. Die Plattenelektrode 5 wird dann auf dem SiO&sub2;-Film 4 aufgebracht. Auf der Innenseite der Plattenelektrode 5 wird dann ein SiO&sub2;-Film 6 (zweiter Isolierfilm) mit einer Filmdicke von 0,015 um ausgebildet, auf dem eine Kondensatorelektrode 7, die als zweite Elektrode dient und aus einem Dünnfilm aus phosphordotiertem polykristallinem Silizium besteht, ausgebildet wird. Die Kondensatorelektrode 2 weist eine Dicke von 0,1 um auf und kann demgemäß höhere Widerstandsfähigkeit gegen α-induzierte Fehler aufrecht erhalten.
• Die Source 11 des Transistors T ist über den als Bitleitung dienenden gemeinsamen Leiterabschnitt 14 mit mehreren Speicherzellen verbunden. Das Bezugszeichen 15 kennzeichnet ein Kontaktloch, wie es für eine solche Verbindung verwendet wird. Die Bitleitung 14 besteht aus einer Aluminium-Silizium-Kupfer-Legierung.
• Die Kondensatorelektrode 7 ist über ein Kontaktloch 16 unter Verwendung einer Aluminium-Silizium-Kupfer-Legierung mit dem Drain 12 des Transistors T verbunden.
• Die Plattenelektroden 5 vieler Speicherzellen sind über einen (nicht dargestellten) gemeinsamen Leiterabschnitt miteinander verbunden, der als Versorgungsleitung für ein festgelegtes Potential dient, und der mit einer Konstantspannung von außerhalb der Speicherzellenbereiche versorgt wird.
• Dabei kann die angelegte Spannung gleich der Hälfte der Versorgungsspannung Vcc gewählt werden, so daß die Plattenelektrode 5 einer Spannung von (1/2) Vcc unterliegt, oder sie kann gleichermaßen auf 0 V oder darunter eingestellt werden. In jedem Fall kann der optimale Wert gewählt werden, um die Elementeigenschaften zur optimieren. Als Alternative ist es nach dem Ausbilden des ersten Isolierfilms 4 möglich, den Boden des Films 4 wegzuätzen, um die erste Elektrode 5 mit dem Substrat 1 zu verbinden, so daß die erste Elektrode auf demselben Potential (z. B. 0 V) wie das Substrat 1 gehalten wird.
• Das Herstellverfahren wird nachfolgend beschrieben. Zunächst wird nach Oxidieren der Oberfläche des p-Siliziumsubstrats 1 durch Aufheizen und Ausbilden eines SiO&sub2;-Dünnfilms 2 ein Si&sub3;N&sub4;-Dünnfilm 3 darauf durch das LP (Niederdruck) CVD-Verfahren abgeschieden, und dann wird durch das Photolithographieverfahren ein Resistmuster ausgebildet. Beide Dünnfilme 2 und 3 werden unter Verwendung des Resists als Maske weggeätzt. Anschließend wird Grabenätzung des Substrats 1 zum Ausbilden des Grabens 19 ausgeführt. Nach dem Abziehen des Resists und dem Reinigen des Substrats wird Bor in alle Innenwandflächen des Grabens 19 eindiffundiert [siehe Fig. 1(a)]. Danach wird nach dem Abscheiden eines SiO&sub2;-Films über der Substratfläche durch das LPCVD-Verfahren der SiO&sub2;-Film auf der Substratoberfläche durch das Rückätzverfahren entfernt. Genauer gesagt, wird nach dem Auftragen eines Resists auf den SiO&sub2;-Film und dem Anwenden von RIE-Ätzen auf die gesamte Resistfläche der SiO&sub2;-Film als darunterliegender Film für den Resist weggeätzt, so daß nur der Resist im Graben 19 zurückbleibt. Infolgedessen wird nur der SiO&sub2;-Film auf der Oberfläche des Substrats 1 entfernt, nicht aber der im Graben 19. Auf diese Weise bleibt ein SiO&sub2;-Film 4 nur an der Innenwandfläche des Grabens 19 zurück [siehe Fig. 1(b)]. Dann wird ein Dünnfilm aus phosphordotiertem polykristallinem Silizium über der Substratfläche abgeschieden, und der abgeschiedene Siliziumdünnfilm auf der Oberfläche des Substrats wird durch das Rückätzverfahren entfernt, so daß nur eine phosphordotierte Schicht 5 aus polykristallinem Silizium auf dem SiO&sub2;-Film 4 zurückbleibt [siehe Fig. 1(c)]. Anschließend wird der polykristalline Siliziumfilm 5 thermisch oxidiert, um einen SiO&sub2;-Film 6 für den Kondensator zu bilden, gefolgt vom Ausbilden eines phosphordotierten Dünnfilms 7 aus polykristallinem Silizium [siehe Fig. 1(d)].
• Danach wird der polykristalline Siliziumdünnfilm 7 auf der Oberfläche durch das RIE-Ätzverfahren abgeätzt, mit Ausnahme des polykristallinen Siliziumdünnfilms 7 auf der Seitenwandfläche des Grabens und im kleinen Bereich auf der oberen Fläche. Danach wird nach dem Abscheiden eines SiO&sub2;-Films 8 durch das LPCVD-Verfahren im Graben der SiO&sub2;-Film auf der Oberfläche des Substrats durch das Rückätzverfahren entfernt [siehe Fig. 1(e)]. Nach dem Abschälen des Si&sub3;N&sub4;-Films 3 und des SiO&sub2;-Films 2 von der Substratoberfläche wird ein Gateoxidfilm 9 aus SiO&sub2; durch das thermische Oxidationsverfahren ausgebildet. Ein zweischichtiger Film aus phosphordotiertem, polykristallinem Silizium und aus Wolframsilizid wird auf dem Gateoxidfilm 9 abgeschieden und dann geätzt, um die Gateelektrode 10 zu bilden. Anschließend wird, nach dem Implantieren von Arsenionen, das Substrat einer Wärmebehandlung unterzogen, um n&spplus;+-Diffusionsschichten 11, 12 zu bilden, die als Source- bzw. Drainbereiche des n-Kanal-MOS-Transistors dienen. Danach wird ein BPSG(Bor-Phosphor-Silikatglas)-Film 13 abgeschieden, der als Zwischenschichtisolierfilm dient [siehe Fig. 1(f)].
• Danach werden das Kontaktloch 15 zum Anschließen der Bitleitung 14 und der Source 11 des Durchlaßtransistors T wie auch das Kontaktloch 16 zum Anschließen des phosphordotierten, polykristallinen Siliziums 7, das als Kondensatorelektrode dient, und des Drains 12 des Durchlaßtransistors T eingebracht [siehe Fig. 12], und eine Aluminium-Silizium-Kupfer Legierung wird mit einem vorgegebenen Muster abgeschieden [siehe Fig. 1(g)]. Zu diesem Zeitpunkt bedeckt, wie dies in Fig. 2 dargestellt ist, das Bitleitungsmuster das Kontaktloch 15, läßt jedoch das Kontaktloch 16 frei. Speziell gilt, daß während des Ätzens der Aluminium-Silizium-Kupfer-Legierung das Kontaktloch 16 von der Bitleitung 14 abgetrennt wird, und sein unterer Abschnitt mit dieser Legierung ausgefüllt wird. Fig. 6(a) zeigt eine Ersatzschaltung für die sich ergebende Speicherzelle.
• Die durch den vorstehenden Prozeß ausgebildete Speicherzelle weist eine Fläche von 1,75 um · 3 um = 5,25 um² pro Zelle auf, und die Minimalgröße beim benutzten Muster liegt in der Größenordnung von 0,5 um.
• Der bei diesem Ausführungsbeispiel gebildete Graben 19 weist eine Breite von 1,0 um an seiner Öffnungskante, eine Tiefe von 3 um und einen Seitenwandneigungswinkel von 3º auf. Obwohl es schwierig ist, die Filmdicke des Kondensatorisolierfilms 6 zu messen, wird diese Filmdicke auf Grundlage einer Kapazitätsauswertung eines planaren Kondensators, der unter denselben Bedingungen hergestellt wurde, auf ungefähr 150 Å geschätzt.
• Die Speicherzelle dieses Ausführungsbeispiels weist eine Kapazität von 45 fF auf. Dadurch ist es möglich, eine sehr große Kapazität selbst mit einem relativ flachen Graben mit einem Seitenverhältnis von 3 zu erzeugen. Ferner ist die Speicherzeit von in der Speicherzelle eingespeicherten Ladungsträgern vergleichbar mit derjenigen eines herkömmlichen planaren Kondensators, weswegen die Speicherzelle dieses Ausführungsbeispiels für praktische Verwendung geeignet ist.
• Auch bestehen keine Schwierigkeiten hinsichtlich Durchschlägen oder Leckströmen zwischen den Kondensatoren.
• Kurz gesagt, wird bei der Speicherzelle dieses Ausführungsbeispiels innerhalb des Grabens, der den Speicherzellenbereich umgibt, die Plattenelektrode 5 auf der Grabeninnenwandfläche über den SiO&sub2;-Film 4 und die Kondensatorelektrode 7 auf der Innenwand über den Kondensatorisolierfilm 6 aufgebracht. Daher ist die Seitenwand des Durchlaßtransistors immer mit der Plattenelektrode 5 über den SiO&sub2;-Film 4 abgedeckt. Die Plattenelektrode 5 wird auf nicht über (1/2) Vcc gehalten, und die Ausbildung eines Seitenwandkanals wird unterdrückt und demgemäß wird die Toleranz für den Zellenaufbau sehr groß. Anders gesagt, kann ein 16 Mb-DRAM mit einer Fläche einer Speicherzelle nicht über 5,25 um² und mit einem Seitenverhältnis des Grabens nicht größer als 5 gebildet werden. Darüber hinaus kann durch Verringern der Minimalgröße des verwendeten Musters bis auf die Größenordnung 0,25 um die Speicherzelle mit einer Fläche nicht größer als 2,5 um² erzeugt werden und auch auf einen 64 Mb-DRAM angewandt werden. Ferner wird erwartet, daß diese Speicherzelle durch Wechselwirkungen und Leckströme zwischen den Zellen weniger beeinflußt wird und daß sie auch gegen durch u-Strahlung induzierte Fehler sehr widerstandsfähig ist. Demgemäß weist diese Speicherzelle hohen praktischen Wert auf und sie ist für zukünftige Entwicklung von DRAMs mit höherer Integrationsdichte geeignet.
• Nachfolgend wird ein zweites Ausführungsbeispiel der Erfindung unter Anwendung auf eine Speicherzelle für einen 16 Mb DRAM beschrieben.
• Fig. 3 zeigt die Schrittfolgeart des Herstellprozesses der Speicherzelle dieses Ausführungsbeispiels. Gemäß dem Vorstehenden sind die einzelnen Speicherzellen des ersten Ausführungsbeispiels durch die Gräben voneinander getrennt, und ein Satz benachbarter Speicherzellen verwendet gemeinsam einen Bitleitungskontakt. Es ist zu beachten, daß Fig. 3 die Herstellschritte veranschaulicht.
• Zunächst wird in Fig. 3 nach dem Oxidieren der Oberfläche eines p-Siliziumsubstrats 21 und nach dem Abscheiden eines Si&sub3;N&sub4;-Films das Siliziumsubstrat 21 unter Verwendung eines Resists als Maske geätzt, um einen Graben 22 mit einer Breite von 1 um zu bilden. Dann wird Bor in die ganzen Innenwandflächen des Grabens 22 eindiffundiert [siehe Fig. 3(a)]. Anschließend wird nach dem Abscheiden eines SiO&sub2;-Films der SiO&sub2;-Film auf der Oberfläche durch das Rückätzverfahren entfernt. Danach wird ein phosphordotierter, polykristalliner Siliziumdünnfilm über der gesamten Substratfläche abgeschieden-und der abgeschiedene Siliziumdünnfilm auf der Oberfläche des Substrats wird durch das Rückätzverfahren entfernt, so daß eine phosphordotierte, polykristalline Siliziumschicht 24, die als Plattenelektrode dient, nur auf der Innenwandfläche des Grabens zurückbleibt. Demgemäß werden ein als erster Isolierfilm dienender SiO&sub2;-Film 23 und die polykristalline Siliziumschicht 24 nur über der Grabeninnenwand ausgebildet [siehe Fig. 3(b)]. Dann wird die polykristalline Siliziumschicht 24 thermisch oxidiert, um einen Kondensatorisolierfilm 25 aus SiO&sub2; herzustellen, und darauf folgt die Abscheidung einer phosphordotierten, polykristallinen Siliziumschicht 26, die als Kondensatorelektrode dient. Die polykristalline Siliziumschicht wird durch das RIE-Ätzverfahren abgeätzt, während die polykristalline Siliziumschicht nur in einem Abschnitt der Zellenfläche zurückbleibt [siehe Fig. 3(c)]. Fig. 4 zeigt einen Schnitt entlang der Linie A-A in Fig. 3(c). Nach dem Wegätzen der polykristallinen Siliziumschicht 26 in einem Abschnitt der Seitenwand, durch einen Resistprozeß, und nach dem Abscheiden eines SiO&sub2;-Films wird ein Rückätzen ausgeführt, um einen SiO&sub2;-Film 27 im Graben zu bilden [siehe Fig. 3(d)]. Nach dem Abschälen des SiO&sub2;-Films von der Substratoberfläche, wird ein Gateoxidfilm durch thermische Oxidation gebildet. Ein zweischichtiger Film aus phosphordotiertem, polykristallinem Silizium und aus Wolframsilizid wird auf dem Gateoxidfilm abgeschieden und dann geätzt, um die Gateelektroden 28 und 29 zu bilden, die als Wortleitungen dienen. Anschließend wird nach dem Implantieren von Arsenionen das Substrat einer Wärmebehandlung unterzogen, um den sourcebereich 41 und Drainbereiche 42, 43 des n-Kanal-MOS-Transistors auszubilden. Danach wird ein BPSG-Film, der als Zwischenschichtisolierfilm dient, abgeschieden und einer Wärmebehandlung unterzogen. Danach werden ein Kontaktloch 31 zum Anschließen einer aus einer Aluminium-Silizium-Kupfer-Legierung gebildeten Bitleitung 30 und einer für zwei Durchlaßtransistoren T1 und T2 gemeinsamen Source 41, wie auch Kontaktlöcher 32 und 33 zum Anschließen der Kondensatorelektrode 26 und der Drains 42 und 43 der Durchlaßtransistoren eingebracht. Anschließend wird eine Aluminium-Silizium-Kupfer-Legierung mit vorgegebenen Muster abgeschieden, um die Bitleitung 30 zu bilden. Dabei sind, wie beim obigen ersten Ausführungsbeispiel, die Kontaktlöcher 32 und 33 nicht im Bitleitungsmuster enthalten, sondern von der Bitleitung getrennt [siehe Fig. 1(g)]. Fig. 5 zeigt einen Querschnitt durch diese Speicherzelle. Eine Ersatzschaltung der Speicherzelle ist in Fig. 6(b) dargestellt. In Fig. 6(b) zeigen C1 und C2 Kondensatoren an.
• Die durch den vorstehenden Prozeß hergestellte Speicherzelle weist eine Fläche von 1,75 um · 2,25 um = 3,94 um² pro Zelle mit einer minimalen Abmessung von 0,5 um auf. Der Graben weist an seiner Öffnungskante eine Breite von 1,0 um und eine Tiefe von 5 um auf. Andere Prozeßbedingungen sind ähnlich wie diejenigen beim obigen ersten Ausführungsbeispiel, und die Speicherzelle dieses Ausführungsbeispiels weist eine Kapazität von 40 fF auf. Auch diese Speicherzelle ist ausgezeichnet hinsichtlich anderer Eigenschaften, wie sie für das erste Ausführungsbeispiel beschrieben wurden. Ferner ermöglicht dieses Ausführungsbeispiel die Ausbildung eines 16 Mb- DRAM in einem kleineren Chip als im Fall der Ausbildung mit dem ersten Ausführungsbeispiel.
• Wie vorstehend vollständig beschrieben, wird erfindungsgemäß ein Kondensator in einem um einen Speicherzellenbereich auf einem Halbleitersubstrat gelegten Graben ausgebildet, eine erste Elektrode wird über einen ersten Isolierfilm auf der Umfangsseitenfläche des in dem Speicherzellenbereich ausgebildeten Transistors angeordnet, und eine zweite Elektrode wird so angeordnet, daß sie die erste Elektrode über einen zweiten Isolierfilm abdeckt. Daher ist es selbst dann, wenn die zweite Elektrode auf höherem Potential als die erste Elektrode liegt, möglich, zu verhindern, daß sich ein Kanal an der Umfangsseitenfläche des Transistors bildet, und demgemäß ist es möglich, einen Leckstrom aus dem Transistor zu verhindern. Da der Kondensator einen längeren Umfang aufweisen kann, ist es auch möglich, seine Kapazität selbst bei kleinerer Fläche der Speicherzelle zu erhöhen. Fernern kann Wechselwirkung zwischen den Speicherzellen verhindert werden, da benachbarte Kondensatoren durch den Isolierfilm voneinander getrennt sind. Eine andere vorteilhafte Eigenschaft ist die, daß hohe Widerstandsfähigkeit gegenüber durch α- Strahlung induzierte Fehler erwartet wird, da die einzelnen Elektroden aus Dünnfilmen gebildet sind. Demgemäß weist die vorliegende Speicherzelle sehr hohen praktischen Wert hinsichtlich der weiteren Entwicklung von DRAMs mit höheren Integrationsdichten auf.
• Der Fachmann erkennt, daß die oben beschriebenen Ausführungsbeispiele auf viele Arten innerhalb des Schutzbereichs der folgenden Ansprüche modifiziert werden können.

Claims (16)

1. Halbleiterspeicher, bei dem mehrere Speicherzellen mit jeweils einem einzigen Kondensator (C; C1, C2) und einem einzigen Transistor (T; T1, T2) zum Speichern eines Bits auf einem Halbleitersubstrat (1; 21) ausgebildet sind, wobei jeder Transistor (T; T1, T2) eine Gateelektrode (10; 28, 29) und einen ersten und einen zweiten source/Drain-Anschluß (11, 12; 41, 42, 43) aufweist, wobei jeder erste Source/ Drain-Anschluß (11; 41) des jeweiligen Transistors (T; T1, T2) der Speicherzellen mit einem gemeinsamen Leiterabschnitt (14; 30) verbunden ist, der Kondensator jeder Speicherzelle in einem Graben (19; 22) mit Nutform angeordnet ist, der Graben (19; 22) im Halbleitersubstrat (1; 21) entlang des Außenumfangs eines oder zweier benachbarter Transistoren (T; T1, T2) angeordnet ist, und die Kondensatoren (C; C1, C2) folgendes aufweisen: einen ersten Isolierfilm (4; 23), der die erste Innenseitenwandfläche des Grabens (19; 22) abdeckt, eine erste Elektrode (5, 24), die auf einer Fläche des ersten Isolierfilms (4; 23) ausgebildet ist und mit einer vorgegebenen Spannung versorgt wird, einen zweiten Isolierfilm (6; 23), der über der gesamten Fläche der ersten Elektrode (5; 24) ausgebildet ist, und eine zweite Elektrode (7; 26), die auf dem zweiten Isolierfilm (6; 25) in einem Bereich ausgebildet ist, der der Innenseitenwandfläche des Grabens (19; 22) entspricht und mit dem zweiten Source/ Drain-Anschluß (12; 42, 43) des jeweiligen Transistors (T; T1, T2) verbunden ist.

2. Halbleiterspeicher nach Anspruch 1, bei dem die erste Elektrode (5; 25) auf dem ersten Isolierfilm (4; 23) entlang einer Innenwandfläche des Grabens (19; 22) angebracht ist.

3. Halbleiterspeicher nach Anspruch 1, bei dem die erste Elektrode (5; 24) auf einer Innenseitenwandfläche des ersten Isolierfilms (4; 23), die der Innenseitenwandfläche des Grabens (19; 22) entspricht, angebracht ist.

4. Halbleiterspeicher nach einem der vorstehenden Ansprüche, bei dem der Graben (19) entlang dem Außenumfang des einen Transistors (T) ausgebildet ist.

5. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, bei dem der Graben entlang dem Außenumfang zweier benachbarter Transistoren (T1, T2) ausgebildet ist, wobei die zwei benachbarten Transistoren (T1, T2) einen ersten Source/ Drain-Anschluß (41) gemeinsam nutzen, der gemeinsam an den gemeinsamen Leiterabschnitt (30) angeschlossen ist.

6. Halbleiterspeicher nach einem der vorstehenden Ansprüche, bei dem der Graben (19; 22) eine Öffnungsweite von 0,4-1,5 um, eine Tiefe von 1-6 um und ein Verhältnis der Tiefe zur öffnungsbreite (Seitenverhältnis) von 5 oder weniger aufweist.

7. Halbleiterspeicher nach einem der vorstehenden Ansprüche, bei dem der Graben (19; 22) eine Umfangslänge von 2- 10 um aufweist.

8. Halbleiterspeicher nach einem der vorstehenden Ansprüche, bei dem der Graben (19; 22) eine konvergierende oder V-förmige Konfiguration in solcher Weise aufweist, daß seine größte Breite die Öffnungsbreite ist.

9. Halbleiterspeicher nach Anspruch 8, bei dem die Innenseitenwandfläche des Grabens (19; 22) einen Neigungswinkel von 1-5º gegen eine Ebene normal zur Öffnungsfläche aufweist.

10. Halbleiterspeicher nach einem der vorstehenden Ansprüche, bei dem das Halbleitersubstrat (1; 21) aus einem Si-Material besteht.

11. Halbleiterspeicher nach Anspruch 10, bei dem der erste Isolierfilm (4; 23) und der zweite Isolierfilm (6; 25) aus einem Material wie SiO&sub2;, Si&sub3;N&sub4; oder Ta&sub2;O&sub5; oder einer Kombination hieraus bestehen.

12. Halbleiterspeicher nach einem der Ansprüche 1 bis 9, bei dem das Halbleitersubstrat (1; 21) aus einem Material wie GaAs oder InP besteht.

13. Halbleiterspeicher nach Anspruch 11, bei dem der erste Isolierfilm (4; 23) eine Filmdicke von 50-150 nm (500- 1500 Å) aufweist.

14. Halbleiterspeicher nach Anspruch 11 oder Anspruch 13, bei dem der zweite Isolierfilm (6; 25) eine Filmdicke von 5-20 nm (50-200 Å) aufweist.

15. Halbleiterspeicher nach Anspruch 1, bei dem der gemeinsame Leiterabschnitt (14; 30) aus einer Al·Si·Cu-Legierung oder aus Wolframsilizid besteht.

16. Halbleiterspeicher nach Anspruch 10, bei dem die erste Elektrode (5; 24) und die zweite Elektrode (7; 26) aus phosphordotiertem polykristallinem Silizium bestehen.