JP3146316B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3146316B2 JP3146316B2 JP14145191A JP14145191A JP3146316B2 JP 3146316 B2 JP3146316 B2 JP 3146316B2 JP 14145191 A JP14145191 A JP 14145191A JP 14145191 A JP14145191 A JP 14145191A JP 3146316 B2 JP3146316 B2 JP 3146316B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、例えばダイ
ナミックＲＡＭ（Random Access Memory）及びその製造
方法に関するものである。
ナミックＲＡＭ（Random Access Memory）及びその製造
方法に関するものである。
【０００２】
【従来技術】従来、半導体集積回路装置、例えばダイナ
ミックＲＡＭでは、ＳＴＴ（Stacked in Trench ）型セ
ルが知られている。
ミックＲＡＭでは、ＳＴＴ（Stacked in Trench ）型セ
ルが知られている。
【０００３】このセルを形成するには、図17のように、
Ｐ- 型シリコン基板（具体的にはＰ- 型ウェル）40に形
成されたトレンチ状の溝20の壁面にＣＶＤ（化学的気相
成長法）又は熱酸化法によりＳｉＯ2 膜54を厚さ400 〜
1000Å程度に成長させた後、このＳｉＯ2 膜を選択的に
エッチングする（図中の２は素子分離用のフィールドＳ
ｉＯ2 膜である）。
Ｐ- 型シリコン基板（具体的にはＰ- 型ウェル）40に形
成されたトレンチ状の溝20の壁面にＣＶＤ（化学的気相
成長法）又は熱酸化法によりＳｉＯ2 膜54を厚さ400 〜
1000Å程度に成長させた後、このＳｉＯ2 膜を選択的に
エッチングする（図中の２は素子分離用のフィールドＳ
ｉＯ2 膜である）。
【０００４】そして次に、図18のように、ＳｉＯ2 膜54
上を含む全面に、ＣＶＤによってＮ+ 型（ＰやＡｓをド
ープした）ポリシリコン層63をストレージ電極として厚
さ500 Å程度に堆積させる。そして、アニールを施すこ
とにより、ＳｉＯ2 膜54の欠除部54ａ（即ち、サイドコ
ンタクト部の窓口）からウェル40内に、ポリシリコン層
63中のＮ型不純物をオートドーピングし、Ｎ+ 型不純物
拡散領域53（サイドコンタクト部）を溝20の上部におい
て形成する。
上を含む全面に、ＣＶＤによってＮ+ 型（ＰやＡｓをド
ープした）ポリシリコン層63をストレージ電極として厚
さ500 Å程度に堆積させる。そして、アニールを施すこ
とにより、ＳｉＯ2 膜54の欠除部54ａ（即ち、サイドコ
ンタクト部の窓口）からウェル40内に、ポリシリコン層
63中のＮ型不純物をオートドーピングし、Ｎ+ 型不純物
拡散領域53（サイドコンタクト部）を溝20の上部におい
て形成する。
【０００５】次いで図19のように、ストレージノードと
してのポリシリコン層63を全面エッチバック（ＲＩＥに
よる異方性エッチング）し、溝20の内壁上（但し、最底
部は除く。）にのみポリシリコン層63をほぼ円筒状に残
す。なお、このポリシリコン層63の表面にはＣＶＤによ
って誘電体膜としてのＳｉＯ2 膜（図示せず）を形成
し、更にＣＶＤによってＮ+ 型ポリシリコン層（図示せ
ず）をその上に形成し、キャパシタを構成することにな
る。
してのポリシリコン層63を全面エッチバック（ＲＩＥに
よる異方性エッチング）し、溝20の内壁上（但し、最底
部は除く。）にのみポリシリコン層63をほぼ円筒状に残
す。なお、このポリシリコン層63の表面にはＣＶＤによ
って誘電体膜としてのＳｉＯ2 膜（図示せず）を形成
し、更にＣＶＤによってＮ+ 型ポリシリコン層（図示せ
ず）をその上に形成し、キャパシタを構成することにな
る。
【０００６】ところが、このエッチバックの際、溝20内
においてＳｉＯ2 膜54の欠除部54ａの存在による段差が
既に形成されており、図18の段階でポリシリコン層63に
も段差部63ａが存在することになる。この結果、図19に
一点鎖線の如くに存在していたポリシリコン層63は特に
その段差63ａの部分もエッチングされてしまい、ポリシ
リコン層63が溝20内で段切れ（断線）してしまうことが
ある。
においてＳｉＯ2 膜54の欠除部54ａの存在による段差が
既に形成されており、図18の段階でポリシリコン層63に
も段差部63ａが存在することになる。この結果、図19に
一点鎖線の如くに存在していたポリシリコン層63は特に
その段差63ａの部分もエッチングされてしまい、ポリシ
リコン層63が溝20内で段切れ（断線）してしまうことが
ある。
【０００７】こうした断線を防止するには、図20に示す
ように、溝20内にフォトレジスト50を溝20の最上部とポ
リシリコン層63の段差63ａとの間の深さレベルまで充填
し、このフォトレジストをマスクにしてポリシリコン層
63をエッチバックすること（即ち、段差63ａの部分はエ
ッチングしないこと）が必要となる。
ように、溝20内にフォトレジスト50を溝20の最上部とポ
リシリコン層63の段差63ａとの間の深さレベルまで充填
し、このフォトレジストをマスクにしてポリシリコン層
63をエッチバックすること（即ち、段差63ａの部分はエ
ッチングしないこと）が必要となる。
【０００８】しかし、フォトレジスト50を上記深さレベ
ルに選択的に残すこと自体、その露光状態の制御性から
みて困難である。
ルに選択的に残すこと自体、その露光状態の制御性から
みて困難である。
【０００９】
【発明の目的】本発明の目的は、導電層の段切れが生じ
難く、製造時の制御性も容易である半導体装置及びその
製造方法を提供することにある。
難く、製造時の制御性も容易である半導体装置及びその
製造方法を提供することにある。
【００１０】
【発明の構成】即ち、本発明は、第１導電型の半導体基
板の一主面に形成されている溝と、前記溝内の上部壁面
部以外の領域に形成されている絶縁膜と、前記溝内の上
部壁面部に形成されている第２導電型の拡散領域と、前
記絶縁膜上にその一部が前記拡散領域に対してヒサシ状
に突出するように形成されている第１の導電膜と、前記
拡散領域上に形成されている第２の導電膜と、前記第１
の導電膜上に形成されている第３の導電膜とを有し、前
記拡散領域と前記第３の導電膜とが少なくとも前記第２
の導電膜及び前記第１の導電膜を介して電気的に接続さ
れている半導体装置に係わるものである。
板の一主面に形成されている溝と、前記溝内の上部壁面
部以外の領域に形成されている絶縁膜と、前記溝内の上
部壁面部に形成されている第２導電型の拡散領域と、前
記絶縁膜上にその一部が前記拡散領域に対してヒサシ状
に突出するように形成されている第１の導電膜と、前記
拡散領域上に形成されている第２の導電膜と、前記第１
の導電膜上に形成されている第３の導電膜とを有し、前
記拡散領域と前記第３の導電膜とが少なくとも前記第２
の導電膜及び前記第１の導電膜を介して電気的に接続さ
れている半導体装置に係わるものである。
【００１１】また、本発明は、第１導電型の半導体基板
の一主面に溝を形成する工程と、前記溝内の上部壁面部
以外の領域に絶縁膜を形成する工程と、前記溝内を含む
前記半導体基板の全面に第１の導電膜を被着する工程
と、前記第１の導電層に対してエッチング処理を行っ
て、その一部が前記溝内の上部壁面部に対してヒサシ状
に突出するように前記絶縁膜上に第１の導電膜を形成す
る工程と、前記溝内を含み前記半導体基板の全面に第２
の導電層を被着する工程と、熱拡散により前記溝内の上
部壁面部に第２導電型の拡散領域を形成する工程と、前
記第２の導電層に対するエッチング処理を行って、前記
拡散領域上に第２の導電膜を形成すると共に前記第１の
導電膜上に第３の導電膜を形成する工程とを有する半導
体装置の製造方法に係わるものである。
の一主面に溝を形成する工程と、前記溝内の上部壁面部
以外の領域に絶縁膜を形成する工程と、前記溝内を含む
前記半導体基板の全面に第１の導電膜を被着する工程
と、前記第１の導電層に対してエッチング処理を行っ
て、その一部が前記溝内の上部壁面部に対してヒサシ状
に突出するように前記絶縁膜上に第１の導電膜を形成す
る工程と、前記溝内を含み前記半導体基板の全面に第２
の導電層を被着する工程と、熱拡散により前記溝内の上
部壁面部に第２導電型の拡散領域を形成する工程と、前
記第２の導電層に対するエッチング処理を行って、前記
拡散領域上に第２の導電膜を形成すると共に前記第１の
導電膜上に第３の導電膜を形成する工程とを有する半導
体装置の製造方法に係わるものである。
【００１２】
【実施例】以下、本発明の実施例を説明する。
【００１３】図１〜図２は、本発明の第１の実施例によ
るダイナミックＲＡＭ（例えば64メガビット用）を示す
ものである。
るダイナミックＲＡＭ（例えば64メガビット用）を示す
ものである。
【００１４】このダイナミックＲＡＭによれば、そのメ
モリセルは、Ｎチャネル絶縁ゲート電界効果トランジス
タからなるトランスファゲートＴｒ1 と、このトランス
ファゲートのソース領域22に接続されたキャパシタＣ1
とによる１トランジスター１キャパシタ構造から構成さ
れ、隣接するセル間ではキャパシタＣ1 が共通に設置さ
れている。
モリセルは、Ｎチャネル絶縁ゲート電界効果トランジス
タからなるトランスファゲートＴｒ1 と、このトランス
ファゲートのソース領域22に接続されたキャパシタＣ1
とによる１トランジスター１キャパシタ構造から構成さ
れ、隣接するセル間ではキャパシタＣ1 が共通に設置さ
れている。
【００１５】そして、メモリセルは、Ｐ--型半導体基板
81の一主面に形成されたＰ- 型ウェル40にトレンチ状の
溝20を設け、この溝の壁面においてその上部のサイドコ
ンタクト部以外の領域に形成された厚さ200 〜1000Å、
例えば400 Å程度の絶縁膜54と、前記上部の周囲にて前
記一主面に形成されたＮ+ 型不純物拡散領域53と、この
不純物拡散領域53に連設されて前記一主面に形成された
Ｎ+ 型ソース領域22とを有していて、トランスファゲー
トＴｒ1 が拡散領域53によってキャパシタＣ1に接続さ
れている。
81の一主面に形成されたＰ- 型ウェル40にトレンチ状の
溝20を設け、この溝の壁面においてその上部のサイドコ
ンタクト部以外の領域に形成された厚さ200 〜1000Å、
例えば400 Å程度の絶縁膜54と、前記上部の周囲にて前
記一主面に形成されたＮ+ 型不純物拡散領域53と、この
不純物拡散領域53に連設されて前記一主面に形成された
Ｎ+ 型ソース領域22とを有していて、トランスファゲー
トＴｒ1 が拡散領域53によってキャパシタＣ1に接続さ
れている。
【００１６】キャパシタＣ1 はＮ+ 型不純物拡散領域53
に連設されて絶縁膜54の壁面上に筒状に形成されたＮ+
型ポリシリコン電極63と、このポリシリコン電極63の壁
面上に形成された誘電体膜（ＳｉＯ2 膜）65を介して形
成された第２のＮ+ 型ポリシリコン電極66とによって構
成されている（ポリシリコン電極63の厚さは200 〜1000
Å、例えば500Åがよい）。従って、キャパシタ面積が
大きく、また溝20を利用して設けているため、高出力
化、高集積化にとっても有利である。
に連設されて絶縁膜54の壁面上に筒状に形成されたＮ+
型ポリシリコン電極63と、このポリシリコン電極63の壁
面上に形成された誘電体膜（ＳｉＯ2 膜）65を介して形
成された第２のＮ+ 型ポリシリコン電極66とによって構
成されている（ポリシリコン電極63の厚さは200 〜1000
Å、例えば500Åがよい）。従って、キャパシタ面積が
大きく、また溝20を利用して設けているため、高出力
化、高集積化にとっても有利である。
【００１７】このキャパシタＣ1 の構成において、注目
すべきことは、本発明に基いて、上記ＳｉＯ2 膜54のな
す段差54ａ（図面では横方向になるが）に接して、スト
レージのポリシリコン電極63の下地として導電膜（例え
ばＮ+ 型ポリシリコン膜）90が予め設けられていること
である。このポリシリコン膜90は段差54ａに接してヒサ
シ状に設けられている。
すべきことは、本発明に基いて、上記ＳｉＯ2 膜54のな
す段差54ａ（図面では横方向になるが）に接して、スト
レージのポリシリコン電極63の下地として導電膜（例え
ばＮ+ 型ポリシリコン膜）90が予め設けられていること
である。このポリシリコン膜90は段差54ａに接してヒサ
シ状に設けられている。
【００１８】即ち、このポリシリコン膜90の表面を含む
（その表面から段差54ａ下にかけて）溝20の壁面上に
は、ストレージのポリシリコン電極63が被着されている
（但し、溝20の最底部以外）。これによって、図20で既
述した如くにポリシリコン層63のエッチバックにより同
層が仮に段切れを生じたとしても、分断されたポリシリ
コン層63同士は下地のポリシリコン膜90を通して電気的
に導通することになり、既述した如き断線は生じること
がないのである。こうした効果を得る上で、ポリシリコ
ン膜90の膜厚は300 〜1000Å、例えば500 Å程度とする
のがよい。
（その表面から段差54ａ下にかけて）溝20の壁面上に
は、ストレージのポリシリコン電極63が被着されている
（但し、溝20の最底部以外）。これによって、図20で既
述した如くにポリシリコン層63のエッチバックにより同
層が仮に段切れを生じたとしても、分断されたポリシリ
コン層63同士は下地のポリシリコン膜90を通して電気的
に導通することになり、既述した如き断線は生じること
がないのである。こうした効果を得る上で、ポリシリコ
ン膜90の膜厚は300 〜1000Å、例えば500 Å程度とする
のがよい。
【００１９】なお、トランスファゲートＴｒ１では、例
えば１つの活性（アクティブ）領域において２個設けら
れ、共通のビット線４１を有している。そして、Ｎ＋型
ソース領域２２及びビット線４１に接続されたＮ＋型ド
レイン領域２３が所定のパターンに拡散形成されてい
て、これらの間にはゲート酸化膜１７を介してワード線
としてのポレシリコンゲート電極３５が設けられ、横型
の伝達用のＮチャンネル絶縁ゲート電界効果トランジス
タ（トランスファゲート）Ｔｒ１が構成されている。
えば１つの活性（アクティブ）領域において２個設けら
れ、共通のビット線４１を有している。そして、Ｎ＋型
ソース領域２２及びビット線４１に接続されたＮ＋型ド
レイン領域２３が所定のパターンに拡散形成されてい
て、これらの間にはゲート酸化膜１７を介してワード線
としてのポレシリコンゲート電極３５が設けられ、横型
の伝達用のＮチャンネル絶縁ゲート電界効果トランジス
タ（トランスファゲート）Ｔｒ１が構成されている。
【００２０】フィールドＳｉＯ２膜２上では、上記のポ
リシリコン電極６６がセル間に亙って延設され、このポ
リシリコン電極はＳｉＯ２膜５２によって上部と絶縁分
離されている。また、ＳｉＯ２膜５２上には他のトラン
スファゲートのワード線３５が配設されている。
リシリコン電極６６がセル間に亙って延設され、このポ
リシリコン電極はＳｉＯ２膜５２によって上部と絶縁分
離されている。また、ＳｉＯ２膜５２上には他のトラン
スファゲートのワード線３５が配設されている。
【００２１】また、各ワード線35の上部にはＳｉＯ2 層
83がほぼ同一パターンに積層されており、側方にはＳｉ
Ｏ2 膜84、更にはＳｉＯ2 膜85が被着され、各ワード線
を電気的に分離している。
83がほぼ同一パターンに積層されており、側方にはＳｉ
Ｏ2 膜84、更にはＳｉＯ2 膜85が被着され、各ワード線
を電気的に分離している。
【００２２】そして、ビット線41はコンタクトホール49
を介してＮ+ 型領域23に接続されるが、このコンタクト
領域以外においては、各ワード線間にはワード線と同程
度の高さにＳｉ3 Ｎ4 層86が埋め込まれている。このＳ
ｉ3 Ｎ4 層86及びＳｉＯ2 層83の上部には、上記したビ
ット線41が延設されるが、それらの間にはいわゆる層間
絶縁膜は設けなくてもよい。
を介してＮ+ 型領域23に接続されるが、このコンタクト
領域以外においては、各ワード線間にはワード線と同程
度の高さにＳｉ3 Ｎ4 層86が埋め込まれている。このＳ
ｉ3 Ｎ4 層86及びＳｉＯ2 層83の上部には、上記したビ
ット線41が延設されるが、それらの間にはいわゆる層間
絶縁膜は設けなくてもよい。
【００２３】上記の如くに構成されたデバイスによれ
ば、メモリセル部のトレンチ状の溝２０を用いたキャパ
シタにおいて、ストレージのポリシリコン電極６３の下
地として特にＳｉＯ２膜５４の段差５４ａに接してポリ
シリコン膜９０を設けているので、図１９で既述した如
くにポリシリコン層６３同士は下地のポリシリコン膜９
０を通して電気的に十分に導通することになり、既述し
た如き断線が生じることはない。このことはまた、ポリ
シリコン膜９０がＳｉＯ２膜５４からヒサシ状に突出し
ているため、確実に実現できる。
ば、メモリセル部のトレンチ状の溝２０を用いたキャパ
シタにおいて、ストレージのポリシリコン電極６３の下
地として特にＳｉＯ２膜５４の段差５４ａに接してポリ
シリコン膜９０を設けているので、図１９で既述した如
くにポリシリコン層６３同士は下地のポリシリコン膜９
０を通して電気的に十分に導通することになり、既述し
た如き断線が生じることはない。このことはまた、ポリ
シリコン膜９０がＳｉＯ２膜５４からヒサシ状に突出し
ているため、確実に実現できる。
【００２４】従って、ストレージのポリシリコン電極６
３を確実に設けることができ、キャパシタの性能として
高信頼性で高キャパシタンスのものが選られる。
３を確実に設けることができ、キャパシタの性能として
高信頼性で高キャパシタンスのものが選られる。
【００２５】そして、ポリシリコン膜９０は後述の方法
で比較的容易に形成でき、これによって上記のストレー
ジ電極の段切れ防止を簡単な構造で実現できることにな
り、図２０で述べた如きフォトレジストを用いたエッチ
ングは不要となり、従ってデバイス製造時の工程制御が
容易となる。
で比較的容易に形成でき、これによって上記のストレー
ジ電極の段切れ防止を簡単な構造で実現できることにな
り、図２０で述べた如きフォトレジストを用いたエッチ
ングは不要となり、従ってデバイス製造時の工程制御が
容易となる。
【００２６】なお、上記のデバイスでは、ビット線41が
ゲート電極上の同一パターンのＳｉＯ2 層83と直接接し
て設けられているので、従来設けていた如き層間絶縁膜
が不要となり、従って層間絶縁膜にコンタクトホールを
形成しなくてすむ（ゲート電極間にあるＳｉＯ2 膜85の
底部をエッチング除去するだけでよく、これはエッチバ
ックによりセルファラインに行える）。
ゲート電極上の同一パターンのＳｉＯ2 層83と直接接し
て設けられているので、従来設けていた如き層間絶縁膜
が不要となり、従って層間絶縁膜にコンタクトホールを
形成しなくてすむ（ゲート電極間にあるＳｉＯ2 膜85の
底部をエッチング除去するだけでよく、これはエッチバ
ックによりセルファラインに行える）。
【００２７】また、コンタクト領域以外において各ゲー
ト電極間にはＳｉＯ２層８３と同程度の高さにＳｉ ３ Ｎ
４ 層８６が埋め込まれているため、ゲート上面を含めて
平坦化が可能であってしかも下部との絶縁分離がなさ
れ、ＳｉＯ２層８３からＳｉ ３ Ｎ ４ 層８６上へとビット
線４１を直接被着することができる。このため、ビット
線４１のステップカバレッジが良好となり、絶縁層全体
の厚みも小さくできる。
ト電極間にはＳｉＯ２層８３と同程度の高さにＳｉ ３ Ｎ
４ 層８６が埋め込まれているため、ゲート上面を含めて
平坦化が可能であってしかも下部との絶縁分離がなさ
れ、ＳｉＯ２層８３からＳｉ ３ Ｎ ４ 層８６上へとビット
線４１を直接被着することができる。このため、ビット
線４１のステップカバレッジが良好となり、絶縁層全体
の厚みも小さくできる。
【００２８】次に、本例のデバイスの製造方法を図３〜
図14について説明する。
図14について説明する。
【００２９】工程の初期段階で、公知ＬＯＣＯＳ（Loca
l Oxidation of Silicon）法によって図３のようにＰ-
型ウェル40上にフィールドＳｉＯ2 膜２を選択的に形成
し、更に表面上にナイトライド層91を形成する（図中の
92はＳｉＯ2 膜である）。
l Oxidation of Silicon）法によって図３のようにＰ-
型ウェル40上にフィールドＳｉＯ2 膜２を選択的に形成
し、更に表面上にナイトライド層91を形成する（図中の
92はＳｉＯ2 膜である）。
【００３０】次いで図４のように、ナイトライド層９１
を所定パターンにエッチングした後、ナイトライド層９
１をマスクにしてＰ − 型ウエル４０をエッチングする。
これによって、メモリセル部においてＰ − 型ウエル４０
に深さ３〜７μｍのトレンチ状の溝２０を形成する。
を所定パターンにエッチングした後、ナイトライド層９
１をマスクにしてＰ − 型ウエル４０をエッチングする。
これによって、メモリセル部においてＰ − 型ウエル４０
に深さ３〜７μｍのトレンチ状の溝２０を形成する。
【００３１】次いで図５のように、メモリセル部では、
ＣＶＤ（化学的気相成長法）又は熱酸化法によって溝20
の壁面に厚さ400 Å程度のＳｉＯ2 膜54を形成する。図
５も含めて以下の図では単位の領域のみを示すが、他の
領域も同様に処理される。
ＣＶＤ（化学的気相成長法）又は熱酸化法によって溝20
の壁面に厚さ400 Å程度のＳｉＯ2 膜54を形成する。図
５も含めて以下の図では単位の領域のみを示すが、他の
領域も同様に処理される。
【００３２】次いで図６のように、ポリシリコン膜90を
ＣＶＤによって全面に被着する。
ＣＶＤによって全面に被着する。
【００３３】次いで図７のように、フォトレジスト93を
全面に塗布して溝20内を充たしてから、これをエッチバ
ックして溝20内に所定の深さレベルに残す。しかる後、
２層目のフォトレジスト94を全面に塗布し、これを所定
パターンにエッチングし、サイドコンタクト部用の欠除
部94ａを形成する。
全面に塗布して溝20内を充たしてから、これをエッチバ
ックして溝20内に所定の深さレベルに残す。しかる後、
２層目のフォトレジスト94を全面に塗布し、これを所定
パターンにエッチングし、サイドコンタクト部用の欠除
部94ａを形成する。
【００３４】次いで図８のように、図７のフォトレジス
ト93、94をマスクにしてポリシリコン膜90をエッチング
し、サイドコンタクト部でのポリシリコンを除去し、欠
除部90ａを形成する。
ト93、94をマスクにしてポリシリコン膜90をエッチング
し、サイドコンタクト部でのポリシリコンを除去し、欠
除部90ａを形成する。
【００３５】次いで図９のように、ポリシリコン膜９０
をマスクにしてＳｉＯ２膜５４をエッチングすることに
よって、溝２０の上部にＳｉＯ２膜のない（シリコン表
面が露出した）サイドコンタクト部９５を形成する。こ
の結果、ＳｉＯ２膜５４がポリシリコン膜９０下で多少
アンダーカットされて突出部９０ｂが形成され、かつ、
シリコン表面との間に一定の（４００Å程度の）段差５
４ａが生じる。
をマスクにしてＳｉＯ２膜５４をエッチングすることに
よって、溝２０の上部にＳｉＯ２膜のない（シリコン表
面が露出した）サイドコンタクト部９５を形成する。こ
の結果、ＳｉＯ２膜５４がポリシリコン膜９０下で多少
アンダーカットされて突出部９０ｂが形成され、かつ、
シリコン表面との間に一定の（４００Å程度の）段差５
４ａが生じる。
【００３６】次いで図10のように、ＣＶＤによって全面
にストレージのポリシリコン層63を厚さ500 Å程度に堆
積させる。ポリシリコン層63は、ポリシリコン膜90から
上記段差54ａのサイドコンタクト部95にかけて被着さ
れ、ＳｉＯ2 膜54の上記アンダーカット部にも充填され
る。
にストレージのポリシリコン層63を厚さ500 Å程度に堆
積させる。ポリシリコン層63は、ポリシリコン膜90から
上記段差54ａのサイドコンタクト部95にかけて被着さ
れ、ＳｉＯ2 膜54の上記アンダーカット部にも充填され
る。
【００３７】次いでアニールを施すことによって、サイ
ドコンタクト部９５においてポリシリコン層６３からシ
リコン表面域にＮ型不純物をオートドーピングし、Ｎ＋
型不純物拡散領域５３を形成する。
ドコンタクト部９５においてポリシリコン層６３からシ
リコン表面域にＮ型不純物をオートドーピングし、Ｎ＋
型不純物拡散領域５３を形成する。
【００３８】次いで図１１のように、ポリシリコン層６
３をＲＩＥドライエッチングによってエッチングし、破
線で示す部分を除去してストレージノードとして残す。
このとき、ポリシリコン層６３の段差部６３ａが除去さ
れ、ポリシリコン層６３が６３ｂと６３ｃに分断される
ことがあるが、これらの両部分６３ｂ−６３ｃ間は導電
性のあるポリシリコン膜９０によって電気的に導通され
ているから、ポリシリコン層６３が断線することはな
い。
３をＲＩＥドライエッチングによってエッチングし、破
線で示す部分を除去してストレージノードとして残す。
このとき、ポリシリコン層６３の段差部６３ａが除去さ
れ、ポリシリコン層６３が６３ｂと６３ｃに分断される
ことがあるが、これらの両部分６３ｂ−６３ｃ間は導電
性のあるポリシリコン膜９０によって電気的に導通され
ているから、ポリシリコン層６３が断線することはな
い。
【００３９】次いで図12のように、ナイトライド膜91を
エッチングで除去した後、ＣＶＤによって全面に（溝20
内も含めて）一様にＳｉＯ2 膜65を成長させる。
エッチングで除去した後、ＣＶＤによって全面に（溝20
内も含めて）一様にＳｉＯ2 膜65を成長させる。
【００４０】次いで図13のように、ＣＶＤによって溝20
を含む全面にポリシリコン層66を堆積させた後、所定パ
ターンのフォトレジストマスク96によってポリシリコン
層66を破線のレベルからウエットエッチングし、更に異
方性ドライエッチングにより溝20の上部位置まで除去
し、隣接する溝20−20間にてフィールドプレートとして
のポリシリコン層66を連接して残し、その上部はアンダ
ーカットでエッジ部を斜めに除去して段差を小さくして
いる。
を含む全面にポリシリコン層66を堆積させた後、所定パ
ターンのフォトレジストマスク96によってポリシリコン
層66を破線のレベルからウエットエッチングし、更に異
方性ドライエッチングにより溝20の上部位置まで除去
し、隣接する溝20−20間にてフィールドプレートとして
のポリシリコン層66を連接して残し、その上部はアンダ
ーカットでエッジ部を斜めに除去して段差を小さくして
いる。
【００４１】次いで図14のように、熱酸化技術によって
ポリシリコン層66の表面を酸化し、そこにＳｉＯ2 層52
を成長させる。
ポリシリコン層66の表面を酸化し、そこにＳｉＯ2 層52
を成長させる。
【００４２】この後の工程では、まず全面をエッチング
した後に熱酸化法でゲート酸化膜17を付け直し、更にポ
リシリコン層35及びＳｉＯ2 層83をＣＶＤで順次全面に
堆積させる。そして次に、これら両層を同一パターンに
エッチングして図１及び図２に示した各ポリシリコンゲ
ート電極35及びＳｉＯ2 層83を積層する。このあとにイ
オン注入によりＮ型不純物を打込み、Ｎ+ 型領域22、23
を形成する。
した後に熱酸化法でゲート酸化膜17を付け直し、更にポ
リシリコン層35及びＳｉＯ2 層83をＣＶＤで順次全面に
堆積させる。そして次に、これら両層を同一パターンに
エッチングして図１及び図２に示した各ポリシリコンゲ
ート電極35及びＳｉＯ2 層83を積層する。このあとにイ
オン注入によりＮ型不純物を打込み、Ｎ+ 型領域22、23
を形成する。
【００４３】更にサイドウォールのＳｉＯ2 膜84の成長
後にＳｉＯ2 膜85を全面に堆積し、ナイトライド層86を
エッチバックでゲート間に埋め込み、しかる後、ビット
ライン用のＮ+ 型領域23上のＳｉＯ2 膜85の底部をエッ
チングで除去し、コンタクトホール49を形成する。そし
て、ビットラインの配線材料（例えばポリシリコン）を
堆積させ、パターニングしてビットライン41を形成す
る。
後にＳｉＯ2 膜85を全面に堆積し、ナイトライド層86を
エッチバックでゲート間に埋め込み、しかる後、ビット
ライン用のＮ+ 型領域23上のＳｉＯ2 膜85の底部をエッ
チングで除去し、コンタクトホール49を形成する。そし
て、ビットラインの配線材料（例えばポリシリコン）を
堆積させ、パターニングしてビットライン41を形成す
る。
【００４４】以上に説明した製造方法によれば、ストレ
ージノードの段切れ防止のために、図６〜図８の工程で
下地となるポリシリコン膜90を設け、図９の工程でこの
ポリシリコン膜90をマスクにしてサイドコンタクト部の
窓口を形成し、更に図10の工程でＳｉＯ2 膜54の段差54
ａを埋める如くにポリシリコン膜90上にストレージのポ
リシリコン層63を被着しているので、図11の工程でポリ
シリコン層63をエッチバックしたときにこの層が段切れ
を生じてもストレージノード自体はポリシリコン膜90を
介して連なっている（即ち、実質的に段切れはない）。
ージノードの段切れ防止のために、図６〜図８の工程で
下地となるポリシリコン膜90を設け、図９の工程でこの
ポリシリコン膜90をマスクにしてサイドコンタクト部の
窓口を形成し、更に図10の工程でＳｉＯ2 膜54の段差54
ａを埋める如くにポリシリコン膜90上にストレージのポ
リシリコン層63を被着しているので、図11の工程でポリ
シリコン層63をエッチバックしたときにこの層が段切れ
を生じてもストレージノード自体はポリシリコン膜90を
介して連なっている（即ち、実質的に段切れはない）。
【００４５】従って、ストレージノードの断線を再現性
よく防止することができることになる。しかも、工程的
にみて、図２０で既述した如くにしてストレージのポリ
シリコンをエッチングする必要はなく、通常のエッチバ
ックを適用するだけでよいため、工程の制御性が非常に
良好となる。
よく防止することができることになる。しかも、工程的
にみて、図２０で既述した如くにしてストレージのポリ
シリコンをエッチングする必要はなく、通常のエッチバ
ックを適用するだけでよいため、工程の制御性が非常に
良好となる。
【００４６】図15及び図16は、本発明の第２の実施例を
示すものである。
示すものである。
【００４７】この例によれば、Ｐ − 型ウエル（基板）４
０にＮ＋型不純物拡散領域１１３が形成され、ウエルの
表面上のＳｉＯ２表面保護膜１１０に形成したコンタク
トホール１１１に配線１１２が被着された構造におい
て、保護膜１１０のなす段差１１０ａ上に導電膜１２０
が予め設けられ、この上に配線１１２（例えばポリシリ
コン膜）が設けられている。
０にＮ＋型不純物拡散領域１１３が形成され、ウエルの
表面上のＳｉＯ２表面保護膜１１０に形成したコンタク
トホール１１１に配線１１２が被着された構造におい
て、保護膜１１０のなす段差１１０ａ上に導電膜１２０
が予め設けられ、この上に配線１１２（例えばポリシリ
コン膜）が設けられている。
【００４８】従って、仮に図16のように、配線112 を形
成する際に112 ａと112 ｂで示すように段切れを生じた
としても、両部分は依然として導電膜120 を介して電気
的に接続されていることになり、配線の断線は生じてい
ない。
成する際に112 ａと112 ｂで示すように段切れを生じた
としても、両部分は依然として導電膜120 を介して電気
的に接続されていることになり、配線の断線は生じてい
ない。
【００４９】なお、図15の構造を作成するには、基板上
にＳｉＯ2 膜110 と導電膜120 とをＣＶＤ等で積層し、
導電膜120 をパターニングした後、ＳｉＯ2 膜115 をウ
ェットエッチして導電膜120 をヒサシ形状に残し、更に
配線材料の被着→エッチングを行えばよい。
にＳｉＯ2 膜110 と導電膜120 とをＣＶＤ等で積層し、
導電膜120 をパターニングした後、ＳｉＯ2 膜115 をウ
ェットエッチして導電膜120 をヒサシ形状に残し、更に
配線材料の被着→エッチングを行えばよい。
【００５０】以上、本発明を実施例について説明した
が、上述の実施例は本発明の技術的思想に基いて種々変
形可能である。
が、上述の実施例は本発明の技術的思想に基いて種々変
形可能である。
【００５１】例えば、上述の導電膜90、63や112 、120
の材質は上述したポリシリコン以外にも、種々のシリサ
イド（Ｗ、Ａｌ、Ｔｉ、Ｍｏ等のシリサイド）その他の
導電性材料が使用可能である。また、その形状も様々に
変更可能である。導電膜は単層だけでなく、重層構造と
することもできる。
の材質は上述したポリシリコン以外にも、種々のシリサ
イド（Ｗ、Ａｌ、Ｔｉ、Ｍｏ等のシリサイド）その他の
導電性材料が使用可能である。また、その形状も様々に
変更可能である。導電膜は単層だけでなく、重層構造と
することもできる。
【００５２】上述の絶縁膜（例えば54）と導電膜（例え
ば90）との形成方法も種々変更してよく、場合によって
は、絶縁膜に段差を形成した後に導電膜を設けることも
できる。
ば90）との形成方法も種々変更してよく、場合によって
は、絶縁膜に段差を形成した後に導電膜を設けることも
できる。
【００５３】本発明は高集積度のダイナミックＲＡＭを
はじめ、上述した構造を有する他の半導体集積回路素子
にも勿論適用可能である。
はじめ、上述した構造を有する他の半導体集積回路素子
にも勿論適用可能である。
【００５４】
【発明の効果】本発明は上述の如く、溝内の上部壁面部
以外の領域に形成された絶縁膜(54)上に、当該溝内の上
部壁面部の拡散領域(53)に対してヒサシ状に突出する第
１の導電膜(90)が予め形成されており、上記拡散領域上
に形成される第２の導電膜(63b)と上記第１の導電膜上
に形成される第３の導電膜(63c)とが段切れにより分断
状態となっても、上記第２の導電膜と上記第３の導電膜
とは上記第１の導電膜により電気的に導通状態にあるか
ら、上記第２の導電膜と上記第３の導電膜との電気的な
断線が生じることはない。
以外の領域に形成された絶縁膜(54)上に、当該溝内の上
部壁面部の拡散領域(53)に対してヒサシ状に突出する第
１の導電膜(90)が予め形成されており、上記拡散領域上
に形成される第２の導電膜(63b)と上記第１の導電膜上
に形成される第３の導電膜(63c)とが段切れにより分断
状態となっても、上記第２の導電膜と上記第３の導電膜
とは上記第１の導電膜により電気的に導通状態にあるか
ら、上記第２の導電膜と上記第３の導電膜との電気的な
断線が生じることはない。
【００５５】上記の第三の導電領域は、上記第一の導電
領域から段差にかけて被着した後に、特別のマスクを施
すことなしに例えばエッチバックによってパターン化す
ることも、上記第二の導電領域による第三の導電領域の
断線防止が実現されるために、実施可能となる。従っ
て、製造時の工程制御も容易である。
領域から段差にかけて被着した後に、特別のマスクを施
すことなしに例えばエッチバックによってパターン化す
ることも、上記第二の導電領域による第三の導電領域の
断線防止が実現されるために、実施可能となる。従っ
て、製造時の工程制御も容易である。
【図１】本発明の第１の実施例によるダイナミックＲＡ
Ｍのメモリセル部の断面図である。
Ｍのメモリセル部の断面図である。
【図２】同メモリセルの要部拡大断面図である。
【図３】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図４】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図５】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図６】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図７】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図８】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図９】同ＲＡＭの製造方法の一段階をソモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図10】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図11】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図12】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図13】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図14】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図15】本発明の第２の実施例によるデバイスの要部断
面図である。
面図である。
【図16】同デバイスの製造方法の一段階を示す断面図で
ある。
ある。
【図17】従来例によるダイナミックＲＡＭの製造方法の
一段階をメモリセルについて示す断面図である。
一段階をメモリセルについて示す断面図である。
【図18】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図19】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図20】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
２ フィールドＳｉＯ2 膜 20 トレンチ状の溝 22、23 Ｎ+ 型拡散領域（ソース又はドレイン領域） 35 ポリシリコンゲート電極（ワード線） 40 基板（Ｐ- 型ウェル） 41 ビット線 52 ＳｉＯ2 膜 53 Ｎ+ 型拡散領域（サイドコンタクト部） 54 ＳｉＯ2 膜 54ａ、110 ａ 段差 63 ポリシリコン層（ストレージノード） 66 ポリシリコン層（フィールドプレート） 65 ＳｉＯ2 膜（誘電体膜） 90、120 導電膜 112 配線 113 Ｎ+ 型拡散領域 Ｔｒ1 トランスファゲート Ｃ1 キャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾形 喜広 茨城県稲敷郡美浦村木原2355日本テキサ ス・インスツルメンツ株式会社 内 (56)参考文献 特開 昭63−70559（ＪＰ，Ａ) 特開 平４−328861（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (2)
- 【請求項１】 第１導電型の半導体基板の一主面に形成
されている溝と、 前記溝内の上部壁面部以外の領域に形成されている絶縁
膜と、 前記溝内の上部壁面部に形成されている第２導電型の拡
散領域と、 前記絶縁膜上にその一部が前記拡散領域に対してヒサシ
状に突出するように形成されている第１の導電膜と、 前記拡散領域上に形成されている第２の導電膜と、 前記第１の導電膜上に形成されている第３の導電膜とを
有し、前記拡散領域と前記第３の導電膜とが少なくとも
前記第２の導電膜及び前記第１の導電膜を介して電気的
に接続されている半導体装置。 - 【請求項２】 第１導電型の半導体基板の一主面に溝を
形成する工程と、 前記溝内の上部壁面部以外の領域に絶縁膜を形成する工
程と、 前記溝内を含む前記半導体基板の全面に第１の導電膜を
被着する工程と、 前記第１の導電層に対してエッチング処理を行って、そ
の一部が前記溝内の上部壁面部に対してヒサシ状に突出
するように前記絶縁膜上に第１の導電膜を形成する工程
と、 前記溝内を含み前記半導体基板の全面に第２の導電層を
被着する工程と、 熱拡散により前記溝内の上部壁面部に第２導電型の拡散
領域を形成する工程と、 前記第２の導電層に対するエッチング処理を行って、前
記拡散領域上に第２の導電膜を形成すると共に前記第１
の導電膜上に第３の導電膜を形成する工程とを有する半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14145191A JP3146316B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体装置及びその製造方法 |
| US07/883,502 US5563433A (en) | 1991-05-17 | 1992-05-15 | French-type semiconductor memory device with enhanced trench capacitor-transistor connection |
| US08/698,433 US5804478A (en) | 1991-05-17 | 1996-08-15 | Method of forming a trench-type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14145191A JP3146316B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04342165A JPH04342165A (ja) | 1992-11-27 |
| JP3146316B2 true JP3146316B2 (ja) | 2001-03-12 |
Family
ID=15292223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14145191A Expired - Fee Related JP3146316B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5563433A (ja) |
| JP (1) | JP3146316B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250677A (ja) * | 1994-12-28 | 1996-09-27 | Nippon Steel Corp | 半導体記憶装置及びその製造方法 |
| US5905279A (en) * | 1996-04-09 | 1999-05-18 | Kabushiki Kaisha Toshiba | Low resistant trench fill for a semiconductor device |
| KR100209212B1 (ko) * | 1996-10-22 | 1999-07-15 | 김영환 | 반도체메모리장치및그제조방법 |
| KR100223832B1 (ko) * | 1996-12-27 | 1999-10-15 | 구본준 | 반도체 소자 및 그 제조방법 |
| JPH1140772A (ja) * | 1997-07-22 | 1999-02-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| TW356601B (en) * | 1997-08-28 | 1999-04-21 | Tsmc Acer Semiconductor Mfg Corp | Method for making memory cell of self-aligning field plate and structure of the same |
| US6476435B1 (en) * | 1997-09-30 | 2002-11-05 | Micron Technology, Inc. | Self-aligned recessed container cell capacitor |
| US5990511A (en) * | 1997-10-16 | 1999-11-23 | International Business Machines Corporation | Memory cell with transfer device node in selective polysilicon |
| US6194755B1 (en) * | 1998-06-22 | 2001-02-27 | International Business Machines Corporation | Low-resistance salicide fill for trench capacitors |
| EP0981164A3 (en) * | 1998-08-18 | 2003-10-15 | International Business Machines Corporation | Low resistance fill for deep trench capacitor |
| US6140175A (en) * | 1999-03-03 | 2000-10-31 | International Business Machines Corporation | Self-aligned deep trench DRAM array device |
| US6498381B2 (en) | 2001-02-22 | 2002-12-24 | Tru-Si Technologies, Inc. | Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same |
| US6599798B2 (en) * | 2001-07-24 | 2003-07-29 | Infineon Technologies Ag | Method of preparing buried LOCOS collar in trench DRAMS |
| DE10208774B4 (de) * | 2002-02-28 | 2005-09-15 | Infineon Technologies Ag | Verfahren zur Herstellung einer Speicherzelle |
| DE10328634B3 (de) * | 2003-06-26 | 2004-10-21 | Infineon Technologies Ag | Verfahren zur Herstellung eines Buried-Strap-Kontakts für einen Speicherkondensator |
| WO2005062380A1 (en) * | 2003-12-16 | 2005-07-07 | International Business Machines Corporation | Bipolar and cmos integration with reduced contact height |
| US20060066817A1 (en) * | 2004-09-30 | 2006-03-30 | Ke-Shu Chin | Color wheel |
| US20070202677A1 (en) * | 2006-02-27 | 2007-08-30 | Micron Technology, Inc. | Contact formation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2517015B2 (ja) * | 1987-11-06 | 1996-07-24 | シャープ株式会社 | 半導体メモリの製造方法 |
| JPH07109876B2 (ja) * | 1988-09-09 | 1995-11-22 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| KR910007181B1 (ko) * | 1988-09-22 | 1991-09-19 | 현대전자산업 주식회사 | Sdtas구조로 이루어진 dram셀 및 그 제조방법 |
| KR920001760A (ko) * | 1990-06-29 | 1992-01-30 | 김광호 | 디램셀의 적층형 캐패시터 제조방법 |
-
1991
- 1991-05-17 JP JP14145191A patent/JP3146316B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-15 US US07/883,502 patent/US5563433A/en not_active Expired - Lifetime
-
1996
- 1996-08-15 US US08/698,433 patent/US5804478A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5804478A (en) | 1998-09-08 |
| US5563433A (en) | 1996-10-08 |
| JPH04342165A (ja) | 1992-11-27 |
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