JPH1140772A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1140772A JPH1140772A JP9195636A JP19563697A JPH1140772A JP H1140772 A JPH1140772 A JP H1140772A JP 9195636 A JP9195636 A JP 9195636A JP 19563697 A JP19563697 A JP 19563697A JP H1140772 A JPH1140772 A JP H1140772A
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- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の大容量化に伴う高集積化に対応
するため、半導体装置のメモリセル領域、周辺回路形成
領域のいずれか、若しくは両方の領域において、水平方
向の寸法を低減できる半導体装置の構造及びその製造方
法を得る。 【解決手段】 ＤＲＡＭメモリセル領域においては、ト
レンチキャパシタ上に絶縁膜を介してＴＦＴを重畳させ
て配置し、周辺回路形成領域においてはバルクトランジ
スタ上に絶縁膜を介してＴＦＴを重畳させて配置するこ
とで、三次元的な素子の配置とし、水平方向の素子形成
領域の寸法を低減する。
するため、半導体装置のメモリセル領域、周辺回路形成
領域のいずれか、若しくは両方の領域において、水平方
向の寸法を低減できる半導体装置の構造及びその製造方
法を得る。 【解決手段】 ＤＲＡＭメモリセル領域においては、ト
レンチキャパシタ上に絶縁膜を介してＴＦＴを重畳させ
て配置し、周辺回路形成領域においてはバルクトランジ
スタ上に絶縁膜を介してＴＦＴを重畳させて配置するこ
とで、三次元的な素子の配置とし、水平方向の素子形成
領域の寸法を低減する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置のＤ
ＲＡＭ（Dynamic Random Access Memory）のメモリセル
構造と周辺回路の構造、およびその構造を得るための製
造方法に関するものである。
ＲＡＭ（Dynamic Random Access Memory）のメモリセル
構造と周辺回路の構造、およびその構造を得るための製
造方法に関するものである。
【０００２】
【従来の技術】従来の技術による半導体装置の断面構造
を図１５に示す。図１５は特開平７−１５３９６６号公
報に開示された技術を示すものである。図において、符
号１０１はＳＯＩ（Silicon On Insulator）構造を作る
ための基板、１０２は基板１０１上に積層された絶縁
膜、１０３は絶縁膜１０２上に積層されたシリコン層、
１０４は絶縁膜１０２上の不活性領域に形成された絶縁
膜である素子分離膜、１０５はシリコン層１０３に作り
込むＴＦＴのチャネル領域に相当する領域の表面に積層
されたゲート絶縁膜、１０６はゲート絶縁膜１０５上に
形成されたＴＦＴのゲート電極、１０７ａ、１０７ｂは
それぞれ、ＴＦＴのチャネル領域を挟む状態にシリコン
層１０３に作り込まれているＴＦＴのソース／ドレイン
領域である。また１０８はゲート電極１０６と上層の導
電体とを絶縁する絶縁膜である。
を図１５に示す。図１５は特開平７−１５３９６６号公
報に開示された技術を示すものである。図において、符
号１０１はＳＯＩ（Silicon On Insulator）構造を作る
ための基板、１０２は基板１０１上に積層された絶縁
膜、１０３は絶縁膜１０２上に積層されたシリコン層、
１０４は絶縁膜１０２上の不活性領域に形成された絶縁
膜である素子分離膜、１０５はシリコン層１０３に作り
込むＴＦＴのチャネル領域に相当する領域の表面に積層
されたゲート絶縁膜、１０６はゲート絶縁膜１０５上に
形成されたＴＦＴのゲート電極、１０７ａ、１０７ｂは
それぞれ、ＴＦＴのチャネル領域を挟む状態にシリコン
層１０３に作り込まれているＴＦＴのソース／ドレイン
領域である。また１０８はゲート電極１０６と上層の導
電体とを絶縁する絶縁膜である。
【０００３】さらに、ソース／ドレイン領域１０７ａに
接する状態に、このシリコン層１０３の表面から基板１
０１の所定の深さにかけてトレンチ１０９がエッチング
によって形成されている。このトレンチ１０９の内壁に
は、トレンチキャパシタを構成するストレージノード１
１０が密着して成膜されており、このストレージノード
１１０の上端部とソース／ドレイン領域１０７ａ端部と
が接しており、電気的にも接続がなされている。さら
に、ストレージノード１１０の表面にはキャパシタ絶縁
膜１１１が成膜され、その表面に、トレンチ１０９を完
全に埋め込む状態にセルプレート１１２が埋設されてい
る。なお、１１３はＴＦＴよりも上層に配置されるビッ
ト線１１４とソース／ドレイン領域１０７ｂとを電気的
に接続するために設けられたポリパッドである。
接する状態に、このシリコン層１０３の表面から基板１
０１の所定の深さにかけてトレンチ１０９がエッチング
によって形成されている。このトレンチ１０９の内壁に
は、トレンチキャパシタを構成するストレージノード１
１０が密着して成膜されており、このストレージノード
１１０の上端部とソース／ドレイン領域１０７ａ端部と
が接しており、電気的にも接続がなされている。さら
に、ストレージノード１１０の表面にはキャパシタ絶縁
膜１１１が成膜され、その表面に、トレンチ１０９を完
全に埋め込む状態にセルプレート１１２が埋設されてい
る。なお、１１３はＴＦＴよりも上層に配置されるビッ
ト線１１４とソース／ドレイン領域１０７ｂとを電気的
に接続するために設けられたポリパッドである。
【０００４】この図１５に示す半導体装置のメモリセル
領域においては、トレンチキャパシタとＴＦＴとは隣接
して形成されており、トレンチキャパシタを構成するス
トレージノード１１０はトレンチ１０９の内壁表面に形
成され、基板１０１上に絶縁膜１０２を介して形成され
たシリコン層１０３に作り込まれたＴＦＴの一方のソー
ス／ドレイン領域１０７ａに接している。平面的に見
て、トレンチキャパシタとＴＦＴは隣接した状態となっ
ているが、互いに重畳してはいなかった。
領域においては、トレンチキャパシタとＴＦＴとは隣接
して形成されており、トレンチキャパシタを構成するス
トレージノード１１０はトレンチ１０９の内壁表面に形
成され、基板１０１上に絶縁膜１０２を介して形成され
たシリコン層１０３に作り込まれたＴＦＴの一方のソー
ス／ドレイン領域１０７ａに接している。平面的に見
て、トレンチキャパシタとＴＦＴは隣接した状態となっ
ているが、互いに重畳してはいなかった。
【０００５】また、従来の技術による半導体装置の周辺
回路の構成を図１６に示す。図１６に例示するように、
その断面構造を見ると、基板（半導体基板）１０１にソ
ース／ドレイン領域が形成されたＭＯＳトランジスタ
（以下、このＭＯＳトランジスタをバルクトランジスタ
１１５と称する。またトランジスタとは、チャネル領域
を挟む２つのソース／ドレイン領域とチャネル領域上に
ゲート絶縁膜を介して形成されたゲート電極とから構成
されるものとする。）の上にはビット線１１４若しくア
ルミ配線１１６が配置されるのみであり、二次元的に水
平方向に素子が疎らに配置されるにとどまっており、三
次元的に素子と素子とを重畳させて形成させてはおら
ず、この断面構造に示すように、バルクトランジスタ１
１５を基板１０１上に５つ並べて配置する場合に、形成
するトランジスタのゲート長の寸法が０．３５μｍとい
う条件であったときに８．９μｍのスペースを要した。
回路の構成を図１６に示す。図１６に例示するように、
その断面構造を見ると、基板（半導体基板）１０１にソ
ース／ドレイン領域が形成されたＭＯＳトランジスタ
（以下、このＭＯＳトランジスタをバルクトランジスタ
１１５と称する。またトランジスタとは、チャネル領域
を挟む２つのソース／ドレイン領域とチャネル領域上に
ゲート絶縁膜を介して形成されたゲート電極とから構成
されるものとする。）の上にはビット線１１４若しくア
ルミ配線１１６が配置されるのみであり、二次元的に水
平方向に素子が疎らに配置されるにとどまっており、三
次元的に素子と素子とを重畳させて形成させてはおら
ず、この断面構造に示すように、バルクトランジスタ１
１５を基板１０１上に５つ並べて配置する場合に、形成
するトランジスタのゲート長の寸法が０．３５μｍとい
う条件であったときに８．９μｍのスペースを要した。
【０００６】また、従来の技術による半導体装置の周辺
回路の構成では、素子分離膜（この場合はトレンチ分
離）１０４ａの上部には素子は形成されておらず、素子
分離領域１０４ａ以外の領域にトランジスタ等の素子が
形成され、周辺回路を構成していた。なお、図１６にお
いて、符号１１４ａはビット線コンタクト、１１６ａは
Ａｌ配線コンタクトをそれぞれ示している。
回路の構成では、素子分離膜（この場合はトレンチ分
離）１０４ａの上部には素子は形成されておらず、素子
分離領域１０４ａ以外の領域にトランジスタ等の素子が
形成され、周辺回路を構成していた。なお、図１６にお
いて、符号１１４ａはビット線コンタクト、１１６ａは
Ａｌ配線コンタクトをそれぞれ示している。
【０００７】
【発明が解決しようとする課題】半導体装置の大容量化
に伴う高集積化に対応するため、半導体装置のメモリセ
ル領域、周辺回路形成領域のいずれか、若しくは両方の
領域において水平方向の寸法を小さくすることが必要で
あり、また半導体装置の水平方向の寸法を低減できる半
導体装置の製造方法を得ることが必要である。
に伴う高集積化に対応するため、半導体装置のメモリセ
ル領域、周辺回路形成領域のいずれか、若しくは両方の
領域において水平方向の寸法を小さくすることが必要で
あり、また半導体装置の水平方向の寸法を低減できる半
導体装置の製造方法を得ることが必要である。
【０００８】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、メモリセルを構成するトレンチキャパ
シタ上に絶縁膜を介してＴＦＴを配置し、少なくとも上
記トレンチキャパシタと上記ＴＦＴの一部が重畳する状
態とするものである。
る半導体装置は、メモリセルを構成するトレンチキャパ
シタ上に絶縁膜を介してＴＦＴを配置し、少なくとも上
記トレンチキャパシタと上記ＴＦＴの一部が重畳する状
態とするものである。
【０００９】また、この発明の請求項２に係る半導体装
置は、半導体基板にソース／ドレイン領域が形成された
ＭＯＳトランジスタ上若しくは上記半導体基板に形成さ
れた素子分離領域上に絶縁膜を介してＴＦＴを配置し、
少なくとも上記ＭＯＳトランジスタ若しくは素子分離領
域と上記ＴＦＴの一部が重畳する状態とするものであ
る。
置は、半導体基板にソース／ドレイン領域が形成された
ＭＯＳトランジスタ上若しくは上記半導体基板に形成さ
れた素子分離領域上に絶縁膜を介してＴＦＴを配置し、
少なくとも上記ＭＯＳトランジスタ若しくは素子分離領
域と上記ＴＦＴの一部が重畳する状態とするものであ
る。
【００１０】さらに、発明の請求項３に係る半導体装置
は、メモリセルを構成するトレンチキャパシタ上に絶縁
膜を介して第一のＴＦＴが形成され、半導体基板にソー
ス／ドレイン領域が形成された周辺回路を構成するＭＯ
Ｓトランジスタ上若しくは上記半導体基板に形成された
素子分離領域上に別の絶縁膜を介して第二のＴＦＴが形
成されるものである。
は、メモリセルを構成するトレンチキャパシタ上に絶縁
膜を介して第一のＴＦＴが形成され、半導体基板にソー
ス／ドレイン領域が形成された周辺回路を構成するＭＯ
Ｓトランジスタ上若しくは上記半導体基板に形成された
素子分離領域上に別の絶縁膜を介して第二のＴＦＴが形
成されるものである。
【００１１】また、この発明の請求項４に係る半導体装
置は、請求項１〜３のいずれか一項に記載の構成に加
え、トレンチキャパシタの一方の電極、若しくはＭＯＳ
トランジスタの一方のソース／ドレイン領域と、ＴＦＴ
の一方のソース／ドレイン領域とは、絶縁膜中に形成さ
れたコンタクトによって電気的に接続されるものであ
る。
置は、請求項１〜３のいずれか一項に記載の構成に加
え、トレンチキャパシタの一方の電極、若しくはＭＯＳ
トランジスタの一方のソース／ドレイン領域と、ＴＦＴ
の一方のソース／ドレイン領域とは、絶縁膜中に形成さ
れたコンタクトによって電気的に接続されるものであ
る。
【００１２】さらに、この発明の請求項５に係る半導体
装置は、請求項１〜３のいずれか一項に記載の構成に加
え、メモリセルを構成するトレンチキャパシタの誘電体
膜と周辺回路を構成するＭＯＳトランジスタのゲート絶
縁膜とは同一の物質で構成され、上記誘電体膜と上記ゲ
ート絶縁膜とは同時に成膜されるものである。
装置は、請求項１〜３のいずれか一項に記載の構成に加
え、メモリセルを構成するトレンチキャパシタの誘電体
膜と周辺回路を構成するＭＯＳトランジスタのゲート絶
縁膜とは同一の物質で構成され、上記誘電体膜と上記ゲ
ート絶縁膜とは同時に成膜されるものである。
【００１３】また、この発明の請求項６に係る半導体装
置は、請求項１〜３のいずれか一項に記載の構成に加
え、メモリセルを構成するトレンチキャパシタの電極と
周辺回路を構成するのゲート電極とは同一の物質で構成
され、上記誘電体膜と上記ゲート絶縁膜と同時に成膜さ
れるものである。
置は、請求項１〜３のいずれか一項に記載の構成に加
え、メモリセルを構成するトレンチキャパシタの電極と
周辺回路を構成するのゲート電極とは同一の物質で構成
され、上記誘電体膜と上記ゲート絶縁膜と同時に成膜さ
れるものである。
【００１４】さらに、この発明の請求項７に係る半導体
装置は、請求項１、３、４のいずれか一項に記載の構成
に加え、メモリセルを構成するトレンチキャパシタの一
方の電極は半導体基板によって構成され、他方の電極は
少なくとも上記半導体基板に形成された溝の内壁及び底
面に付着形成された誘電体膜を介して、上記溝の内部に
埋設された導電物質により構成されるものである。
装置は、請求項１、３、４のいずれか一項に記載の構成
に加え、メモリセルを構成するトレンチキャパシタの一
方の電極は半導体基板によって構成され、他方の電極は
少なくとも上記半導体基板に形成された溝の内壁及び底
面に付着形成された誘電体膜を介して、上記溝の内部に
埋設された導電物質により構成されるものである。
【００１５】また、この発明の請求項８に係る半導体装
置は、請求項２〜４のいずれか一項に記載の構成に加
え、周辺回路を構成するＭＯＳトランジスタのゲート電
極は、上記ゲート電極上に絶縁膜を介して積層されたＴ
ＦＴの一方のソース／ドレイン領域と上記絶縁膜中に形
成された接続部を介して電気的に接続されるものであ
る。
置は、請求項２〜４のいずれか一項に記載の構成に加
え、周辺回路を構成するＭＯＳトランジスタのゲート電
極は、上記ゲート電極上に絶縁膜を介して積層されたＴ
ＦＴの一方のソース／ドレイン領域と上記絶縁膜中に形
成された接続部を介して電気的に接続されるものであ
る。
【００１６】さらに、この発明の請求項９に係る半導体
装置の製造方法は、半導体基板内に埋設されたセルプレ
ート、上記セルプレート上に誘電体膜を介して形成され
たストレージノードを有し、メモリセルを構成するトレ
ンチキャパシタを形成する工程、上記トレンチキャパシ
タ上に絶縁膜を介して薄膜シリコン層を形成する工程、
上記薄膜シリコン層内にチャネル領域を挟む状態にソー
ス／ドレイン領域を形成し、上記チャネル領域上にゲー
ト絶縁膜を介してゲート電極を形成しＴＦＴを形成する
工程を含むものである。
装置の製造方法は、半導体基板内に埋設されたセルプレ
ート、上記セルプレート上に誘電体膜を介して形成され
たストレージノードを有し、メモリセルを構成するトレ
ンチキャパシタを形成する工程、上記トレンチキャパシ
タ上に絶縁膜を介して薄膜シリコン層を形成する工程、
上記薄膜シリコン層内にチャネル領域を挟む状態にソー
ス／ドレイン領域を形成し、上記チャネル領域上にゲー
ト絶縁膜を介してゲート電極を形成しＴＦＴを形成する
工程を含むものである。
【００１７】また、この発明の請求項１０に係る半導体
装置の製造方法は、半導体基板の表面に第一のチャネル
領域を介して配置された第一のソース／ドレイン領域、
上記第一のチャンネル領域上に第一のゲート絶縁膜を介
して形成された第一のゲート電極を有し周辺回路を構成
するＭＯＳトランジスタを形成する工程、上記ＭＯＳト
ランジスタ上に絶縁膜を介して薄膜シリコン層を形成す
る工程、上記薄膜シリコン層内に第二のチャネル領域を
挟む状態に第二のソース／ドレイン領域を形成し、上記
第二のチャネル領域上に第二のゲート絶縁膜を介して第
二のゲート電極を形成しＴＦＴを形成する工程を含むも
のである。
装置の製造方法は、半導体基板の表面に第一のチャネル
領域を介して配置された第一のソース／ドレイン領域、
上記第一のチャンネル領域上に第一のゲート絶縁膜を介
して形成された第一のゲート電極を有し周辺回路を構成
するＭＯＳトランジスタを形成する工程、上記ＭＯＳト
ランジスタ上に絶縁膜を介して薄膜シリコン層を形成す
る工程、上記薄膜シリコン層内に第二のチャネル領域を
挟む状態に第二のソース／ドレイン領域を形成し、上記
第二のチャネル領域上に第二のゲート絶縁膜を介して第
二のゲート電極を形成しＴＦＴを形成する工程を含むも
のである。
【００１８】
実施の形態１．この発明の実施の形態１について説明す
る。ＤＲＡＭは周辺回路領域とメモリセル領域とを有し
ており、半導体装置の製造過程において、それぞれの領
域に同時に同じ膜を積層することが可能であり、また異
なる形状のマスクパターンを用いて、同時にパターニン
グし、異なる素子の構成要素の形成も可能である。従っ
てメモリセルと周辺回路の形成を平行して行うことは製
造工程数の削減に有利である。この実施の形態１では、
メモリセルと周辺回路を平行して同時に製造する例を用
いて、装置の水平方向の寸法を縮小することが可能な半
導体装置について説明する。
る。ＤＲＡＭは周辺回路領域とメモリセル領域とを有し
ており、半導体装置の製造過程において、それぞれの領
域に同時に同じ膜を積層することが可能であり、また異
なる形状のマスクパターンを用いて、同時にパターニン
グし、異なる素子の構成要素の形成も可能である。従っ
てメモリセルと周辺回路の形成を平行して行うことは製
造工程数の削減に有利である。この実施の形態１では、
メモリセルと周辺回路を平行して同時に製造する例を用
いて、装置の水平方向の寸法を縮小することが可能な半
導体装置について説明する。
【００１９】図１はこの発明の半導体装置を示す断面図
であり、図１の左側の図１（ａ）はＤＲＡＭメモリセル
構造の平面図を示しており、図１（ｂ）はメモリセル領
域の断面図、図１（ｃ）は周辺回路領域の断面図をそれ
ぞれ示している。（図１（ｂ）と図１（ｃ）とは互いに
切断する方向が異なっており、一方はビット線の配線長
方向、他方は配線幅方向に切断した例を示している。）
であり、図１の左側の図１（ａ）はＤＲＡＭメモリセル
構造の平面図を示しており、図１（ｂ）はメモリセル領
域の断面図、図１（ｃ）は周辺回路領域の断面図をそれ
ぞれ示している。（図１（ｂ）と図１（ｃ）とは互いに
切断する方向が異なっており、一方はビット線の配線長
方向、他方は配線幅方向に切断した例を示している。）
【００２０】図１（ｂ）において、用いた符号１はシリ
コン単結晶からなる基板、２は基板１内に埋め込まれた
状態のトレンチキャパシタを示しており、このトレンチ
キャパシタ２はトレンチ（溝）の底面及び内壁を利用し
たキャパシタのセルプレート３（一般的に基板セルプレ
ートと呼ばれる）、セルプレート３の表面に積層された
誘電体膜４、トレンチを埋設する導電物質によって構成
されるキャパシタのストレージノード５によって構成さ
れている。
コン単結晶からなる基板、２は基板１内に埋め込まれた
状態のトレンチキャパシタを示しており、このトレンチ
キャパシタ２はトレンチ（溝）の底面及び内壁を利用し
たキャパシタのセルプレート３（一般的に基板セルプレ
ートと呼ばれる）、セルプレート３の表面に積層された
誘電体膜４、トレンチを埋設する導電物質によって構成
されるキャパシタのストレージノード５によって構成さ
れている。
【００２１】また、符号６はキャパシタ２を含む基板１
の表面に所定の厚さに積層された絶縁膜、７は絶縁膜６
内に形成され、ストレージノード５と絶縁膜６の表面に
形成されるＴＦＴ８の一方のソース／ドレイン領域との
電気的接続を行うコンタクト、９は絶縁膜６の表面に形
成されたシリコン層、１０ａ、１０ｂはシリコン層９内
に作り込まれたＴＦＴ８のソース／ドレイン領域、１１
はシリコン層９の表面を含む絶縁膜６の表面に積層され
たゲート絶縁膜、１２はソース／ドレイン領域１０ａと
１０ｂに挟まれたチャネル領域上にゲート絶縁膜１１を
介して形成されたＴＦＴ８のゲート電極をそれぞれ示し
ている。また、１３はＴＦＴ８上に積層された層間絶縁
膜、１４は層間絶縁膜１３内に形成され、ＴＦＴ８の他
方のソース／ドレイン領域１０ａと層間絶縁膜１３の表
面上に形成されたビット線とを電気的に接続するコンタ
クトをそれぞれ示している。
の表面に所定の厚さに積層された絶縁膜、７は絶縁膜６
内に形成され、ストレージノード５と絶縁膜６の表面に
形成されるＴＦＴ８の一方のソース／ドレイン領域との
電気的接続を行うコンタクト、９は絶縁膜６の表面に形
成されたシリコン層、１０ａ、１０ｂはシリコン層９内
に作り込まれたＴＦＴ８のソース／ドレイン領域、１１
はシリコン層９の表面を含む絶縁膜６の表面に積層され
たゲート絶縁膜、１２はソース／ドレイン領域１０ａと
１０ｂに挟まれたチャネル領域上にゲート絶縁膜１１を
介して形成されたＴＦＴ８のゲート電極をそれぞれ示し
ている。また、１３はＴＦＴ８上に積層された層間絶縁
膜、１４は層間絶縁膜１３内に形成され、ＴＦＴ８の他
方のソース／ドレイン領域１０ａと層間絶縁膜１３の表
面上に形成されたビット線とを電気的に接続するコンタ
クトをそれぞれ示している。
【００２２】なお、この図１（ｂ）の断面にはビット線
１５よりも上層の配線は配置されていないが、ビット線
１５上の層間絶縁膜１６の表面には上層配線が形成され
ている。図１（ａ）、（ｃ）に付された符号について
は、既に説明した符号と同一符号は同一、若しくは相当
部分を示すものである。
１５よりも上層の配線は配置されていないが、ビット線
１５上の層間絶縁膜１６の表面には上層配線が形成され
ている。図１（ａ）、（ｃ）に付された符号について
は、既に説明した符号と同一符号は同一、若しくは相当
部分を示すものである。
【００２３】また、図１（ｃ）において、符号４ａは誘
電体膜４の成膜と同時に成膜されたバルクトランジスタ
１８のゲート絶縁膜、５ａはストレージノード５の成膜
と同時に成膜されたＭＯＳトランジスタ（以下、このＭ
ＯＳトランジスタをバルクトランジスタ１８と称す
る。）のゲート電極、１７は基板１に作り込む２つのバ
ルクトランジスタ１８が互いに電気的影響を及ぼさない
ように形成されたトレンチ型の素子分離領域、１９ａ、
１９ｂはゲート電極５ａ下のチャネルとなる領域を介し
て形成されたソース／ドレイン領域をそれぞれ示してい
る。
電体膜４の成膜と同時に成膜されたバルクトランジスタ
１８のゲート絶縁膜、５ａはストレージノード５の成膜
と同時に成膜されたＭＯＳトランジスタ（以下、このＭ
ＯＳトランジスタをバルクトランジスタ１８と称す
る。）のゲート電極、１７は基板１に作り込む２つのバ
ルクトランジスタ１８が互いに電気的影響を及ぼさない
ように形成されたトレンチ型の素子分離領域、１９ａ、
１９ｂはゲート電極５ａ下のチャネルとなる領域を介し
て形成されたソース／ドレイン領域をそれぞれ示してい
る。
【００２４】その他、２０は層間絶縁膜１６の表面に成
膜されたＡｌ配線である上層配線２１とバルクトランジ
スタ１８の一方のソース／ドレイン領域１９ｂ（若しく
はＴＦＴ８の一方のソース／ドレイン領域１０ｂ）とを
電気的に接続するために絶縁膜６及び層間絶縁膜１３、
１６の内部に形成されたコンタクトを示している。な
お、この図１（ｃ）の断面図においては、バルクトラン
ジスタ１８若しくはＴＦＴ８の他方のソース／ドレイン
領域１９ａ若しくは１０ａはビット線１５に電気的に接
続される例を示している。
膜されたＡｌ配線である上層配線２１とバルクトランジ
スタ１８の一方のソース／ドレイン領域１９ｂ（若しく
はＴＦＴ８の一方のソース／ドレイン領域１０ｂ）とを
電気的に接続するために絶縁膜６及び層間絶縁膜１３、
１６の内部に形成されたコンタクトを示している。な
お、この図１（ｃ）の断面図においては、バルクトラン
ジスタ１８若しくはＴＦＴ８の他方のソース／ドレイン
領域１９ａ若しくは１０ａはビット線１５に電気的に接
続される例を示している。
【００２５】この図１（ｂ）に示すように、メモリセル
領域において、トレンチキャパシタ２を基板１の内部に
完全に埋設した状態に形成ているため、このトレンチキ
ャパシタ２の表面に層間絶縁膜６を介してＴＦＴ８を配
置できる。従ってＴＦＴ８の配置はコンタクト７の端部
に接続することが可能であればどのような配置としても
問題ない。よって、従来では重畳して配置できなかった
トレンチキャパシタ２とＴＦＴ８とを互いに重畳する状
態に配置でき、半導体装置の水平方向の寸法の微細化が
可能となる。
領域において、トレンチキャパシタ２を基板１の内部に
完全に埋設した状態に形成ているため、このトレンチキ
ャパシタ２の表面に層間絶縁膜６を介してＴＦＴ８を配
置できる。従ってＴＦＴ８の配置はコンタクト７の端部
に接続することが可能であればどのような配置としても
問題ない。よって、従来では重畳して配置できなかった
トレンチキャパシタ２とＴＦＴ８とを互いに重畳する状
態に配置でき、半導体装置の水平方向の寸法の微細化が
可能となる。
【００２６】また、図１（ｃ）に示すように、周辺回路
領域において、素子分離領域１７上若しくはバルクトラ
ンジスタ１８の上部に絶縁膜６を介してＴＦＴ８を重畳
させて構成している。このように素子を縦方向に重畳さ
せて配置することで、従来では基板１の表面に対して二
次元的に配置していた素子を三次元的に配置でき、これ
によって半導体装置自体の水平方向の寸法の縮小を図る
ことが可能であり、より高集積化することができる。
領域において、素子分離領域１７上若しくはバルクトラ
ンジスタ１８の上部に絶縁膜６を介してＴＦＴ８を重畳
させて構成している。このように素子を縦方向に重畳さ
せて配置することで、従来では基板１の表面に対して二
次元的に配置していた素子を三次元的に配置でき、これ
によって半導体装置自体の水平方向の寸法の縮小を図る
ことが可能であり、より高集積化することができる。
【００２７】次に、図１に示した半導体装置の製造方法
について説明する。まず、図２に示すように、周辺回路
を構成する領域に選択的にトレンチ型の素子分離領域１
７を形成する。素子分離領域１７の断面における水平方
向の寸法は０．２〜２．０μｍ程度の大きさとする。次
に、図３に示すように、メモリセル領域の基板１上にエ
ッチングマスクをパターニングし、これを用いてエッチ
ングを行い、深さ５００〜５０００Å程度のトレンチキ
ャパシタ２を形成するためのトレンチ２ａを形成する。
さらに、トレンチ２ａの内壁及び底面に対し、不純物注
入する等してセルプレート３を形成する。エッチングマ
スク２２は除去する。
について説明する。まず、図２に示すように、周辺回路
を構成する領域に選択的にトレンチ型の素子分離領域１
７を形成する。素子分離領域１７の断面における水平方
向の寸法は０．２〜２．０μｍ程度の大きさとする。次
に、図３に示すように、メモリセル領域の基板１上にエ
ッチングマスクをパターニングし、これを用いてエッチ
ングを行い、深さ５００〜５０００Å程度のトレンチキ
ャパシタ２を形成するためのトレンチ２ａを形成する。
さらに、トレンチ２ａの内壁及び底面に対し、不純物注
入する等してセルプレート３を形成する。エッチングマ
スク２２は除去する。
【００２８】その後、図４に示すように、トレンチ２ａ
の内壁及び底面を含む基板１の表面全面にシリコン窒化
膜をＣＶＤ法によって２０〜１００Å程度の厚さに積層
する。このシリコン酸化膜はメモリセル領域においては
誘電体膜４、周辺回路領域においてはバルクトランジス
タ１８のゲート絶縁膜４ａとなる。
の内壁及び底面を含む基板１の表面全面にシリコン窒化
膜をＣＶＤ法によって２０〜１００Å程度の厚さに積層
する。このシリコン酸化膜はメモリセル領域においては
誘電体膜４、周辺回路領域においてはバルクトランジス
タ１８のゲート絶縁膜４ａとなる。
【００２９】その後、図５に示すように、ＣＶＤ法によ
って全面にポリシリコン膜５５を積層する。このポリシ
リコン膜５５の膜厚はメモリセル領域に形成されたトレ
ンチ２ａの水平方向の開口形状が０．３６×０．９６μ
ｍ程度の大きさであるとすれば、２０００〜５０００Å
程度の膜厚に積層することで、トレンチ２ａの内部を完
全に埋設することが可能である。このポリシリコン膜５
５はトレンチ２ａの内部に埋設された部分でストレージ
ノード５を構成し、周辺回路に積層された部分でバルク
トランジスタ１８のゲート電極５ａを構成する。次に、
図６に示すように、ポリシリコン膜５５に対してＣＭＰ
法によってエッチングを行い、周辺回路に形成するバル
クトランジスタ１８の構成に必要なゲート電極５ａに必
要となる厚さ（５００〜２０００Å）までエッチバック
する。
って全面にポリシリコン膜５５を積層する。このポリシ
リコン膜５５の膜厚はメモリセル領域に形成されたトレ
ンチ２ａの水平方向の開口形状が０．３６×０．９６μ
ｍ程度の大きさであるとすれば、２０００〜５０００Å
程度の膜厚に積層することで、トレンチ２ａの内部を完
全に埋設することが可能である。このポリシリコン膜５
５はトレンチ２ａの内部に埋設された部分でストレージ
ノード５を構成し、周辺回路に積層された部分でバルク
トランジスタ１８のゲート電極５ａを構成する。次に、
図６に示すように、ポリシリコン膜５５に対してＣＭＰ
法によってエッチングを行い、周辺回路に形成するバル
クトランジスタ１８の構成に必要なゲート電極５ａに必
要となる厚さ（５００〜２０００Å）までエッチバック
する。
【００３０】その後、図７に示すように、周辺回路領域
にバルクトランジスタ１８のゲート電極５ａに相当する
形状のエッチングマスク２３をパターニングし、ポリシ
リコン膜５５に対して異方性エッチングを行う。メモリ
セル領域に位置するポリシリコン膜５５上にはエッチン
グマスクを形成せずに、ポリシリコン膜５５に対して異
方性エッチングを行い、ゲート電極５ａを得る。このエ
ッチング時に同時に基板１の表面までポリシリコン膜５
５を掘り下げ、トレンチキャパシタ２を構成する隣接し
たストレージノード５がそれぞれのトレンチ内に埋設さ
れた状態とする。その後、エッチングマスク２３を除去
し、周辺回路領域に対して選択的に不純物注入を行い、
ソース／ドレイン領域１９ａ、１９ｂを形成する。
にバルクトランジスタ１８のゲート電極５ａに相当する
形状のエッチングマスク２３をパターニングし、ポリシ
リコン膜５５に対して異方性エッチングを行う。メモリ
セル領域に位置するポリシリコン膜５５上にはエッチン
グマスクを形成せずに、ポリシリコン膜５５に対して異
方性エッチングを行い、ゲート電極５ａを得る。このエ
ッチング時に同時に基板１の表面までポリシリコン膜５
５を掘り下げ、トレンチキャパシタ２を構成する隣接し
たストレージノード５がそれぞれのトレンチ内に埋設さ
れた状態とする。その後、エッチングマスク２３を除去
し、周辺回路領域に対して選択的に不純物注入を行い、
ソース／ドレイン領域１９ａ、１９ｂを形成する。
【００３１】なお、ここでは製造工程の説明の簡略化の
ため、バルクトランジスタ１８のゲート電極５ａの側壁
に付着して形成するサイドウォールや、そのサイドウォ
ールを不純物注入マスクとしてＬＤＤ構造のソース／ド
レイン領域１９ａ、１９ｂを形成することについては述
べないが、周辺回路領域のゲート絶縁膜４ａのパターニ
ングは、例えばサイドウォールを形成する際のエッチン
グによって同時に、若しくは形成したサイドウォールを
エッチングマスクとして順次エッチングを行うことによ
りなされる。また、ゲート絶縁膜４ａは周辺回路領域の
略全面に残った状態であっても良く、ソース／ドレイン
領域１９ａ、１９ｂに対して電気的接続を行うために必
要な領域のみ開口するという方法を用いても問題ない。
ため、バルクトランジスタ１８のゲート電極５ａの側壁
に付着して形成するサイドウォールや、そのサイドウォ
ールを不純物注入マスクとしてＬＤＤ構造のソース／ド
レイン領域１９ａ、１９ｂを形成することについては述
べないが、周辺回路領域のゲート絶縁膜４ａのパターニ
ングは、例えばサイドウォールを形成する際のエッチン
グによって同時に、若しくは形成したサイドウォールを
エッチングマスクとして順次エッチングを行うことによ
りなされる。また、ゲート絶縁膜４ａは周辺回路領域の
略全面に残った状態であっても良く、ソース／ドレイン
領域１９ａ、１９ｂに対して電気的接続を行うために必
要な領域のみ開口するという方法を用いても問題ない。
【００３２】次に、図８に示すように、絶縁膜６を基板
１の表面全面に所定の膜厚となるように積層し、さら
に、ストレージノード５の表面を選択的に露出させるコ
ンタクトホール７ａを開口する。同時に、図８（ｃ）の
断面には示されていないが、周辺回路を構成するバルク
トランジスタ１８のゲート電極５ａ若しくはソース／ド
レイン領域１９ａ、１９ｂの一部を露出させるコンタク
トホールを形成することが可能である。
１の表面全面に所定の膜厚となるように積層し、さら
に、ストレージノード５の表面を選択的に露出させるコ
ンタクトホール７ａを開口する。同時に、図８（ｃ）の
断面には示されていないが、周辺回路を構成するバルク
トランジスタ１８のゲート電極５ａ若しくはソース／ド
レイン領域１９ａ、１９ｂの一部を露出させるコンタク
トホールを形成することが可能である。
【００３３】その後、図９に示すように、ポリシリコン
膜を１００〜１０００Å程度の膜厚となるようにＣＶＤ
法によって積層する。このポリシリコン膜の成膜によっ
て、コンタクトホール７ａの内部にはコンタクト７が形
成される。ポリシリコン膜はＴＦＴ８のソース／ドレイ
ン領域１０ａ、１０ｂ及びチャンネル領域に対応するシ
リコン層９にパターニングする。周辺回路領域にも同時
にシリコン層９を形成する。シリコン層９はメモリセル
領域においては少なくとも一部がトレンチキャパシタ２
と重畳し、また周辺回路領域においては少なくとも一部
がバルクトランジスタ１８若しくは素子分離領域１７に
重畳する状態となるように形成する。なお、周辺回路領
域においてもメモリセル領域と同様に、前工程でコンタ
クトホールを開口していた場合はポリシリコン膜の成膜
によって開口部が埋設され、コンタクトが形成されるこ
とは言うまでもない。
膜を１００〜１０００Å程度の膜厚となるようにＣＶＤ
法によって積層する。このポリシリコン膜の成膜によっ
て、コンタクトホール７ａの内部にはコンタクト７が形
成される。ポリシリコン膜はＴＦＴ８のソース／ドレイ
ン領域１０ａ、１０ｂ及びチャンネル領域に対応するシ
リコン層９にパターニングする。周辺回路領域にも同時
にシリコン層９を形成する。シリコン層９はメモリセル
領域においては少なくとも一部がトレンチキャパシタ２
と重畳し、また周辺回路領域においては少なくとも一部
がバルクトランジスタ１８若しくは素子分離領域１７に
重畳する状態となるように形成する。なお、周辺回路領
域においてもメモリセル領域と同様に、前工程でコンタ
クトホールを開口していた場合はポリシリコン膜の成膜
によって開口部が埋設され、コンタクトが形成されるこ
とは言うまでもない。
【００３４】次に、図１０に示すように、ＣＶＤ法によ
ってシリコン酸化膜を成膜するか、若しくはシリコン層
９の表面を酸化することによってゲート絶縁膜１１を得
る。その後、ゲート絶縁膜１１の表面にポリシリコン膜
をＣＶＤ法によって１００〜１０００Å程度の厚さに積
層し、これをパターニングすることでＴＦＴ８を構成す
るゲート電極１２をメモリセル領域及び周辺回路領域に
形成する。次に、シリコン層９に対して選択的に不純物
注入を行い、ソース／ドレイン領域１０ａ、１０ｂを形
成する。メモリセル領域においては、ソース／ドレイン
領域１０ａはコンタクト７を介してトレンチキャパシタ
２と電気的に接続した状態となる。
ってシリコン酸化膜を成膜するか、若しくはシリコン層
９の表面を酸化することによってゲート絶縁膜１１を得
る。その後、ゲート絶縁膜１１の表面にポリシリコン膜
をＣＶＤ法によって１００〜１０００Å程度の厚さに積
層し、これをパターニングすることでＴＦＴ８を構成す
るゲート電極１２をメモリセル領域及び周辺回路領域に
形成する。次に、シリコン層９に対して選択的に不純物
注入を行い、ソース／ドレイン領域１０ａ、１０ｂを形
成する。メモリセル領域においては、ソース／ドレイン
領域１０ａはコンタクト７を介してトレンチキャパシタ
２と電気的に接続した状態となる。
【００３５】その後、図１１に示すように、ＣＶＤ法に
よって、基板１の表面に層間絶縁膜１３を積層する。さ
らに、この層間絶縁膜１３に対して異方性エッチングを
行い、メモリセル領域においては、ＴＦＴ８のソース／
ドレイン領域１０ｂを露出させるコンタクトホール１３
ａを、周辺回路領域においてはＴＦＴ８のソース／ドレ
イン領域１０ａを露出させるコンタクトホール１３ｂ
を、さらにバルクトランジスタ１８の一方のソース／ド
レイン領域１９ａを露出させるコンタクトホール１３ｃ
をそれぞれ形成する。
よって、基板１の表面に層間絶縁膜１３を積層する。さ
らに、この層間絶縁膜１３に対して異方性エッチングを
行い、メモリセル領域においては、ＴＦＴ８のソース／
ドレイン領域１０ｂを露出させるコンタクトホール１３
ａを、周辺回路領域においてはＴＦＴ８のソース／ドレ
イン領域１０ａを露出させるコンタクトホール１３ｂ
を、さらにバルクトランジスタ１８の一方のソース／ド
レイン領域１９ａを露出させるコンタクトホール１３ｃ
をそれぞれ形成する。
【００３６】次に、基板１の表面にＣＶＤ法によってポ
リシリコン膜を成膜することで、コンタクトホール１３
ａ〜１３ｃの内部を導電物質によって埋設してコンタク
ト１４を形成する。さらに、層間絶縁膜１３の表面に積
層されたポリシリコン膜をパターニングしてビット線１
５となる領域のみを選択的に残す。その後、基板１の表
面に層間絶縁膜１６を積層し、ＴＦＴ８を構成するソー
ス／ドレイン領域１０ｂ及びバルクトランジスタ１８を
構成する他のソース／ドレイン領域１９ｂに当接するコ
ンタクト２０を形成し、さらに層間絶縁膜１６上にコン
タクト２０に接する上層配線２１を形成することで図１
に示すような断面構造の半導体装置を得ることが可能と
なる。
リシリコン膜を成膜することで、コンタクトホール１３
ａ〜１３ｃの内部を導電物質によって埋設してコンタク
ト１４を形成する。さらに、層間絶縁膜１３の表面に積
層されたポリシリコン膜をパターニングしてビット線１
５となる領域のみを選択的に残す。その後、基板１の表
面に層間絶縁膜１６を積層し、ＴＦＴ８を構成するソー
ス／ドレイン領域１０ｂ及びバルクトランジスタ１８を
構成する他のソース／ドレイン領域１９ｂに当接するコ
ンタクト２０を形成し、さらに層間絶縁膜１６上にコン
タクト２０に接する上層配線２１を形成することで図１
に示すような断面構造の半導体装置を得ることが可能と
なる。
【００３７】この実施の形態１に示す半導体装置は、メ
モリセル領域においては、トレンチキャパシタ２の上部
にＴＦＴ８を重畳させる状態に配置することでメモリセ
ルの水平方向の寸法の縮小が可能となる。また周辺回路
領域においては、バルクトランジスタ１８若しくは素子
分離領域１７とＴＦＴ８とを互いに重畳するように配置
することで、さらに従来では素子を形成しなかった素子
分離領域１７の上にＴＦＴ８を重畳する状態に配置する
ことで水平方向の寸法の縮小が可能となるという効果が
ある。
モリセル領域においては、トレンチキャパシタ２の上部
にＴＦＴ８を重畳させる状態に配置することでメモリセ
ルの水平方向の寸法の縮小が可能となる。また周辺回路
領域においては、バルクトランジスタ１８若しくは素子
分離領域１７とＴＦＴ８とを互いに重畳するように配置
することで、さらに従来では素子を形成しなかった素子
分離領域１７の上にＴＦＴ８を重畳する状態に配置する
ことで水平方向の寸法の縮小が可能となるという効果が
ある。
【００３８】具体的に、図１２に、この発明を用いた周
辺回路の断面図の一例を示す。図１２の周辺回路図は従
来の技術を示す図１６に対応する図であり、示されてい
る回路構成は同じであり、素子の大きさも揃っている
（トランジスタのゲート長は０．３５μｍとする）。図
１６に示した従来の周辺回路の水平方向の寸法は８．９
μｍであるのに対し、図１２のこの発明の周辺回路の水
平方向の寸法は７．５μｍと、従来の８３％程度の大き
さにでき、この発明を用いることでより高集積化された
半導体装置を得ることが可能となることが分かる。
辺回路の断面図の一例を示す。図１２の周辺回路図は従
来の技術を示す図１６に対応する図であり、示されてい
る回路構成は同じであり、素子の大きさも揃っている
（トランジスタのゲート長は０．３５μｍとする）。図
１６に示した従来の周辺回路の水平方向の寸法は８．９
μｍであるのに対し、図１２のこの発明の周辺回路の水
平方向の寸法は７．５μｍと、従来の８３％程度の大き
さにでき、この発明を用いることでより高集積化された
半導体装置を得ることが可能となることが分かる。
【００３９】また、この実施の形態１として、この発明
の一例となる半導体装置を図１〜図１２に示したが、ト
レンチキャパシタ２のセルプレート３を基板セルプレー
トではなくポリシリコン膜等によって構成すること、素
子の構成物質を同様の性質を示す異なる物質に置き換え
て構成すること、また素子の寸法を変更して半導体装置
を形成することも可能であることは言うまでもない。
の一例となる半導体装置を図１〜図１２に示したが、ト
レンチキャパシタ２のセルプレート３を基板セルプレー
トではなくポリシリコン膜等によって構成すること、素
子の構成物質を同様の性質を示す異なる物質に置き換え
て構成すること、また素子の寸法を変更して半導体装置
を形成することも可能であることは言うまでもない。
【００４０】実施の形態２．次に、この発明の実施の形
態２について説明する。既に示した実施の形態１では半
導体装置の周辺回路に形成されたビット線１５はバルク
トランジスタ１８を構成するソース／ドレイン領域１９
ａ若しくはＴＦＴ８を構成するソース／ドレイン領域１
０ａの上部にコンタクト１４を介して配置されており、
例えば図１（ｃ）の断面図には示されていない領域でビ
ット線１５は互いに電気的に接続されていた。この実施
の形態２ではバルクトランジスタ１８とＴＦＴ８のソー
ス／ドレイン領域１９ａ−１０ａ間の異なる接続方法に
ついて説明する。
態２について説明する。既に示した実施の形態１では半
導体装置の周辺回路に形成されたビット線１５はバルク
トランジスタ１８を構成するソース／ドレイン領域１９
ａ若しくはＴＦＴ８を構成するソース／ドレイン領域１
０ａの上部にコンタクト１４を介して配置されており、
例えば図１（ｃ）の断面図には示されていない領域でビ
ット線１５は互いに電気的に接続されていた。この実施
の形態２ではバルクトランジスタ１８とＴＦＴ８のソー
ス／ドレイン領域１９ａ−１０ａ間の異なる接続方法に
ついて説明する。
【００４１】図１３はこの発明による半導体装置の周辺
回路を構成する断面図を示しており、回路構成は図１２
（ｂ）の回路構成に相当するものである。この実施の形
態２の半導体装置は、図１３に示すように、バルクトラ
ンジスタ１８とＴＦＴ８が互いに重畳しており、それぞ
れのソース／ドレイン領域１９ａ−１０ａとが上下に配
置されている。そこで、バルクトランジスタ１８のソー
ス／ドレイン領域１９ａの上面からＴＦＴ８のソース／
ドレイン領域１０ａの底面にかけて導電物質からなる接
続部２４を形成し電気的接続を図ることも可能である。
回路を構成する断面図を示しており、回路構成は図１２
（ｂ）の回路構成に相当するものである。この実施の形
態２の半導体装置は、図１３に示すように、バルクトラ
ンジスタ１８とＴＦＴ８が互いに重畳しており、それぞ
れのソース／ドレイン領域１９ａ−１０ａとが上下に配
置されている。そこで、バルクトランジスタ１８のソー
ス／ドレイン領域１９ａの上面からＴＦＴ８のソース／
ドレイン領域１０ａの底面にかけて導電物質からなる接
続部２４を形成し電気的接続を図ることも可能である。
【００４２】このように、ＴＦＴ８とバルクトランジス
タ１８とを直接的に接続することで、電気的接続のため
に必要となる配線長が小さくなり、配線抵抗の低減が可
能であり、さらに半導体装置の、特に周辺回路領域にお
ける水平方向の寸法をより縮小でき高集積化された半導
体装置を得ることが可能となる。
タ１８とを直接的に接続することで、電気的接続のため
に必要となる配線長が小さくなり、配線抵抗の低減が可
能であり、さらに半導体装置の、特に周辺回路領域にお
ける水平方向の寸法をより縮小でき高集積化された半導
体装置を得ることが可能となる。
【００４３】実施の形態３．次に実施の形態３について
説明する。上述の実施の形態１及び２では半導体装置の
メモリセル領域、周辺回路領域の全体の構造について説
明した。この実施の形態３では周辺回路の構成要素であ
るＴＦＴ８のソース／ドレイン領域１０ａとバルクトラ
ンジスタ１８のゲート電極５ａとの接続について説明す
る。
説明する。上述の実施の形態１及び２では半導体装置の
メモリセル領域、周辺回路領域の全体の構造について説
明した。この実施の形態３では周辺回路の構成要素であ
るＴＦＴ８のソース／ドレイン領域１０ａとバルクトラ
ンジスタ１８のゲート電極５ａとの接続について説明す
る。
【００４４】従来の技術による半導体装置の周辺回路の
構成では、例えばスイッチングトランジスタが互いに重
畳するという配置を採っていなかったため、第一のトラ
ンジスタのソース／ドレイン領域と第二のトランジスタ
のゲート電極とを接続しようとした場合、第一のトラン
ジスタのソース／ドレイン領域に接し、上方に伸びる第
一の接続部と、第二のトランジスタのゲート電極に接
し、上方に伸びる第二の接続部と、第一、第二の接続部
とを接続する配線とを形成する必要があった。従って接
続に要する領域が大きく、また接続に必要となる配線長
も大きかった。
構成では、例えばスイッチングトランジスタが互いに重
畳するという配置を採っていなかったため、第一のトラ
ンジスタのソース／ドレイン領域と第二のトランジスタ
のゲート電極とを接続しようとした場合、第一のトラン
ジスタのソース／ドレイン領域に接し、上方に伸びる第
一の接続部と、第二のトランジスタのゲート電極に接
し、上方に伸びる第二の接続部と、第一、第二の接続部
とを接続する配線とを形成する必要があった。従って接
続に要する領域が大きく、また接続に必要となる配線長
も大きかった。
【００４５】図１４はこの発明の実施の形態３を示すも
のであり、図１４（ａ）は半導体装置の周辺回路を構成
するＴＦＴ（Ｔｒ１）のソース／ドレイン領域とバルク
トランジスタ（Ｔｒ２）のゲート電極とが接続されてい
る状態を示している。
のであり、図１４（ａ）は半導体装置の周辺回路を構成
するＴＦＴ（Ｔｒ１）のソース／ドレイン領域とバルク
トランジスタ（Ｔｒ２）のゲート電極とが接続されてい
る状態を示している。
【００４６】また、図１４（ｂ）は図１４（ａ）の回路
図を平面図に置き換えたものであり、図面に付した符号
は既に説明のために用いた符号と同一符号は同一、若し
くは相当部分を示すものである。Ｔｒ１のソース／ドレ
イン領域１０ａとＴｒ２のゲート電極５ａとは互いに接
続部２５を介して接続された状態にある。また、実施の
形態１、２と同様に、周辺回路を構成するＴＦＴである
Ｔｒ１とバルクトランジスタであるＴｒ２が部分的に重
畳した状態にある。バルクトランジスタであるＴｒ２の
周囲は素子分離領域であるため、ＴＦＴであるＴｒ１は
素子分離領域とも重畳した状態となっている。
図を平面図に置き換えたものであり、図面に付した符号
は既に説明のために用いた符号と同一符号は同一、若し
くは相当部分を示すものである。Ｔｒ１のソース／ドレ
イン領域１０ａとＴｒ２のゲート電極５ａとは互いに接
続部２５を介して接続された状態にある。また、実施の
形態１、２と同様に、周辺回路を構成するＴＦＴである
Ｔｒ１とバルクトランジスタであるＴｒ２が部分的に重
畳した状態にある。バルクトランジスタであるＴｒ２の
周囲は素子分離領域であるため、ＴＦＴであるＴｒ１は
素子分離領域とも重畳した状態となっている。
【００４７】次に、図１４（ｂ）のＡ−Ａ領域における
断面図を図１４（ｃ）に示す。図１４（ｃ）に付した符
号は、既に説明のために用いた符号等同一符号は同一、
若しくは相当部分を示している。バルクトランジスタで
あるＴｒ２のゲート電極５ａとＴＦＴであるＴｒ１のソ
ース／ドレイン領域１０ａとは絶縁膜６中に形成された
接続部２５のみを介して接続されている。接続部２５の
垂直方向の寸法は絶縁膜６の膜厚からゲート電極５ａ及
びゲート絶縁膜４ａの膜厚を差し引いた寸法に等しく、
その接続に要する配線長は小さいため、配線抵抗を低減
でき、良好な電気特性を有する半導体装置となることが
分かる。また接続のための配線及びコンタクトが占有す
る面積を低減でき、より高集積化された半導体装置を得
ることが可能となる。
断面図を図１４（ｃ）に示す。図１４（ｃ）に付した符
号は、既に説明のために用いた符号等同一符号は同一、
若しくは相当部分を示している。バルクトランジスタで
あるＴｒ２のゲート電極５ａとＴＦＴであるＴｒ１のソ
ース／ドレイン領域１０ａとは絶縁膜６中に形成された
接続部２５のみを介して接続されている。接続部２５の
垂直方向の寸法は絶縁膜６の膜厚からゲート電極５ａ及
びゲート絶縁膜４ａの膜厚を差し引いた寸法に等しく、
その接続に要する配線長は小さいため、配線抵抗を低減
でき、良好な電気特性を有する半導体装置となることが
分かる。また接続のための配線及びコンタクトが占有す
る面積を低減でき、より高集積化された半導体装置を得
ることが可能となる。
【００４８】さらに、実施の形態１、２の場合と同様
に、図１４（ｂ）に示すように、周辺回路を構成するＴ
ＦＴであるＴｒ１とバルクトランジスタであるＴｒ２が
部分的に重畳した状態としており、周辺回路において、
素子を三次元的に形成していることから、半導体装置の
水平方向の寸法の低減を図ることが可能である。
に、図１４（ｂ）に示すように、周辺回路を構成するＴ
ＦＴであるＴｒ１とバルクトランジスタであるＴｒ２が
部分的に重畳した状態としており、周辺回路において、
素子を三次元的に形成していることから、半導体装置の
水平方向の寸法の低減を図ることが可能である。
【００４９】
【発明の効果】以下に、この発明の各請求項の効果につ
いて記載する。この発明の請求項１による半導体装置に
よれば、メモリセルを構成するトレンチキャパシタ上に
絶縁膜を介してＴＦＴを形成することで、半導体装置の
水平方向の形成寸法の低減を図ることが可能である。
いて記載する。この発明の請求項１による半導体装置に
よれば、メモリセルを構成するトレンチキャパシタ上に
絶縁膜を介してＴＦＴを形成することで、半導体装置の
水平方向の形成寸法の低減を図ることが可能である。
【００５０】また、この発明の請求項２による半導体装
置によれば、周辺回路を構成するＭＯＳトランジスタ
（バルクトランジスタ）上に絶縁膜を介してＴＦＴを形
成することで、半導体装置の水平方向の形成寸法の低減
を図ることが可能である。
置によれば、周辺回路を構成するＭＯＳトランジスタ
（バルクトランジスタ）上に絶縁膜を介してＴＦＴを形
成することで、半導体装置の水平方向の形成寸法の低減
を図ることが可能である。
【００５１】さらに、この発明の請求項３による半導体
装置によれば、メモリセルを構成するトレンチキャパシ
タ上に第一のＴＦＴを形成し、周辺回路を構成するＭＯ
Ｓトランジスタ上に絶縁膜を介して第二のＴＦＴを形成
することによって半導体装置の水平方向の形成寸法の低
減を図ることが可能である。
装置によれば、メモリセルを構成するトレンチキャパシ
タ上に第一のＴＦＴを形成し、周辺回路を構成するＭＯ
Ｓトランジスタ上に絶縁膜を介して第二のＴＦＴを形成
することによって半導体装置の水平方向の形成寸法の低
減を図ることが可能である。
【００５２】また、この発明の請求項４による半導体装
置によれば、請求項１〜３に対応するいずれかの効果に
加え、トレンチキャパシタの一方の電極、若しくはＭＯ
Ｓトランジスタの一方のソース／ドレイン領域と、ＴＦ
Ｔの一方のソース／ドレイン領域とは、絶縁膜中に形成
されたコンタクトを介して両者の接続を行うため、ＴＦ
Ｔの配置の自由度が増すという効果がある。
置によれば、請求項１〜３に対応するいずれかの効果に
加え、トレンチキャパシタの一方の電極、若しくはＭＯ
Ｓトランジスタの一方のソース／ドレイン領域と、ＴＦ
Ｔの一方のソース／ドレイン領域とは、絶縁膜中に形成
されたコンタクトを介して両者の接続を行うため、ＴＦ
Ｔの配置の自由度が増すという効果がある。
【００５３】さらに、この発明の請求項５による半導体
装置によれば、請求項１〜３のいずれかの効果に加え、
メモリセルを構成するトレンチキャパシタの誘電体膜と
周辺回路を構成するバルクトランジスタのゲート絶縁膜
とは同一の物質で構成できることから、誘電体膜とゲー
ト絶縁膜とは同時に成膜することが可能であるため製造
工程数の低減を図ることが可能である。
装置によれば、請求項１〜３のいずれかの効果に加え、
メモリセルを構成するトレンチキャパシタの誘電体膜と
周辺回路を構成するバルクトランジスタのゲート絶縁膜
とは同一の物質で構成できることから、誘電体膜とゲー
ト絶縁膜とは同時に成膜することが可能であるため製造
工程数の低減を図ることが可能である。
【００５４】また、この発明の請求項６による半導体装
置によれば、請求項１〜３のいずれかの効果に加え、メ
モリセルを構成するトレンチキャパシタの電極と周辺回
路を構成するのゲート電極とは同一の物質で構成できる
ことから、誘電体膜とゲート絶縁膜とは同時に成膜する
ことが可能であるため製造工程数の低減を図ることが可
能である。
置によれば、請求項１〜３のいずれかの効果に加え、メ
モリセルを構成するトレンチキャパシタの電極と周辺回
路を構成するのゲート電極とは同一の物質で構成できる
ことから、誘電体膜とゲート絶縁膜とは同時に成膜する
ことが可能であるため製造工程数の低減を図ることが可
能である。
【００５５】さらに、この発明の請求項７による半導体
装置によれば、請求項１、３、４のいずれかの効果に加
え、メモリセルを構成するトレンチキャパシタの一方の
電極は半導体基板によって構成され、他方の電極は少な
くとも半導体基板に形成された溝の内壁及び底面に付着
形成された誘電体膜を介して、溝の内部に埋設された導
電物質により構成されるものとするため、トレンチキャ
パシタを半導体基板の表面から突き出さない状態に形成
することができ、半導体基板の表面全面に絶縁膜を成膜
してその表面にＴＦＴを作り込むことが容易となる。
装置によれば、請求項１、３、４のいずれかの効果に加
え、メモリセルを構成するトレンチキャパシタの一方の
電極は半導体基板によって構成され、他方の電極は少な
くとも半導体基板に形成された溝の内壁及び底面に付着
形成された誘電体膜を介して、溝の内部に埋設された導
電物質により構成されるものとするため、トレンチキャ
パシタを半導体基板の表面から突き出さない状態に形成
することができ、半導体基板の表面全面に絶縁膜を成膜
してその表面にＴＦＴを作り込むことが容易となる。
【００５６】また、この発明の請求項８による半導体装
置によれば、請求項２、４のいずれかの効果に加え、周
辺回路を構成するＭＯＳトランジスタのゲート電極は、
ゲート電極上に絶縁膜を介して積層されたＴＦＴの一方
のソース／ドレイン領域と絶縁膜中に形成されたコンタ
クトを介して電気的に接続するという接続方法とするこ
とも可能である。
置によれば、請求項２、４のいずれかの効果に加え、周
辺回路を構成するＭＯＳトランジスタのゲート電極は、
ゲート電極上に絶縁膜を介して積層されたＴＦＴの一方
のソース／ドレイン領域と絶縁膜中に形成されたコンタ
クトを介して電気的に接続するという接続方法とするこ
とも可能である。
【００５７】さらに、この発明の請求項９による半導体
装置の製造方法によれば、半導体基板上にメモリセルを
構成するトレンチキャパシタを形成する工程、上記トレ
ンチキャパシタ上に絶縁膜を介してＴＦＴを形成する工
程を含むことにより、最終的に得られる半導体装置の水
平方向の形成寸法の低減を図ることが可能である。
装置の製造方法によれば、半導体基板上にメモリセルを
構成するトレンチキャパシタを形成する工程、上記トレ
ンチキャパシタ上に絶縁膜を介してＴＦＴを形成する工
程を含むことにより、最終的に得られる半導体装置の水
平方向の形成寸法の低減を図ることが可能である。
【００５８】また、この発明の請求項１０による半導体
装置の製造方法によれば、半導体基板上に周辺回路を構
成するＭＯＳトランジスタを形成する工程、上記トレン
チキャパシタ若しくは上記ＭＯＳトランジスタ上に絶縁
膜を介してＴＦＴを形成する工程を含むことにより、最
終的に得られる半導体装置の水平方向の形成寸法の低減
を図ることが可能である。
装置の製造方法によれば、半導体基板上に周辺回路を構
成するＭＯＳトランジスタを形成する工程、上記トレン
チキャパシタ若しくは上記ＭＯＳトランジスタ上に絶縁
膜を介してＴＦＴを形成する工程を含むことにより、最
終的に得られる半導体装置の水平方向の形成寸法の低減
を図ることが可能である。
【図１】 この発明の実施の形態１の半導体装置を示す
図である。
図である。
【図２】 この発明の実施の形態１の半導体装置の製造
フローを示す図である。
フローを示す図である。
【図３】 この発明の実施の形態１の半導体装置の製造
フローを示す図である。
フローを示す図である。
【図４】 この発明の実施の形態１の半導体装置の製造
フローを示す図である。
フローを示す図である。
【図５】 この発明の実施の形態１の半導体装置の製造
フローを示す図である。
フローを示す図である。
【図６】 この発明の実施の形態１の半導体装置の製造
フローを示す図である。
フローを示す図である。
【図７】 この発明の実施の形態１の半導体装置の製造
フローを示す図である。
フローを示す図である。
【図８】 この発明の実施の形態１の半導体装置の製造
フローを示す図である。
フローを示す図である。
【図９】 この発明の実施の形態１の半導体装置の製造
フローを示す図である。
フローを示す図である。
【図１０】 この発明の実施の形態１の半導体装置の製
造フローを示す図である。
造フローを示す図である。
【図１１】 この発明の実施の形態１の半導体装置の製
造フローを示す図である。
造フローを示す図である。
【図１２】 この発明の実施の形態１の半導体装置を示
す図である。
す図である。
【図１３】 この発明の実施の形態２の半導体装置を示
す図である。
す図である。
【図１４】 この発明の実施の形態３の半導体装置を示
す図である。
す図である。
【図１５】 従来の技術を説明するための図である。
【図１６】 従来の技術を説明するための図である。
１．基板 ２．トレンチキャパシタ ２ａ．トレンチ ３．セルプレート ４．キャパシタ絶縁膜 ４ａ、１１．ゲート絶縁膜 ５．ストレージノード ５ａ、１２．ゲート電極 ６．絶縁膜 ７ａ、１３ａ、１３ｂ、１３ｃ．コンタクトホール ７、１４、２０．コンタクト ８．ＴＦＴ ９．シリコン層 １０ａ、１０ｂ，１９ａ、１９ｂ．ソース／ドレイン領
域 １３、１６．層間絶縁膜 １５．ビット線 １７．素子分離領域 １８．バルクトランジスタ ２１．上層配線 ２２、２３．エッチングマスク ２４、２５．接続部 ５５．ポリシリコン膜
域 １３、１６．層間絶縁膜 １５．ビット線 １７．素子分離領域 １８．バルクトランジスタ ２１．上層配線 ２２、２３．エッチングマスク ２４、２５．接続部 ５５．ポリシリコン膜
Claims (10)
- 【請求項１】 メモリセルを構成するトレンチキャパシ
タ上に絶縁膜を介してＴＦＴ（Thin Film Transistor）
を配置し、少なくとも上記トレンチキャパシタと上記Ｔ
ＦＴの一部が重畳する状態とすることを特徴とする半導
体装置。 - 【請求項２】 半導体基板にソース／ドレイン領域が形
成されたＭＯＳ（Metal Oxide Semiconductor）トラン
ジスタ上若しくは上記半導体基板に形成された素子分離
領域上に絶縁膜を介してＴＦＴを配置し、少なくとも上
記ＭＯＳトランジスタ若しくは素子分離領域と上記ＴＦ
Ｔの一部が重畳する状態とすることを特徴とする半導体
装置。 - 【請求項３】 メモリセルを構成するトレンチキャパシ
タ上に絶縁膜を介して第一のＴＦＴが形成され、半導体
基板にソース／ドレイン領域が形成された周辺回路を構
成するＭＯＳトランジスタ上若しくは上記半導体基板に
形成された素子分離領域上に別の絶縁膜を介して第二の
ＴＦＴが形成されることを特徴とする半導体装置。 - 【請求項４】 トレンチキャパシタの一方の電極、若し
くはＭＯＳトランジスタの一方のソース／ドレイン領域
と、ＴＦＴの一方のソース／ドレイン領域とは、絶縁膜
中に形成されたコンタクトによって電気的に接続される
ことを特徴とする請求項１〜３のいずれか一項記載の半
導体装置。 - 【請求項５】 メモリセルを構成するトレンチキャパシ
タの誘電体膜と周辺回路を構成するＭＯＳトランジスタ
のゲート絶縁膜とは同一の物質で構成され、上記誘電体
膜と上記ゲート絶縁膜とは同時に成膜されることを特徴
とする請求項１〜３のいずれか一項記載の半導体装置。 - 【請求項６】 メモリセルを構成するトレンチキャパシ
タの電極と周辺回路を構成するのゲート電極とは同一の
物質で構成され、上記誘電体膜と上記ゲート絶縁膜と同
時に成膜されることを特徴とする請求項１〜３のいずれ
か一項記載の半導体装置。 - 【請求項７】 メモリセルを構成するトレンチキャパシ
タの一方の電極は半導体基板によって構成され、他方の
電極は少なくとも上記半導体基板に形成された溝の内壁
及び底面に付着形成された誘電体膜を介して、上記溝の
内部に埋設された導電物質により構成されることを特徴
とする請求項１、３、４のいずれか一項記載の半導体装
置。 - 【請求項８】 周辺回路を構成するＭＯＳトランジスタ
のゲート電極は、上記ゲート電極上に絶縁膜を介して積
層されたＴＦＴの一方のソース／ドレイン領域と上記絶
縁膜中に形成された接続部を介して電気的に接続される
ことを特徴とする請求項２〜４のいずれか一項記載の半
導体装置。 - 【請求項９】 半導体基板内に埋設されたセルプレー
ト、上記セルプレート上に誘電体膜を介して形成された
ストレージノードを有し、メモリセルを構成するトレン
チキャパシタを形成する工程、上記トレンチキャパシタ
上に絶縁膜を介して薄膜シリコン層を形成する工程、上
記薄膜シリコン層内にチャネル領域を挟む状態にソース
／ドレイン領域を形成し、上記チャネル領域上にゲート
絶縁膜を介してゲート電極を形成しＴＦＴを形成する工
程を含むことを特徴とする半導体装置の製造方法。 - 【請求項１０】 半導体基板の表面に第一のチャネル領
域を介して配置された第一のソース／ドレイン領域、上
記第一のチャンネル領域上に第一のゲート絶縁膜を介し
て形成された第一のゲート電極を有し周辺回路を構成す
るＭＯＳトランジスタを形成する工程、上記ＭＯＳトラ
ンジスタ上に絶縁膜を介して薄膜シリコン層を形成する
工程、上記薄膜シリコン層内に第二のチャネル領域を挟
む状態に第二のソース／ドレイン領域を形成し、上記第
二のチャネル領域上に第二のゲート絶縁膜を介して第二
のゲート電極を形成しＴＦＴを形成する工程を含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9195636A JPH1140772A (ja) | 1997-07-22 | 1997-07-22 | 半導体装置及びその製造方法 |
| KR1019980000391A KR100292279B1 (ko) | 1997-07-22 | 1998-01-09 | 반도체장치및그제조방법 |
| US09/025,818 US6191442B1 (en) | 1997-07-22 | 1998-02-19 | DRAM memory with TFT superposed on a trench capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9195636A JPH1140772A (ja) | 1997-07-22 | 1997-07-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140772A true JPH1140772A (ja) | 1999-02-12 |
Family
ID=16344471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9195636A Pending JPH1140772A (ja) | 1997-07-22 | 1997-07-22 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6191442B1 (ja) |
| JP (1) | JPH1140772A (ja) |
| KR (1) | KR100292279B1 (ja) |
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| KR20210108967A (ko) | 2018-12-28 | 2021-09-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 메모리 디바이스, 상기 메모리 디바이스를 갖는 반도체 장치 |
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